JPS61255054A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61255054A JPS61255054A JP60097105A JP9710585A JPS61255054A JP S61255054 A JPS61255054 A JP S61255054A JP 60097105 A JP60097105 A JP 60097105A JP 9710585 A JP9710585 A JP 9710585A JP S61255054 A JPS61255054 A JP S61255054A
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- Japan
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- bipolar transistor
- polycrystalline silicon
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- 239000012535 impurity Substances 0.000 claims abstract description 23
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラトランジス
タと、ＭＯＳ）う／ジスタとを同一半導体基板上に有す
る半導体装置の構造に関する。
タと、ＭＯＳ）う／ジスタとを同一半導体基板上に有す
る半導体装置の構造に関する。
従来、バイポーラトランジスタとＭＯＳトランジスタと
を同一半導体基板上に形成するには選択的に形成された
酸化膜をマスクとして不純物を導入していた。以下図面
を用いて説明する。
を同一半導体基板上に形成するには選択的に形成された
酸化膜をマスクとして不純物を導入していた。以下図面
を用いて説明する。
第３図（ａ）、 （ｂ）は従来のバイポーラトランジス
タとＭＯＳトランジスタとを同一半導体基板上に有する
半導体装置の平面図及び８−８’断面図でおる。
タとＭＯＳトランジスタとを同一半導体基板上に有する
半導体装置の平面図及び８−８’断面図でおる。
第３図（ａ）、 （ｂ）において、例えばＰｆｉ半導体
基板１上にＮ＋型埋込み領域２及びＰ＋型分離領域３ａ
を形成したのらＮ型エピタキシアル層４を形成する。次
にＮチャンネル型ＭＯＳトランジスタ形成領域にＰ型不
純物を拡散しＰウェル５及びＰ＋型分離領域３ｂを形成
する。次に全面に酸化膜６を形成したのら、ホトリング
ラフィ技術によシ選択的に開孔部を設け、Ｐ型不純物を
導入しパイボ−ラトランジスタのベース領域７． Ｐ
チャンネルＭＯＳトランジスタのソース・ドレイン領域
８゜ＮチャンネルＭＯＳトランジスタのＰ＋型コンタク
ト領域９′ｔ−形成する。続いて同様の操作によりＮ型
不純物を導入し、バイポーラトランジスタのコレクタコ
ンタクト領域１０．及びエミッタ領域１１、Ｐチャンネ
ルＭＯＳトランジスタのＮ＋型コンタクト領域１２．Ｎ
チャンネルＭＯＳ）う／ジスタのソース・ドレイ／領域
１３を形成する。
基板１上にＮ＋型埋込み領域２及びＰ＋型分離領域３ａ
を形成したのらＮ型エピタキシアル層４を形成する。次
にＮチャンネル型ＭＯＳトランジスタ形成領域にＰ型不
純物を拡散しＰウェル５及びＰ＋型分離領域３ｂを形成
する。次に全面に酸化膜６を形成したのら、ホトリング
ラフィ技術によシ選択的に開孔部を設け、Ｐ型不純物を
導入しパイボ−ラトランジスタのベース領域７． Ｐ
チャンネルＭＯＳトランジスタのソース・ドレイン領域
８゜ＮチャンネルＭＯＳトランジスタのＰ＋型コンタク
ト領域９′ｔ−形成する。続いて同様の操作によりＮ型
不純物を導入し、バイポーラトランジスタのコレクタコ
ンタクト領域１０．及びエミッタ領域１１、Ｐチャンネ
ルＭＯＳトランジスタのＮ＋型コンタクト領域１２．Ｎ
チャンネルＭＯＳ）う／ジスタのソース・ドレイ／領域
１３を形成する。
尚、ＭＯＳトランジスタのゲート酸化膜１４はエミッタ
領域１１等を形成したのら、ソース・ドレイン領域間の
酸化膜を除去したのち形成する。以下、酸化膜６にコン
タクト穴を形成し各不純物領域に接する金属電極１５（
１５ａ〜１５ｇ）及びゲート電極１６を形成しバイポー
ラトランジスタとＭＯＳトランジスタとを同一半導体基
板上に有する半導体装置が完成する。
領域１１等を形成したのら、ソース・ドレイン領域間の
酸化膜を除去したのち形成する。以下、酸化膜６にコン
タクト穴を形成し各不純物領域に接する金属電極１５（
１５ａ〜１５ｇ）及びゲート電極１６を形成しバイポー
ラトランジスタとＭＯＳトランジスタとを同一半導体基
板上に有する半導体装置が完成する。
しかしながら、このようにして形成された従来のバイポ
ーラトランジスタとＭＯＳトランジスタと金量−半導体
基板上に有する半導体装置においては次のような問題点
がるる、 α） ＭＯＳトランジスタのソース・ドレイン領域８
．１３ｔ−拡散で形成した後に酸化膜６にコンタクト′
Ｆ、′ｔ−形成して金属電極１５ｆ：設けているため、
ホトリングラフィ工程の工程能力により、コンタクト穴
に比較してソース・ドレイン領域８．１３を太きくしな
ければならない。ソース・ドレイン領域８，１３が大き
いと、ＭＯＳトランジスタのソース−ドレインの接合容
量が大きくなシ、半導体装置の応答時間が長くなる欠点
がある。
ーラトランジスタとＭＯＳトランジスタと金量−半導体
基板上に有する半導体装置においては次のような問題点
がるる、 α） ＭＯＳトランジスタのソース・ドレイン領域８
．１３ｔ−拡散で形成した後に酸化膜６にコンタクト′
Ｆ、′ｔ−形成して金属電極１５ｆ：設けているため、
ホトリングラフィ工程の工程能力により、コンタクト穴
に比較してソース・ドレイン領域８．１３を太きくしな
ければならない。ソース・ドレイン領域８，１３が大き
いと、ＭＯＳトランジスタのソース−ドレインの接合容
量が大きくなシ、半導体装置の応答時間が長くなる欠点
がある。
■ バイポーラトランジスタの高周波化を図るためには
、ベース−コレクタ接合及びベース−エミッタ接合を浅
く形成することが不可欠でおるが、従来の製造方法の様
に、不純物を直接半導体基板に拡散する方法では、浅い
接合を形成する場合、拡散時間の短縮等の必要から再現
性が悪く、安定した電気特性が得られにくく、かつ量産
性に劣るという欠点がめる。
、ベース−コレクタ接合及びベース−エミッタ接合を浅
く形成することが不可欠でおるが、従来の製造方法の様
に、不純物を直接半導体基板に拡散する方法では、浅い
接合を形成する場合、拡散時間の短縮等の必要から再現
性が悪く、安定した電気特性が得られにくく、かつ量産
性に劣るという欠点がめる。
本発明の目的は、上記欠点を除去し、ＭＯＳトランジス
タのソース・ドレイン領域の面ａｔ’を小さくし・ソー
ス・ドレイン接合容量金少なくすることにより高速化さ
れたＭＯＳトランジスタと、高周波特性の優れたバイポ
ーラトランジスタとを同一半導体基板に有する半導体装
置を提供することにおる。
タのソース・ドレイン領域の面ａｔ’を小さくし・ソー
ス・ドレイン接合容量金少なくすることにより高速化さ
れたＭＯＳトランジスタと、高周波特性の優れたバイポ
ーラトランジスタとを同一半導体基板に有する半導体装
置を提供することにおる。
本発明の半導体装置は、バイポーラトランジスタとＭＯ
Ｓトランジスタを同−半導体基叡上に有する半導体装置
であって、多結晶シリコン膜を介して、選択的に第−導
［型不純物を拡散して同時に形成されるバイポーラトラ
ンジスタのグラフトベース領域と第二導電型チャンネル
ＭＯＳトランジスタのソース・ドレイン領域と、選択的
に第二導電型不純物を拡散して同時に形成されるバイポ
ーラトランジスタのエミッタ領域と第一導電型チャンネ
ルＭＯＳトランジスタのソース・ドレイン領域とを有し
て構成される。
Ｓトランジスタを同−半導体基叡上に有する半導体装置
であって、多結晶シリコン膜を介して、選択的に第−導
［型不純物を拡散して同時に形成されるバイポーラトラ
ンジスタのグラフトベース領域と第二導電型チャンネル
ＭＯＳトランジスタのソース・ドレイン領域と、選択的
に第二導電型不純物を拡散して同時に形成されるバイポ
ーラトランジスタのエミッタ領域と第一導電型チャンネ
ルＭＯＳトランジスタのソース・ドレイン領域とを有し
て構成される。
本発明によれば絶縁膜で分離された多結晶シリコン膜を
介して選択的に不純物を拡散し、ＭＯＳトランジスタの
ソース・ドレイン領域を形成するため、ソース・ドレイ
ン領域とコンタクト′Ｋｔセル７アライン構造にするこ
とが可能となり、さらにバイポーラトランジスタにおい
ても、エミッタ領域全多結晶シリコンを介して不純物を
拡散して形成することにより浅いベース、エミッタ接合
が得られる。
介して選択的に不純物を拡散し、ＭＯＳトランジスタの
ソース・ドレイン領域を形成するため、ソース・ドレイ
ン領域とコンタクト′Ｋｔセル７アライン構造にするこ
とが可能となり、さらにバイポーラトランジスタにおい
ても、エミッタ領域全多結晶シリコンを介して不純物を
拡散して形成することにより浅いベース、エミッタ接合
が得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面図及
びＡ−Ａ’断面図である。
びＡ−Ａ’断面図である。
第１図（ａ）、（ロ）において、バイポーラトランジス
タハヘース領域７．グラフトベース領域１７．：ｒレク
タコンタクト領域１０． エミッタ領域１１より主に
構成されている。一方、ＰチャンネルＭＯＳトランジス
タはＰ型のソース・ドレイン領域８゜ゲート電極１６等
によシ、またＮチャンネルＭＯＳトランジスタはＮ型の
ソース・ドレイン領域１３、ゲート電極１６等によりそ
れぞれ構成されている。
タハヘース領域７．グラフトベース領域１７．：ｒレク
タコンタクト領域１０． エミッタ領域１１より主に
構成されている。一方、ＰチャンネルＭＯＳトランジス
タはＰ型のソース・ドレイン領域８゜ゲート電極１６等
によシ、またＮチャンネルＭＯＳトランジスタはＮ型の
ソース・ドレイン領域１３、ゲート電極１６等によりそ
れぞれ構成されている。
そして、バイポーラトランジスタのグラフトベース領域
１７とＰチャンネルＭＯＳトランジスタのノース・ドレ
イン領域８とはフィールド酸化膜２１により分離された
多結晶シリコン膜２２８ｔ−介してＰ型不純物が導入さ
れて同時に形成されたものであり、また同様に、バイポ
ーラトランジスタのエミッタ領域１１とＮチャンネルＭ
ＯＳトランジスタのソース・ドレイン領域１３とは多結
晶シリコン膜２２ａｉ介してＮ型不純物が導入され、同
時に形成された構造となっている。
１７とＰチャンネルＭＯＳトランジスタのノース・ドレ
イン領域８とはフィールド酸化膜２１により分離された
多結晶シリコン膜２２８ｔ−介してＰ型不純物が導入さ
れて同時に形成されたものであり、また同様に、バイポ
ーラトランジスタのエミッタ領域１１とＮチャンネルＭ
ＯＳトランジスタのソース・ドレイン領域１３とは多結
晶シリコン膜２２ａｉ介してＮ型不純物が導入され、同
時に形成された構造となっている。
このような構造を有する半導体装置においては、バイポ
ーラトランジスタとＭＯＳトランジスタの特性は改善さ
れたものとなる。すなわら、バイポーラトランジスタに
おいては、エミッタ領域１１が浅く形成されている為に
、浅いベース・エミッタ接合が得られ高周波特性が優れ
たものとなる。
ーラトランジスタとＭＯＳトランジスタの特性は改善さ
れたものとなる。すなわら、バイポーラトランジスタに
おいては、エミッタ領域１１が浅く形成されている為に
、浅いベース・エミッタ接合が得られ高周波特性が優れ
たものとなる。
一方、ＭＯＳトランジスタにおいては、ソース・ドレイ
ン領域８．１３は多結晶シリコン膜２２ａｔ−分離する
フィールド酸化膜２１をマスクとしてセルファライン構
造で形成されておシ、シかもソース・ドレイン領域８，
１３に接する多結晶シリコン膜２２ａを引き出し電極と
して用いている為、従来のようにソースΦドレイン領域
８．１３の大きさがコンタクト穴に影響されることなく
その面積は小さく形成されている。従って、ソース・ド
レイン領域８，１３の接合容量は小さなものとなり応答
時間の速いＭＯＳトランジスタが得うれる。
ン領域８．１３は多結晶シリコン膜２２ａｔ−分離する
フィールド酸化膜２１をマスクとしてセルファライン構
造で形成されておシ、シかもソース・ドレイン領域８，
１３に接する多結晶シリコン膜２２ａを引き出し電極と
して用いている為、従来のようにソースΦドレイン領域
８．１３の大きさがコンタクト穴に影響されることなく
その面積は小さく形成されている。従って、ソース・ド
レイン領域８，１３の接合容量は小さなものとなり応答
時間の速いＭＯＳトランジスタが得うれる。
次に上記実施例の製造方法について簡単に説明する。
第２図（ａ）、す）は上記実施例の製造方法を説明する
ための工程断面図である。
ための工程断面図である。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１上
にＮ＋型埋込み領域２とＰ＋型埋込み領域２０及びＰ＋
型分離領域３ａを設けたのら、Ｎ型エピタキシアル層４
を成長させる。次にＮチャンネル型ＭＯＳトランジスタ
形成領域にＰ型不純物を拡散しＰウェル５及びＰ＋型分
離領域３ｂを形成する。
にＮ＋型埋込み領域２とＰ＋型埋込み領域２０及びＰ＋
型分離領域３ａを設けたのら、Ｎ型エピタキシアル層４
を成長させる。次にＮチャンネル型ＭＯＳトランジスタ
形成領域にＰ型不純物を拡散しＰウェル５及びＰ＋型分
離領域３ｂを形成する。
次に素子形成領域に８ｉｓＮ４膜を選択的に形成したの
ら熱酸化しフィールド酸化膜２１を形成する。
ら熱酸化しフィールド酸化膜２１を形成する。
次にバイポーラトランジスタのベース形成領域上の５ｉ
ｓＮ４膜を除いたのら、Ｐ＃１不純物をイオン注入し、
ベース領域７ｔ−形成する。続いてＳｉ ３Ｎ４膜を除
去したのら全面に多結晶シリコン膜２２ａｆｔ形成した
のら、再び形成した５ｉｓＮａ膜２３をマスクとして選
択酸化を行ない、各素子形成領域全分離する酸化ａ２４
を形成する。
ｓＮ４膜を除いたのら、Ｐ＃１不純物をイオン注入し、
ベース領域７ｔ−形成する。続いてＳｉ ３Ｎ４膜を除
去したのら全面に多結晶シリコン膜２２ａｆｔ形成した
のら、再び形成した５ｉｓＮａ膜２３をマスクとして選
択酸化を行ない、各素子形成領域全分離する酸化ａ２４
を形成する。
次に第２図Φ）に示すように、Ｐ型不純物を導入する部
分の５ｉ３Ｎａ膜２３を除去したのら、多結晶シリコン
膜２２ａを介してＰ型不純物を拡散し、バイポーラトラ
ンジスタのグラフトベース領域２４、ＰチャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域８及びＰ 型コ
ンタクト領域９を同時に形成する。続いてＮ型不純物を
導入する部分の５ｉｓＮａ膜２３を除去したのち、多結
晶シリコン膜２２ａを介してＮ型不純物を拡散し、バイ
ポーラトランジスタのエミッタ領域１１．コレクタコン
タクト領域１０．ＮチｒンネルＭＯ８Ｉ−ランジスタの
ソース・ドレイン領域１３及びＮ 型コンタクト領域１
２を同時に形成する。
分の５ｉ３Ｎａ膜２３を除去したのら、多結晶シリコン
膜２２ａを介してＰ型不純物を拡散し、バイポーラトラ
ンジスタのグラフトベース領域２４、ＰチャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域８及びＰ 型コ
ンタクト領域９を同時に形成する。続いてＮ型不純物を
導入する部分の５ｉｓＮａ膜２３を除去したのち、多結
晶シリコン膜２２ａを介してＮ型不純物を拡散し、バイ
ポーラトランジスタのエミッタ領域１１．コレクタコン
タクト領域１０．ＮチｒンネルＭＯ８Ｉ−ランジスタの
ソース・ドレイン領域１３及びＮ 型コンタクト領域１
２を同時に形成する。
以下、ＭＯＳトランジスタのゲート電極を形成する部分
の岐化膜２４を除去したのら、薄いゲート酸化膜１４と
多結晶シリコン膜２２ｂを形成しパターニングする。続
いて全面に眉間絶縁膜２５を形成したのらコンタクト穴
を形成し、各不純物領域に接する金属電極１５（１５ａ
〜１５ｇ）及びゲート酸化膜１６を形成することにより
第１図（ａ）。
の岐化膜２４を除去したのら、薄いゲート酸化膜１４と
多結晶シリコン膜２２ｂを形成しパターニングする。続
いて全面に眉間絶縁膜２５を形成したのらコンタクト穴
を形成し、各不純物領域に接する金属電極１５（１５ａ
〜１５ｇ）及びゲート酸化膜１６を形成することにより
第１図（ａ）。
（ｂ）に示した半導体装置が完成する。
尚、上記実施例においてはＰ型半導体基板を用いた場合
について説明したが、Ｎ型半導体基板を用いてもよく、
この場合はＮとＰとを読みかえればよい。
について説明したが、Ｎ型半導体基板を用いてもよく、
この場合はＮとＰとを読みかえればよい。
以上詳細に説明したように、本発明によれば、絶縁膜で
分離された多結晶シリコン膜を介して不純物を拡散する
と共に、セルファライン構造によりソース・ドレイン領
域の面積を小さくして接合容量が少く、応答速度の速い
Ｍ（ＪＳトランジスタと、浅いベース・エミッタ接合を
有し高周波特性の優れたバイポーラトランジスタとを同
一半導体基板に有する半導体装置が得られるのでその効
果は大きい。
分離された多結晶シリコン膜を介して不純物を拡散する
と共に、セルファライン構造によりソース・ドレイン領
域の面積を小さくして接合容量が少く、応答速度の速い
Ｍ（ＪＳトランジスタと、浅いベース・エミッタ接合を
有し高周波特性の優れたバイポーラトランジスタとを同
一半導体基板に有する半導体装置が得られるのでその効
果は大きい。
第１図（ａ）、 （ｂ）は本発明の一実施例の平面図及
び断面図、第２図（ａ）、 （ｂ）は本発明の一実施例
の製造方法を説明する為の工程断面図、第３図（ａ）、
Φ）は従来の半導体装置の平面図及び断面図である。 １・・・・・・Ｐ微生導体基板、２・・・・・・Ｎ＋型
埋込み領域、３ａ、３ｂ・・・・・・Ｐ 型分離領域、
４・・・・・・Ｎ型エピタキシアル層、５・・・・・・
Ｐウェル、６・・・・・・酸化膜、７・・・・・・ベー
ス軸域、８・・・・・・ソース・ドレイン細工、９・・
・・・・Ｐ＋型コンタクト領域、１０・・・・・・コレ
クタコンタクト領域、１１・・・・・・エミッタ頭載、
１２・・・・・・Ｎ＋型コンタクト領域、１３・・・・
・・ソース・ドレイン領域、１４・・・・・・ゲート酸
化膜、１５・・・・・・金属電極、１６・・・・・・ゲ
ート電極、１７・・・・・・グラフトベース領域、２０
・・・・・・Ｐ＋型埋込み領域、２１・・・・・・フィ
ールド酸化ｍ、２２ａ、 ２２ｂ・・・・・・多結晶
シリコン膜、２３・・・・・・Ｓｉ３Ｎ４膜、２４・・
・・・・酸化膜、２５・・・・・・層間絶縁膜。 、／−￥卜、＼、 代理人 弁理士 内 原 晋！ 、、’ｆ゛ぐ′
・
び断面図、第２図（ａ）、 （ｂ）は本発明の一実施例
の製造方法を説明する為の工程断面図、第３図（ａ）、
Φ）は従来の半導体装置の平面図及び断面図である。 １・・・・・・Ｐ微生導体基板、２・・・・・・Ｎ＋型
埋込み領域、３ａ、３ｂ・・・・・・Ｐ 型分離領域、
４・・・・・・Ｎ型エピタキシアル層、５・・・・・・
Ｐウェル、６・・・・・・酸化膜、７・・・・・・ベー
ス軸域、８・・・・・・ソース・ドレイン細工、９・・
・・・・Ｐ＋型コンタクト領域、１０・・・・・・コレ
クタコンタクト領域、１１・・・・・・エミッタ頭載、
１２・・・・・・Ｎ＋型コンタクト領域、１３・・・・
・・ソース・ドレイン領域、１４・・・・・・ゲート酸
化膜、１５・・・・・・金属電極、１６・・・・・・ゲ
ート電極、１７・・・・・・グラフトベース領域、２０
・・・・・・Ｐ＋型埋込み領域、２１・・・・・・フィ
ールド酸化ｍ、２２ａ、 ２２ｂ・・・・・・多結晶
シリコン膜、２３・・・・・・Ｓｉ３Ｎ４膜、２４・・
・・・・酸化膜、２５・・・・・・層間絶縁膜。 、／−￥卜、＼、 代理人 弁理士 内 原 晋！ 、、’ｆ゛ぐ′
・
Claims (1)
- バイポーラトランジスタとＭＯＳトランジスタとを同一
半導体基板上に有する半導体装置において、絶縁膜で分
離された多結晶シリコン膜を介して選択的に第一導電型
不純物を拡散して同時に形成されるバイポーラトランジ
スタのグラフトベース領域と第一導電型チャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域と、選択的に第
二導電型不純物拡散して同時に形成されるバイポーラト
ランジスタのエミッタ領域と第一導電型チャンネルＭＯ
Ｓトランジスタのソース・ドレイン領域とを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097105A JPS61255054A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097105A JPS61255054A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255054A true JPS61255054A (ja) | 1986-11-12 |
Family
ID=14183324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097105A Pending JPS61255054A (ja) | 1985-05-08 | 1985-05-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244666A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-05-08 JP JP60097105A patent/JPS61255054A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244666A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
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