JPS61236155A - 半導体装置 - Google Patents
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- JPS61236155A JPS61236155A JP60076746A JP7674685A JPS61236155A JP S61236155 A JPS61236155 A JP S61236155A JP 60076746 A JP60076746 A JP 60076746A JP 7674685 A JP7674685 A JP 7674685A JP S61236155 A JPS61236155 A JP S61236155A
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000009792 diffusion process Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 4
- 239000011229 interlayer Substances 0.000 abstract 1
- 230000008961 swelling Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置、とくにバイポーラ素子とMOS
素子を集積化したBi−MOS半導体装置に関する。
素子を集積化したBi−MOS半導体装置に関する。
従来の装置は、特開昭59−87850号に記載しであ
るようにバイポーラ回路素子とCMOS回路素子を1チ
ツプに集積化したBi−CMOS半導体装置がある。特
に近年、アナログ素子とディジタル素子を共存させた複
合デバイスはその多機能性ゆえに注目されるようになっ
た。すなわち、バイポーラ素子の高速性と高い電流駆動
能力、およびCMOS素子の低消費電力と高集積性が両
立できる特長を有している。
るようにバイポーラ回路素子とCMOS回路素子を1チ
ツプに集積化したBi−CMOS半導体装置がある。特
に近年、アナログ素子とディジタル素子を共存させた複
合デバイスはその多機能性ゆえに注目されるようになっ
た。すなわち、バイポーラ素子の高速性と高い電流駆動
能力、およびCMOS素子の低消費電力と高集積性が両
立できる特長を有している。
しかしながら、複合デバイスを実現するためには第2図
の従来例にも示したように、nチャネルMoSトランジ
ス5部3000にp++込層3等を設けたりする必要が
あり、デバイス構造とその製造工程が複雑になってきて
いる。
の従来例にも示したように、nチャネルMoSトランジ
ス5部3000にp++込層3等を設けたりする必要が
あり、デバイス構造とその製造工程が複雑になってきて
いる。
そこで、Bi−CMOS半導体装置の多機能性をより簡
略な構造、製造工程で実現する必要がある。
略な構造、製造工程で実現する必要がある。
本発明の目的は、従来のBi−MOS半導体装置にみら
れた製造工程増加、構造の複雑化などの問題点を解消し
、可能な限り工程を併用しコストの低減に有効なり i
−M OS半導体装置を提供することにある。
れた製造工程増加、構造の複雑化などの問題点を解消し
、可能な限り工程を併用しコストの低減に有効なり i
−M OS半導体装置を提供することにある。
本発明は、第1導電型の半導体基板と、該基板の表面領
域に設けた前記第1導電型と反対導電型の第2導電型の
第1領域と、前記基板表面に設けた第2導電型半導体層
とを有し、該第2導電型半導体層は溝と該溝下の第1導
電型拡散層とによって島状に分離され、該島状領域の少
なくとも1つにバイポーラ回路素子が設けられ、該バイ
ポーラ回路素子を設けた第2導電型半導体層よりも薄い
該第2導電型半導体層の別の島状領域に前記基板と電気
的に導通する第1導電型拡散領域が設けられ、かつ該拡
散領域の表面部に第2導電型のM○S回路素子を設けた
ことを特徴とする。
域に設けた前記第1導電型と反対導電型の第2導電型の
第1領域と、前記基板表面に設けた第2導電型半導体層
とを有し、該第2導電型半導体層は溝と該溝下の第1導
電型拡散層とによって島状に分離され、該島状領域の少
なくとも1つにバイポーラ回路素子が設けられ、該バイ
ポーラ回路素子を設けた第2導電型半導体層よりも薄い
該第2導電型半導体層の別の島状領域に前記基板と電気
的に導通する第1導電型拡散領域が設けられ、かつ該拡
散領域の表面部に第2導電型のM○S回路素子を設けた
ことを特徴とする。
すなわち、本発明は、第2導電型のMOS回路素子のエ
ピタキシャル層の厚さを薄くしたことにより、第1導電
型拡散領域を設けた島状領域が、第1導電型の基板に達
する構造を容易にとることができる。
ピタキシャル層の厚さを薄くしたことにより、第1導電
型拡散領域を設けた島状領域が、第1導電型の基板に達
する構造を容易にとることができる。
以下に本発明の詳細な説明する。
第1図は本発明の第1の実施例であるBi−CMOS半
導体装置の断面構造を示したもので、バイポーラトラン
ジスタとI2LとpチャネルMOSトランジスタとnチ
ャネルMOSトランジスタを共存している。バイポーラ
トランジスタ部1000の素子間分離に用いた溝100
をnチャネルMOSトランジスタ部3000にも設けて
、その溝100の底面に該nチャネルMOSトランジス
タ部3000のソース・ドレイン9、ゲート10、基板
取出し領域7を形成している。ここで、p型の島領域2
0は溝100の下に形成している。すなわち本構造によ
れば、nチャネルMoSトランジス5部3000のn型
エピタキシャル層4の厚さは、バイポーラトランジスタ
部1000およびpチャネルMoSトランジスタ部20
00より溝100の深さ分だけ薄くなっており、p型基
板1に接続する必要のあるp型島領域20の拡散は浅く
形成しても良い。それ故、拡散に必要な熱工程も短くて
よく、バイポーラトランジスタ部1000におけるn+
+込層2の表面方向への湧き上がりを低減でき、薄いエ
ピタキシャル層を用いることが可能となるため、素子の
縦方向寸法の縮小、それに伴なう素子の微細化が可能と
なる。また、このp型島領域20の拡散の熱工程は、バ
イポーラトランジスタ部1000の素子間分離において
溝100の底面に設けたp+型型数散層30拡散の熱工
程と同時に行なっても良く、それによって一層の素子の
微細化が可能となる。
導体装置の断面構造を示したもので、バイポーラトラン
ジスタとI2LとpチャネルMOSトランジスタとnチ
ャネルMOSトランジスタを共存している。バイポーラ
トランジスタ部1000の素子間分離に用いた溝100
をnチャネルMOSトランジスタ部3000にも設けて
、その溝100の底面に該nチャネルMOSトランジス
タ部3000のソース・ドレイン9、ゲート10、基板
取出し領域7を形成している。ここで、p型の島領域2
0は溝100の下に形成している。すなわち本構造によ
れば、nチャネルMoSトランジス5部3000のn型
エピタキシャル層4の厚さは、バイポーラトランジスタ
部1000およびpチャネルMoSトランジスタ部20
00より溝100の深さ分だけ薄くなっており、p型基
板1に接続する必要のあるp型島領域20の拡散は浅く
形成しても良い。それ故、拡散に必要な熱工程も短くて
よく、バイポーラトランジスタ部1000におけるn+
+込層2の表面方向への湧き上がりを低減でき、薄いエ
ピタキシャル層を用いることが可能となるため、素子の
縦方向寸法の縮小、それに伴なう素子の微細化が可能と
なる。また、このp型島領域20の拡散の熱工程は、バ
イポーラトランジスタ部1000の素子間分離において
溝100の底面に設けたp+型型数散層30拡散の熱工
程と同時に行なっても良く、それによって一層の素子の
微細化が可能となる。
また、工程簡略化のため、バイポーラトランジスタ部1
000のベース13、I2L部のインジェクタ21、ベ
ース22、pチャネルMOSトランジスタ部2000の
ソース・ドレイン11.およびnチャネルMoSトラン
ジス5部3000の基板取出し領域7は同じ拡散層で形
成することが可能である。さらにバイポーラトランジス
タ部1000のエミッタ14、コレフタ15、I”5部
4000のコレクタ23、pチャネルMOSトランジス
タ部2000の基板取出し領域8、およびnチャネルM
oSトランジス5部3000のソース・ドレイン9も同
じ拡散層で形成できる。
000のベース13、I2L部のインジェクタ21、ベ
ース22、pチャネルMOSトランジスタ部2000の
ソース・ドレイン11.およびnチャネルMoSトラン
ジス5部3000の基板取出し領域7は同じ拡散層で形
成することが可能である。さらにバイポーラトランジス
タ部1000のエミッタ14、コレフタ15、I”5部
4000のコレクタ23、pチャネルMOSトランジス
タ部2000の基板取出し領域8、およびnチャネルM
oSトランジス5部3000のソース・ドレイン9も同
じ拡散層で形成できる。
なお、本実施例ではバイポーラトランジスタ部1000
のコレクタ15は溝100の底面に設けてコレクタ抵抗
の低減を図っている。また、バイポーラ型のディジタル
素子I”5部4000はその高速性実現のためエピタキ
シャル層4を薄くして(200)おり、I2L部400
0の素子間分離にも溝100を併用した構造としている
。さらにpチャネルMOSトランジスタ部2000には
、バイポーラトランジスタ部1000に用いたn++込
層2を併用してラッチアップ防止を図り、そのソース・
ドレイン11等は高速化のため接合容量の増加がないよ
うにエピタキシャル層4の表面に設けている。
のコレクタ15は溝100の底面に設けてコレクタ抵抗
の低減を図っている。また、バイポーラ型のディジタル
素子I”5部4000はその高速性実現のためエピタキ
シャル層4を薄くして(200)おり、I2L部400
0の素子間分離にも溝100を併用した構造としている
。さらにpチャネルMOSトランジスタ部2000には
、バイポーラトランジスタ部1000に用いたn++込
層2を併用してラッチアップ防止を図り、そのソース・
ドレイン11等は高速化のため接合容量の増加がないよ
うにエピタキシャル層4の表面に設けている。
以上のように本実施例により、高集積なバイポーラトラ
ンジスタとMoSトランジスタの共存が可能になる。
ンジスタとMoSトランジスタの共存が可能になる。
第3図(a)〜(Q)は本実施例による半導体装置の製
造工程を示したもので、第1図の断面構造になる以前を
示しである。以下製造過程を図番にしたがって説明する
。
造工程を示したもので、第1図の断面構造になる以前を
示しである。以下製造過程を図番にしたがって説明する
。
第3図(a):p型Si基板1上にn++埋込層拡散2
を行ない、厚さ1〜2tmのn型Siエピタキシャル層
4を成長し、バイポーラトランジスタ部1000とI”
5部4000の素子分離領域とnチャネルMOSトラン
ジス5部3000のエピタキシャル層4を公知のウェッ
トまたはドライエツチング法によりエツチングして、素
子分離領域に深さ0.5〜1.2−の溝100を公知の
ウェットあるいはドライエツチングにより設は同時にn
チャネルMOSトランジス5部3000のエピタキシャ
ル層4の厚さをエツチング深さ分だけ薄くする。その後
、I”5部4000の活性領域のエピタキシャル層4を
深さ0.2〜0.5t1mエツチングすることにより薄
くし、完成時にベース22下のn型Siエピタキシャル
層4がほとんど残らないようにする(0.1〜0.24
)、その後、バイポーラ・トランジスタ部1000等の
素子分離領域の所望の箇所にp型分離拡散層3Ofの不
純物を注入し、さらにnチャネルMoSトランジス5部
3000にp型つェル領域20用の不純物を注入する。
を行ない、厚さ1〜2tmのn型Siエピタキシャル層
4を成長し、バイポーラトランジスタ部1000とI”
5部4000の素子分離領域とnチャネルMOSトラン
ジス5部3000のエピタキシャル層4を公知のウェッ
トまたはドライエツチング法によりエツチングして、素
子分離領域に深さ0.5〜1.2−の溝100を公知の
ウェットあるいはドライエツチングにより設は同時にn
チャネルMOSトランジス5部3000のエピタキシャ
ル層4の厚さをエツチング深さ分だけ薄くする。その後
、I”5部4000の活性領域のエピタキシャル層4を
深さ0.2〜0.5t1mエツチングすることにより薄
くし、完成時にベース22下のn型Siエピタキシャル
層4がほとんど残らないようにする(0.1〜0.24
)、その後、バイポーラ・トランジスタ部1000等の
素子分離領域の所望の箇所にp型分離拡散層3Ofの不
純物を注入し、さらにnチャネルMoSトランジス5部
3000にp型つェル領域20用の不純物を注入する。
その後、熱処理によりp型分離拡散層30とp型ウェル
領域20を同時に拡散しp型基板1に達するようにする
。
領域20を同時に拡散しp型基板1に達するようにする
。
第3図(b)二上記拡散により形成された活性領域の酸
化膜をエツチングにより除去し、再酸化によりゲート酸
化膜500を形成する。その後、全面に多結晶シリコン
層を形成しn型不純物を拡散し、パターニングしてpチ
ャネルMOSトランジスタ部2000とnチャネルMO
Sトランジス5部3000のゲート電極10.12を形
成する。次にバイポーラトランジスタ部1000のベー
ス13、I”5部4000のインジェクタ21とベース
22、pチャネルMOSトランジスタ部2000のソー
ス・ドレイン11およびnチャネルMoSトランジス5
部3000の基板取出し領域7のp++不純物を同時に
拡散する。
化膜をエツチングにより除去し、再酸化によりゲート酸
化膜500を形成する。その後、全面に多結晶シリコン
層を形成しn型不純物を拡散し、パターニングしてpチ
ャネルMOSトランジスタ部2000とnチャネルMO
Sトランジス5部3000のゲート電極10.12を形
成する。次にバイポーラトランジスタ部1000のベー
ス13、I”5部4000のインジェクタ21とベース
22、pチャネルMOSトランジスタ部2000のソー
ス・ドレイン11およびnチャネルMoSトランジス5
部3000の基板取出し領域7のp++不純物を同時に
拡散する。
第3図(c):nチャネルMOSトランジス5部300
0のソース・ドレイン9のn++不純物を拡散する。こ
こで、本図では、第1図に示したバイポーラトランジス
タ部1000のエミッタ(14) 、 I”5部40
00のコレクタ(23)およびPチャネルMOSトラン
ジスタ部2000の基板取出し領域のn+型抵拡散層8
)はソース・ドレイン9のn+型抵拡散層同時に形成し
ていないが、これはそれら拡散層のマスクによるコンタ
クト穴開口が不用となる、いわゆるウォッシュド・エミ
ッタ構造を採用した場合を示したためで、コンタクト六
開孔工程を採用する場合はそれらn+型抵拡散層nチャ
ネルMOSトランジスタ部3000のソース・ドレイン
9のn+型抵拡散層同時に形成することが可能で、いず
れの方法を採用するかは本発明の本質ではない。
0のソース・ドレイン9のn++不純物を拡散する。こ
こで、本図では、第1図に示したバイポーラトランジス
タ部1000のエミッタ(14) 、 I”5部40
00のコレクタ(23)およびPチャネルMOSトラン
ジスタ部2000の基板取出し領域のn+型抵拡散層8
)はソース・ドレイン9のn+型抵拡散層同時に形成し
ていないが、これはそれら拡散層のマスクによるコンタ
クト穴開口が不用となる、いわゆるウォッシュド・エミ
ッタ構造を採用した場合を示したためで、コンタクト六
開孔工程を採用する場合はそれらn+型抵拡散層nチャ
ネルMOSトランジスタ部3000のソース・ドレイン
9のn+型抵拡散層同時に形成することが可能で、いず
れの方法を採用するかは本発明の本質ではない。
このようにして第1図に示したような構造を得る。
以上示したように、本発明の半導体装置の構造は、従来
から用いられている工程により得ることができる。
から用いられている工程により得ることができる。
第4図(a)〜(c)はそれぞれ本発明におけるnチャ
ネルMoSトランジスタにおけるラッチアップ現象の対
策を施した場合の断面構造を示した実施例である。第4
図(a)は、p型ウェル領域20の周囲にもバイポーラ
トランジスタの素子間分離に用いたp型拡散領域30を
設けたもので、nチャネルMOSトランジスタ周辺のn
型エピタキシャル層4とp型ウェル領域20とソース・
ドレイン9で構成される寄生npnトランジスタのベー
ス領域にp型ウェル領域20より濃度の高いP型拡散領
域30を設けることで電流利得を低下させラッチアップ
現象の低減化を図っている。
ネルMoSトランジスタにおけるラッチアップ現象の対
策を施した場合の断面構造を示した実施例である。第4
図(a)は、p型ウェル領域20の周囲にもバイポーラ
トランジスタの素子間分離に用いたp型拡散領域30を
設けたもので、nチャネルMOSトランジスタ周辺のn
型エピタキシャル層4とp型ウェル領域20とソース・
ドレイン9で構成される寄生npnトランジスタのベー
ス領域にp型ウェル領域20より濃度の高いP型拡散領
域30を設けることで電流利得を低下させラッチアップ
現象の低減化を図っている。
第4図(b)、(c)も同様の効果を目的とした構造と
なっており、第4図(b)では第4図(a)の構造にさ
らに高濃度のP型拡散層40を加えたもので、このp型
拡散層40はバイポーラトランジスタのベースのp型拡
散層13と同時に形成できるため、この構造を用いても
工程は増加せず一層のラッチアップ現象の低減効果を期
待できる。
なっており、第4図(b)では第4図(a)の構造にさ
らに高濃度のP型拡散層40を加えたもので、このp型
拡散層40はバイポーラトランジスタのベースのp型拡
散層13と同時に形成できるため、この構造を用いても
工程は増加せず一層のラッチアップ現象の低減効果を期
待できる。
第4図(Q)は、素子間分離に用いたp型拡散層を用い
ず、p型拡散層40のみでラッチアップ現象の低減を図
ったものである。
ず、p型拡散層40のみでラッチアップ現象の低減を図
ったものである。
第5図は縦方向寸法の縮小を考慮した際の本発明の第2
の実施例で、nチャネルMoSトランジス5部3000
のn型エピタキシャル層の薄膜化をI2L部4000の
n型エピタキシャル層の薄膜化の工程で行なった場合の
断面構造図を示している。
の実施例で、nチャネルMoSトランジス5部3000
のn型エピタキシャル層の薄膜化をI2L部4000の
n型エピタキシャル層の薄膜化の工程で行なった場合の
断面構造図を示している。
すなわち、各拡散層13.14.21.22.23.1
1,9の拡散深さを小さくしていった場合、各素子の縦
方向寸法も低減でき、nチャネルMOSトランジスタ部
3000に設ける段差も少なくできる。それ故、その場
合には1本実施例におけるように、分離に用いた溝10
0よりもエツチング深さの少ないI2L部4000のエ
ツチングを用いることが可能となる。
1,9の拡散深さを小さくしていった場合、各素子の縦
方向寸法も低減でき、nチャネルMOSトランジスタ部
3000に設ける段差も少なくできる。それ故、その場
合には1本実施例におけるように、分離に用いた溝10
0よりもエツチング深さの少ないI2L部4000のエ
ツチングを用いることが可能となる。
この構造であれば、段差が低下できたことによってnチ
ャネルMoSトランジス5部3000のパターニング精
度も向上し配線電極の形成も容易となる。
ャネルMoSトランジス5部3000のパターニング精
度も向上し配線電極の形成も容易となる。
以上説明したように9本発明によれば、Bi−MOS半
導体装置、特にバイポーラ回路素子とI2L回路素子と
CMOS回路素子をオン・チップに共存した多機能デバ
イスが簡略な工程で可能となり、低消費電力、高速動作
の大規模LSIが低コストで実現でき、そのメリットは
大きい。
導体装置、特にバイポーラ回路素子とI2L回路素子と
CMOS回路素子をオン・チップに共存した多機能デバ
イスが簡略な工程で可能となり、低消費電力、高速動作
の大規模LSIが低コストで実現でき、そのメリットは
大きい。
第1図は本発明の半導体装置の第1の実施例であるバイ
ポーラトランジスタとI2LとpチャネルMoSトラン
ジスタとnチャネルMoSトランジスタを共存した構造
を示す断面図、第2図は従来の半導体装置の一例とし・
てバイポーラトランジスタとpチャネルMoSトランジ
スタとnチャネルMOSトランジスタを共存した構造を
示す断面図、第3図(a)〜(c)は第1図の半導体装
置の製造工程を示す断面図、第4図は(a)〜(C)そ
れぞれ本発明の他の実施例であるnチャネルMoSトラ
ンジスタの構造を示す断面図、第5図は本発明の半導体
装置の第2の実施例を示す断面図である。 1・・・p型半導体基板 2・・・n+型埋込層3・
・・p+型埋込層 4・・・n型エピタキシャル層 5・・・p型の深い拡散層 6・・・p+分離層7・・
・p+拡散層 8・・・n+拡散層9・・・n
チャネルMOSのソース・ドレイン10・・・nチャネ
ルMOSのゲート 11・・・pチャネルMOSのソース・ドレイン12・
・・pチャネルMOSのゲート 13・・・npnトランジスタのベース14・・・np
nトランジスタのエミッタ15・・・npnトランジス
タのコレクタ20・・・p型ウェル拡散層 21・・・I2Lのインジェクタ 22・・・I2Lのベース 23・・・I2Lのコレ
クタ30・・・分離p型拡散層 40・・・nチャネルMOSトランジスタのガードリン
グ 100・・・溝 200・・・エツチングによる段差 500・・・ゲート酸化膜 1000・・・npn/(イポーラトランジスタ部20
00・・・pチャネルMoSトランジスタ部3000・
・・nチャネルMOSトランジスタ部4000・・・I
2L部
ポーラトランジスタとI2LとpチャネルMoSトラン
ジスタとnチャネルMoSトランジスタを共存した構造
を示す断面図、第2図は従来の半導体装置の一例とし・
てバイポーラトランジスタとpチャネルMoSトランジ
スタとnチャネルMOSトランジスタを共存した構造を
示す断面図、第3図(a)〜(c)は第1図の半導体装
置の製造工程を示す断面図、第4図は(a)〜(C)そ
れぞれ本発明の他の実施例であるnチャネルMoSトラ
ンジスタの構造を示す断面図、第5図は本発明の半導体
装置の第2の実施例を示す断面図である。 1・・・p型半導体基板 2・・・n+型埋込層3・
・・p+型埋込層 4・・・n型エピタキシャル層 5・・・p型の深い拡散層 6・・・p+分離層7・・
・p+拡散層 8・・・n+拡散層9・・・n
チャネルMOSのソース・ドレイン10・・・nチャネ
ルMOSのゲート 11・・・pチャネルMOSのソース・ドレイン12・
・・pチャネルMOSのゲート 13・・・npnトランジスタのベース14・・・np
nトランジスタのエミッタ15・・・npnトランジス
タのコレクタ20・・・p型ウェル拡散層 21・・・I2Lのインジェクタ 22・・・I2Lのベース 23・・・I2Lのコレ
クタ30・・・分離p型拡散層 40・・・nチャネルMOSトランジスタのガードリン
グ 100・・・溝 200・・・エツチングによる段差 500・・・ゲート酸化膜 1000・・・npn/(イポーラトランジスタ部20
00・・・pチャネルMoSトランジスタ部3000・
・・nチャネルMOSトランジスタ部4000・・・I
2L部
Claims (5)
- (1)第1導電型の半導体基板と、該基板の表面領域に
設けた前記第1導電型と反対導電型の第2導電型の第1
領域と、前記基板表面に設けた第2導電型半導体層とを
有し、該第2導電型半導体層は溝と該溝下の第1導電型
拡散層とによって島状に分離され、該島状領域の少なく
とも1つにバイポーラ回路素子が設けられ、該バイポー
ラ回路素子を設けた第2導電型半導体層よりも薄い該第
2導電型半導体層の別の島状領域に前記基板と電気的に
導通する第1導電型拡散領域が設けられ、かつ該拡散領
域の表面部に第2導電型のMOS回路素子を設けたこと
を特徴とする半導体装置。 - (2)前記MOS回路素子を設けた第2導電型半導体層
の厚さが、前記バイポーラ回路素子を設けた第2導電型
半導体層の厚さより前記溝の深さ分だけ薄いことを特徴
とする特許請求の範囲第1項記載の半導体装置。 - (3)前記溝よりも浅い凹状の第2導電型半導体層の島
状領域を設け、該島状領域にI^2L回路素子を設ける
とともに、前記MOS回路素子を設けた第2導電型半導
体層の厚さが前記I^2L回路素子を設けた領域の厚さ
と同じであることを特徴とする特許請求の範囲第1項記
載の半導体装置。 - (4)前記MOS回路素子を設けた前記半導体基板に達
する第1導電型拡散領域の周辺にも前記島状分離に用い
た第1導電型拡散層を備えたことを特徴とする特許請求
の範囲第1項記載の半導体装置。 - (5)前記MOS回路素子を設けた前記半導体基板に達
する第1導電型拡散領域の周辺にバイポーラ回路素子の
ベースに用いた第1導電型拡散層を備えたことを特徴と
する特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076746A JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076746A JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61236155A true JPS61236155A (ja) | 1986-10-21 |
Family
ID=13614163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60076746A Pending JPS61236155A (ja) | 1985-04-12 | 1985-04-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61236155A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5256898A (en) * | 1990-11-06 | 1993-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
US5886387A (en) * | 1995-09-27 | 1999-03-23 | Kabushiki Kaisha Toshiba | BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness |
WO2003038893A3 (de) * | 2001-10-26 | 2003-10-09 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
EP2187432A1 (en) * | 2008-11-13 | 2010-05-19 | Epcos AG | P-type field-effect transistor and method of production |
-
1985
- 1985-04-12 JP JP60076746A patent/JPS61236155A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5256898A (en) * | 1990-11-06 | 1993-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
US5310691A (en) * | 1990-11-06 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including formation of alignment mark |
US5886387A (en) * | 1995-09-27 | 1999-03-23 | Kabushiki Kaisha Toshiba | BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness |
WO2003038893A3 (de) * | 2001-10-26 | 2003-10-09 | Infineon Technologies Ag | Halbleiterstruktur und verfahren zum herstellen derselben |
EP2187432A1 (en) * | 2008-11-13 | 2010-05-19 | Epcos AG | P-type field-effect transistor and method of production |
WO2010055102A1 (en) * | 2008-11-13 | 2010-05-20 | Epcos Ag | P-type field-effect transistor and method of production |
US8598627B2 (en) | 2008-11-13 | 2013-12-03 | Epcos Ag | P-type field-effect transistor and method of production |
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