JPH07153859A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH07153859A JPH07153859A JP29669193A JP29669193A JPH07153859A JP H07153859 A JPH07153859 A JP H07153859A JP 29669193 A JP29669193 A JP 29669193A JP 29669193 A JP29669193 A JP 29669193A JP H07153859 A JPH07153859 A JP H07153859A
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Abstract
(57)【要約】
【目的】 製造工程の増加や集積回路装置の大型化を招
くことなく、バイポーラトランジスタの耐圧ＶCBOを高
い値に維持することができるＢｉ−ＣＭＯＳ型半導体集
積回路及びその製造方法を提供する。 【構成】 バイポーラ型トランジスタ２とＭＯＳ型トラ
ンジスタ１を同一の半導体基板上に形成したＢｉ−ＣＭ
ＯＳ型の半導体集積回路において、ＭＯＳ型トランジス
タのゲート電極９と同じ材料から成るフィールド電極１
９をバイポーラ型トランジスタのベース領域１７の周囲
を囲む環状に且つベース領域１７の表面と薄い絶縁膜８
を介して設けるとともに、フィールド電極１９をベース
領域１７に接続して同電位にした。
くことなく、バイポーラトランジスタの耐圧ＶCBOを高
い値に維持することができるＢｉ−ＣＭＯＳ型半導体集
積回路及びその製造方法を提供する。 【構成】 バイポーラ型トランジスタ２とＭＯＳ型トラ
ンジスタ１を同一の半導体基板上に形成したＢｉ−ＣＭ
ＯＳ型の半導体集積回路において、ＭＯＳ型トランジス
タのゲート電極９と同じ材料から成るフィールド電極１
９をバイポーラ型トランジスタのベース領域１７の周囲
を囲む環状に且つベース領域１７の表面と薄い絶縁膜８
を介して設けるとともに、フィールド電極１９をベース
領域１７に接続して同電位にした。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラ型トランジス
タとＭＯＳ型トランジスタを同一の半導体基板上に形成
したＢｉ−ＣＭＯＳ型の半導体集積回路及びその製造方
法に関する。
タとＭＯＳ型トランジスタを同一の半導体基板上に形成
したＢｉ−ＣＭＯＳ型の半導体集積回路及びその製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路では各素子の微細化が進
むにつれて耐圧が低下するという問題があり、バイポー
ラ型トランジスタとＭＯＳ型トランジスタを同一の半導
体基板上に形成したＢｉ−ＣＭＯＳ型の半導体集積回路
において比較的高電圧（例えば３０Ｖ乃至６０Ｖ）を印
加する場合には、バイポーラ型トランジスタのベース・
コレクタ逆方向耐圧ＶCBOを如何に向上させるかが重要
な課題となっている。
むにつれて耐圧が低下するという問題があり、バイポー
ラ型トランジスタとＭＯＳ型トランジスタを同一の半導
体基板上に形成したＢｉ−ＣＭＯＳ型の半導体集積回路
において比較的高電圧（例えば３０Ｖ乃至６０Ｖ）を印
加する場合には、バイポーラ型トランジスタのベース・
コレクタ逆方向耐圧ＶCBOを如何に向上させるかが重要
な課題となっている。
【０００３】図１０及び図１１には従来のＢｉ−ＣＭＯ
Ｓ型の半導体集積回路に設けられているバイポーラ型ト
ランジスタを示す。このバイポーラ型トランジスタはＮ
ＰＮ型であり、半導体基板の表面部分にコレクタ領域と
なるＮ型エピタキシャル層５０を形成し、このエピタキ
シャル層５０の表面部分にコレクタコンタクト領域５１
及びＰ型のベース領域５２を形成し、更に、ベース領域
５２の表面部分にＮ型のエミッタ領域５３を形成して、
表面を酸化絶縁膜５４で覆うとともに各領域５１、５
２、５３に電極５５、５６、５７に接続した構造を有し
ている。
Ｓ型の半導体集積回路に設けられているバイポーラ型ト
ランジスタを示す。このバイポーラ型トランジスタはＮ
ＰＮ型であり、半導体基板の表面部分にコレクタ領域と
なるＮ型エピタキシャル層５０を形成し、このエピタキ
シャル層５０の表面部分にコレクタコンタクト領域５１
及びＰ型のベース領域５２を形成し、更に、ベース領域
５２の表面部分にＮ型のエミッタ領域５３を形成して、
表面を酸化絶縁膜５４で覆うとともに各領域５１、５
２、５３に電極５５、５６、５７に接続した構造を有し
ている。
【０００４】そして、エピタキシャル層５０とベース領
域５２との接合部にはＰＮ接合によって図９に示すよう
な空乏領域５８が形成されている。
域５２との接合部にはＰＮ接合によって図９に示すよう
な空乏領域５８が形成されている。
【０００５】
【発明が解決しようとする課題】上記した従来のバイポ
ーラ型トランジスタでは、表面デプリートによりＰ型ベ
ース領域５２を形成するホウ素（Ｂ）が酸化絶縁膜５４
中に捕獲されてしまうことから、図９に示すように、酸
化絶縁膜５４との境界部分でベース領域５２の形状が内
側に丸まったものとなってしまう。
ーラ型トランジスタでは、表面デプリートによりＰ型ベ
ース領域５２を形成するホウ素（Ｂ）が酸化絶縁膜５４
中に捕獲されてしまうことから、図９に示すように、酸
化絶縁膜５４との境界部分でベース領域５２の形状が内
側に丸まったものとなってしまう。
【０００６】このため、空乏領域５８の形状も同様に内
側に丸まったものとなり、酸化絶縁膜５４との境界部分
で電界集中が生じて耐圧ＶCBOが低下してしまうという
問題があった。
側に丸まったものとなり、酸化絶縁膜５４との境界部分
で電界集中が生じて耐圧ＶCBOが低下してしまうという
問題があった。
【０００７】本発明は上記従来の事情に鑑みなされたも
ので、製造工程の増加や集積回路装置の大型化を招くこ
となく、上記耐圧ＶCBOを高い値に維持することができ
る半導体集積回路及びその製造方法を提供することを目
的とする。
ので、製造工程の増加や集積回路装置の大型化を招くこ
となく、上記耐圧ＶCBOを高い値に維持することができ
る半導体集積回路及びその製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路装置は、バイポーラ型トランジスタ
とＭＯＳ型トランジスタを同一の半導体基板上に形成し
たＢｉ−ＣＭＯＳ型の半導体集積回路において、ＭＯＳ
型トランジスタのゲート電極と同じ材料から成るフィー
ルド電極をバイポーラ型トランジスタのベース領域の周
囲を囲む環状に且つ当該ベース領域の表面と薄い絶縁膜
を介して設けるとともに、当該フィールド電極をベース
領域に接続して同電位にしたことを特徴とする。
明の半導体集積回路装置は、バイポーラ型トランジスタ
とＭＯＳ型トランジスタを同一の半導体基板上に形成し
たＢｉ−ＣＭＯＳ型の半導体集積回路において、ＭＯＳ
型トランジスタのゲート電極と同じ材料から成るフィー
ルド電極をバイポーラ型トランジスタのベース領域の周
囲を囲む環状に且つ当該ベース領域の表面と薄い絶縁膜
を介して設けるとともに、当該フィールド電極をベース
領域に接続して同電位にしたことを特徴とする。
【０００９】上記目的を達成する本発明の半導体集積回
路装置の製造方法は、バイポーラ型トランジスタとＭＯ
Ｓ型トランジスタを同一の半導体基板上に形成したＢｉ
−ＣＭＯＳ型の半導体集積回路を製造する方法であっ
て、半導体基板の表面に素子間分離をしてバイポーラ型
トランジスタの形成領域を形成する工程と、バイポーラ
型トランジスタの形成領域の表面に薄い絶縁膜を形成す
る工程と、ＭＯＳ型トランジスタの形成領域にゲート電
極を形成するとともに、当該ゲート電極と同一材料から
成る環状のフィールド電極をバイポーラ型トランジスタ
の形成領域に前記絶縁膜を介して形成する工程と、バイ
ポーラ型トランジスタの形成領域のフィールド電極で囲
まれた領域に当該フィールド電極をマスクに利用して不
純物を注入・拡散させ、フィールド電極に連接したベー
ス領域を形成する工程と、当該ベース領域とフィールド
電極とを金属電極により接続する工程とを備えたことを
特徴とする。
路装置の製造方法は、バイポーラ型トランジスタとＭＯ
Ｓ型トランジスタを同一の半導体基板上に形成したＢｉ
−ＣＭＯＳ型の半導体集積回路を製造する方法であっ
て、半導体基板の表面に素子間分離をしてバイポーラ型
トランジスタの形成領域を形成する工程と、バイポーラ
型トランジスタの形成領域の表面に薄い絶縁膜を形成す
る工程と、ＭＯＳ型トランジスタの形成領域にゲート電
極を形成するとともに、当該ゲート電極と同一材料から
成る環状のフィールド電極をバイポーラ型トランジスタ
の形成領域に前記絶縁膜を介して形成する工程と、バイ
ポーラ型トランジスタの形成領域のフィールド電極で囲
まれた領域に当該フィールド電極をマスクに利用して不
純物を注入・拡散させ、フィールド電極に連接したベー
ス領域を形成する工程と、当該ベース領域とフィールド
電極とを金属電極により接続する工程とを備えたことを
特徴とする。
【００１０】
【作用】本発明の半導体集積回路では、バイポーラ型ト
ランジスタのベース領域近傍の絶縁膜との境界部分での
電界をベース領域と同電位のフィールド電極の作用によ
って緩和し、この部分での空乏領域を拡大させてベース
・コレクタ逆方向耐圧ＶCBOを向上させる。
ランジスタのベース領域近傍の絶縁膜との境界部分での
電界をベース領域と同電位のフィールド電極の作用によ
って緩和し、この部分での空乏領域を拡大させてベース
・コレクタ逆方向耐圧ＶCBOを向上させる。
【００１１】本発明の半導体集積回路の製造方法では、
上記フィールド電極をＭＯＳ型トランジスタのゲート電
極と同一工程で形成し、更にフィールド電極をベース領
域のマスクとしても利用してセルフアラインにより高精
度な素子形成を実現する。また、フィールド電極はベー
ス領域を囲んで形成され、集積回路の横方向への拡大は
ないので、集積回路は従来と同じ大きさで製造される。
上記フィールド電極をＭＯＳ型トランジスタのゲート電
極と同一工程で形成し、更にフィールド電極をベース領
域のマスクとしても利用してセルフアラインにより高精
度な素子形成を実現する。また、フィールド電極はベー
ス領域を囲んで形成され、集積回路の横方向への拡大は
ないので、集積回路は従来と同じ大きさで製造される。
【００１２】
【実施例】図１には本発明の一実施例にかかるＢｉ−Ｃ
ＭＯＳ型半導体集積回路のＮチャネル型ＭＯＳトランジ
スタ１とＮＰＮ型バイポーラトランジスタ２を示してあ
る。図２はこのＮＰＮ型バイポーラトランジスタ２の平
面形状を示す。
ＭＯＳ型半導体集積回路のＮチャネル型ＭＯＳトランジ
スタ１とＮＰＮ型バイポーラトランジスタ２を示してあ
る。図２はこのＮＰＮ型バイポーラトランジスタ２の平
面形状を示す。
【００１３】まず、ＭＯＳトランジスタ１の部分は、Ｐ
型シリコン半導体基板３の表面側にＰ+型の埋込層４が
形成され、更にその表面側にＰ+型のウエル領域５が形
成され、このウエル領域５の表面部分に一対のＮ型ソー
ス・ドレイン領域６、７が形成され、これらソース・ド
レイン領域６、７の間に薄い酸化絶縁膜（ＳｉＯ2）８
を介してポリシリコンから成るゲート電極９が形成さ
れ、ゲート電極９及びソースドレイン領域６、７にそれ
ぞれ金属電極（アルミ）１０、１１、１２がオーミック
接続されている。
型シリコン半導体基板３の表面側にＰ+型の埋込層４が
形成され、更にその表面側にＰ+型のウエル領域５が形
成され、このウエル領域５の表面部分に一対のＮ型ソー
ス・ドレイン領域６、７が形成され、これらソース・ド
レイン領域６、７の間に薄い酸化絶縁膜（ＳｉＯ2）８
を介してポリシリコンから成るゲート電極９が形成さ
れ、ゲート電極９及びソースドレイン領域６、７にそれ
ぞれ金属電極（アルミ）１０、１１、１２がオーミック
接続されている。
【００１４】一方、バイポーラトランジスタ２の部分
は、基板３の表面側にＮ+型の埋込層１４が形成され、
更にその表面側にＮ型のエピタキシャル層１５が形成さ
れ、エピタキシャル層１５の表面部分にＮ+型のコレク
タコンタクト領域１６及びＰ型のベース領域１７が形成
され、更に、ベース領域１７の表面部分にＮ+型のエミ
ッタ領域１８が形成され、表面が酸化絶縁膜８で覆われ
ている。そして、酸化絶縁膜８上にはベース領域１７の
周囲を囲むように環状のフィールド電極１９がゲート電
極９と同材料のポリシリコンで形成されており、各領域
１６、１７、１８にそれぞれ金属電極（アルミ）２０、
２１、２２がオーミック接続されている。
は、基板３の表面側にＮ+型の埋込層１４が形成され、
更にその表面側にＮ型のエピタキシャル層１５が形成さ
れ、エピタキシャル層１５の表面部分にＮ+型のコレク
タコンタクト領域１６及びＰ型のベース領域１７が形成
され、更に、ベース領域１７の表面部分にＮ+型のエミ
ッタ領域１８が形成され、表面が酸化絶縁膜８で覆われ
ている。そして、酸化絶縁膜８上にはベース領域１７の
周囲を囲むように環状のフィールド電極１９がゲート電
極９と同材料のポリシリコンで形成されており、各領域
１６、１７、１８にそれぞれ金属電極（アルミ）２０、
２１、２２がオーミック接続されている。
【００１５】ここで、電極２１はフィールド電極１９に
も接続されており、これによって、フィールド電極１９
はベース領域１７と同電位に接続されている。
も接続されており、これによって、フィールド電極１９
はベース領域１７と同電位に接続されている。
【００１６】上記ＭＯＳトランジスタ１とバイポーラト
ランジスタ２は素子間分離用のＰＮ接合で分離されてお
り、また、これら素子の表面はフィールド酸化膜（ＬＯ
ＣＯＳ）２３及び酸化膜２４で被覆されて保護されてい
る。
ランジスタ２は素子間分離用のＰＮ接合で分離されてお
り、また、これら素子の表面はフィールド酸化膜（ＬＯ
ＣＯＳ）２３及び酸化膜２４で被覆されて保護されてい
る。
【００１７】上記構成のＢｉ−ＣＭＯＳ型半導体集積回
路では、バイポーラ型トランジスタ２のＰ型ベース領域
１７を形成するホウ素（Ｂ）が表面デプリートにより酸
化絶縁膜８中に捕獲され、酸化絶縁膜８との境界部分で
ベース領域５２の形状が内側に丸まったものとなって
も、図８に示すように、この境界部分での電界をベース
領域１７と同電位のフィールド電極１９の作用によって
緩和し、この部分での空乏領域２５を拡大させてベース
・コレクタ逆方向耐圧ＶCBOを向上させることができ
る。そして、この際、フィールド電極１９とベース領域
１７との間に介在する酸化絶縁膜８はＭＯＳトランジス
タ１のゲート絶縁膜８と同じものであるので、フィール
ド電極１９からの電界が効果的にベース領域１７の表面
近傍に作用する。
路では、バイポーラ型トランジスタ２のＰ型ベース領域
１７を形成するホウ素（Ｂ）が表面デプリートにより酸
化絶縁膜８中に捕獲され、酸化絶縁膜８との境界部分で
ベース領域５２の形状が内側に丸まったものとなって
も、図８に示すように、この境界部分での電界をベース
領域１７と同電位のフィールド電極１９の作用によって
緩和し、この部分での空乏領域２５を拡大させてベース
・コレクタ逆方向耐圧ＶCBOを向上させることができ
る。そして、この際、フィールド電極１９とベース領域
１７との間に介在する酸化絶縁膜８はＭＯＳトランジス
タ１のゲート絶縁膜８と同じものであるので、フィール
ド電極１９からの電界が効果的にベース領域１７の表面
近傍に作用する。
【００１８】また、フィールド電極１９をベース領域１
７の周囲に設けたことによりバイポーラトランジスタ２
部分で若干高さが高くなるだけで、半導体集積回路全体
としての横方向の寸方は従来と全く変わりなく、集積回
路の大型化を来すことなく上記の耐圧向上を実現でき
る。
７の周囲に設けたことによりバイポーラトランジスタ２
部分で若干高さが高くなるだけで、半導体集積回路全体
としての横方向の寸方は従来と全く変わりなく、集積回
路の大型化を来すことなく上記の耐圧向上を実現でき
る。
【００１９】次に、図３乃至図７を参照して上記したＢ
ｉ−ＣＭＯＳ型半導体集積回路の製造方法を説明する。
まず、図３に示すように、基板３上にＮ+型埋込層１４
とＰ+型埋込層４を形成し、気相成長法によりＮ型エピ
タキシャル層１５を形成し、このエピタキシャル層１５
の表面部分にＰ+型ウエル領域５を形成し、表面を選択
酸化させてフィールド酸化膜２３を形成して、ＭＯＳ型
トランジスタ１の形成領域とバイポーラ型トランジスタ
２の形成領域とを形成する。
ｉ−ＣＭＯＳ型半導体集積回路の製造方法を説明する。
まず、図３に示すように、基板３上にＮ+型埋込層１４
とＰ+型埋込層４を形成し、気相成長法によりＮ型エピ
タキシャル層１５を形成し、このエピタキシャル層１５
の表面部分にＰ+型ウエル領域５を形成し、表面を選択
酸化させてフィールド酸化膜２３を形成して、ＭＯＳ型
トランジスタ１の形成領域とバイポーラ型トランジスタ
２の形成領域とを形成する。
【００２０】次いで、図４に示すように、ＭＯＳトラン
ジスタ１のゲート酸化膜８を形成するために熱酸化を施
して表面全体に酸化絶縁膜８を薄く（例えば、５００オ
ングストローム乃至１０００オングストローム）成長さ
せる。次いで、ポリシリコン層をＣＶＤ法により４００
０オングストローム乃至５０００オングストロームの厚
さに堆積させ、図５に示すように、このポリシリコン層
からホトエッチングの技法によりＭＯＳトランジスタ形
成領域にゲート電極９を形成するとともにバイポーラト
ランジスタ形成領域にフィールド電極１９を形成する。
ジスタ１のゲート酸化膜８を形成するために熱酸化を施
して表面全体に酸化絶縁膜８を薄く（例えば、５００オ
ングストローム乃至１０００オングストローム）成長さ
せる。次いで、ポリシリコン層をＣＶＤ法により４００
０オングストローム乃至５０００オングストロームの厚
さに堆積させ、図５に示すように、このポリシリコン層
からホトエッチングの技法によりＭＯＳトランジスタ形
成領域にゲート電極９を形成するとともにバイポーラト
ランジスタ形成領域にフィールド電極１９を形成する。
【００２１】すなわち、フィールド電極１９はゲート電
極９と同じ工程で形成され、フィールド電極１９を形成
するための特別な付加的な工程は必要がない。
極９と同じ工程で形成され、フィールド電極１９を形成
するための特別な付加的な工程は必要がない。
【００２２】次いで、環状のフィールド電極１９を開口
窓としてフォトレジスト膜を形成し、これをマスクとし
てＮＰＮトランジスタ２のベース領域を形成するＰ型不
純物（ホウ素）を注入し、更に熱拡散させて、図６に示
すように、ベース領域１７を形成する。すなわち、フィ
ールド電極１９はベース領域１７を形成するためのマス
クとして利用される。
窓としてフォトレジスト膜を形成し、これをマスクとし
てＮＰＮトランジスタ２のベース領域を形成するＰ型不
純物（ホウ素）を注入し、更に熱拡散させて、図６に示
すように、ベース領域１７を形成する。すなわち、フィ
ールド電極１９はベース領域１７を形成するためのマス
クとして利用される。
【００２３】次いで、再びフォトレジスト膜を形成し、
ゲート電極９を一部に利用したマスクでＮ型不純物（リ
ン）を注入し、更に熱拡散させて、図７に示すように、
ＭＯＳトランジスタ１のソース・ドレイン領域６、７及
びバイポーラトランジスタ２のコレクタ領域１６並びに
エミッタ領域１８を形成する。すなわち、同一の工程で
形成されたゲート電極９とフィールド電極１９とでソー
ス・ドレイン領域６、７とベース領域１７が位置決め形
成され、両トランジスタ１、２が精度よく形成される。
ゲート電極９を一部に利用したマスクでＮ型不純物（リ
ン）を注入し、更に熱拡散させて、図７に示すように、
ＭＯＳトランジスタ１のソース・ドレイン領域６、７及
びバイポーラトランジスタ２のコレクタ領域１６並びに
エミッタ領域１８を形成する。すなわち、同一の工程で
形成されたゲート電極９とフィールド電極１９とでソー
ス・ドレイン領域６、７とベース領域１７が位置決め形
成され、両トランジスタ１、２が精度よく形成される。
【００２４】次いで、ＣＶＤ法によって酸化膜２４を堆
積させた後コンタクトホールを形成し、更に金属層（ア
ルミ層）を堆積させた後ホトエッチングして電極１０、
１１、１２、２０、２１、２２を形成し、図１及び図２
に示した集積回路を製造する。ここで、ベース領域１７
に通じるコンタクトホールはフィールド電極１９も露出
させるように形成し、電極２１をフィールド電極１９に
接続させて、この電極２１を介してベース領域１７とフ
ィールド電極１９とを同電位にしている。
積させた後コンタクトホールを形成し、更に金属層（ア
ルミ層）を堆積させた後ホトエッチングして電極１０、
１１、１２、２０、２１、２２を形成し、図１及び図２
に示した集積回路を製造する。ここで、ベース領域１７
に通じるコンタクトホールはフィールド電極１９も露出
させるように形成し、電極２１をフィールド電極１９に
接続させて、この電極２１を介してベース領域１７とフ
ィールド電極１９とを同電位にしている。
【００２５】なお、本発明は上記実施例に限定されるも
のではなく、ＭＯＳトランジスタ及びバイポーラトラン
ジスタの導電型を変更したり、各構成部分の材料を変更
する等、種々の変更を施すことができる。
のではなく、ＭＯＳトランジスタ及びバイポーラトラン
ジスタの導電型を変更したり、各構成部分の材料を変更
する等、種々の変更を施すことができる。
【００２６】
【発明の効果】以上説明したように、本発明によればベ
ース領域を同電位のフィールド電極でベース領域縁部の
電界集中を緩和するようにしたため、Ｂｉ−ＣＭＯＳ半
導体集積回路におけるバイポーラトランジスタのベース
・コレクタ逆方向耐圧ＶCBOを向上させることができ
る。そして、このような耐圧が高い半導体集積回路を、
製造工程の増加や集積回路チップの大型化を招くことな
く製造することができる。
ース領域を同電位のフィールド電極でベース領域縁部の
電界集中を緩和するようにしたため、Ｂｉ−ＣＭＯＳ半
導体集積回路におけるバイポーラトランジスタのベース
・コレクタ逆方向耐圧ＶCBOを向上させることができ
る。そして、このような耐圧が高い半導体集積回路を、
製造工程の増加や集積回路チップの大型化を招くことな
く製造することができる。
【図１】本発明の一実施例にかかるＢｉ−ＣＭＯＳ集積
回路の断面図である。
回路の断面図である。
【図２】本発明の一実施例にかかるＢｉ−ＣＭＯＳ集積
回路の平面図である。
回路の平面図である。
【図３】本発明にかかるＢｉ−ＣＭＯＳ集積回路の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図４】本発明にかかるＢｉ−ＣＭＯＳ集積回路の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図５】本発明にかかるＢｉ−ＣＭＯＳ集積回路の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図６】本発明にかかるＢｉ−ＣＭＯＳ集積回路の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図７】本発明にかかるＢｉ−ＣＭＯＳ集積回路の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図８】本発明の作用を説明する概念図である。
【図９】従来の作用を説明する概念図である。
【図１０】従来のＢｉ−ＣＭＯＳ集積回路の平面図であ
る。
る。
【図１１】従来のＢｉ−ＣＭＯＳ集積回路の断面図であ
る。
る。
Claims (2)
- 【請求項１】 バイポーラ型トランジスタとＭＯＳ型ト
ランジスタを同一の半導体基板上に形成したＢｉ−ＣＭ
ＯＳ型の半導体集積回路において、ＭＯＳ型トランジス
タのゲート電極と同じ材料から成るフィールド電極をバ
イポーラ型トランジスタのベース領域の周囲を囲む環状
に且つ当該ベース領域の表面と薄い絶縁膜を介して設け
るとともに、当該フィールド電極をベース領域に接続し
て同電位にしたことを特徴とする半導体集積回路。 - 【請求項２】 バイポーラ型トランジスタとＭＯＳ型ト
ランジスタを同一の半導体基板上に形成したＢｉ−ＣＭ
ＯＳ型の半導体集積回路を製造する方法であって、 半導体基板の表面に素子間分離をしてバイポーラ型トラ
ンジスタの形成領域を形成する工程と、 バイポーラ型トランジスタの形成領域の表面に薄い絶縁
膜を形成する工程と、 ＭＯＳ型トランジスタの形成領域にゲート電極を形成す
るとともに、当該ゲート電極と同一材料から成る環状の
フィールド電極をバイポーラ型トランジスタの形成領域
に前記絶縁膜を介して形成する工程と、 バイポーラ型トランジスタの形成領域のフィールド電極
で囲まれた領域に当該フィールド電極をマスクに利用し
て不純物を注入・拡散させ、フィールド電極に連接した
ベース領域を形成する工程と、 当該ベース領域とフィールド電極とを金属電極により接
続する工程とを備えたことを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29669193A JPH07153859A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29669193A JPH07153859A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153859A true JPH07153859A (ja) | 1995-06-16 |
Family
ID=17836841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29669193A Pending JPH07153859A (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482081B2 (en) | 2009-12-01 | 2013-07-09 | Panasonic Corporation | Semiconductor apparatus and manufacturing method thereof |
-
1993
- 1993-11-26 JP JP29669193A patent/JPH07153859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8482081B2 (en) | 2009-12-01 | 2013-07-09 | Panasonic Corporation | Semiconductor apparatus and manufacturing method thereof |
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