JPS59144168A - バイポ−ラｍｏｓ半導体装置及びその製造法 - Google Patents
バイポ−ラｍｏｓ半導体装置及びその製造法Info
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- JPS59144168A JPS59144168A JP58017340A JP1734083A JPS59144168A JP S59144168 A JPS59144168 A JP S59144168A JP 58017340 A JP58017340 A JP 58017340A JP 1734083 A JP1734083 A JP 1734083A JP S59144168 A JPS59144168 A JP S59144168A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一つの半導体基体上にバイポーラ（Ｂ１）トラ
ンジスタと相補形電界効果トランジスタ（０−ＭＯＳＦ
ＥＴ）とを組込んで論理回路全構成するＢｉ−ＣＭＯ８
工０に関する。
ンジスタと相補形電界効果トランジスタ（０−ＭＯＳＦ
ＥＴ）とを組込んで論理回路全構成するＢｉ−ＣＭＯ８
工０に関する。
これまでのＢｉ−ＣＭＯ８ＩＯは、例えば第１図に示す
ように、ｐ型ｓ１（シリコン）基板１の上にｎ型８１層
２をエピタキシャル成長させ、このｎ型８１層２をバイ
ポーラ部とＭ２Ｓ部に分離するアイソレーションｐ型層
３を形成するとともにＭＯ８部側のｎ型８１層２の一部
にｐ型ウェル４を形成してこのｐ型ウェル表面にｎチャ
ネルＭＯ８ＦＥＴｉ、ｐ型ウェルの形成され々いＭ２Ｓ
部のｎ型Ｓ１層表面にｐチャネルＭＯ５ＦＥＴ會形成す
るとともにバイポーラ部のｎ型Ｓｉ層の表面にｎｐｎ）
ランジスタ會形成し、上記各領域のｎ型Ｓ１層２とｐ型
基板１との間には高濃度のｎ＋型埋込層５全形成しであ
る構造が一般的である。
ように、ｐ型ｓ１（シリコン）基板１の上にｎ型８１層
２をエピタキシャル成長させ、このｎ型８１層２をバイ
ポーラ部とＭ２Ｓ部に分離するアイソレーションｐ型層
３を形成するとともにＭＯ８部側のｎ型８１層２の一部
にｐ型ウェル４を形成してこのｐ型ウェル表面にｎチャ
ネルＭＯ８ＦＥＴｉ、ｐ型ウェルの形成され々いＭ２Ｓ
部のｎ型Ｓ１層表面にｐチャネルＭＯ５ＦＥＴ會形成す
るとともにバイポーラ部のｎ型Ｓｉ層の表面にｎｐｎ）
ランジスタ會形成し、上記各領域のｎ型Ｓ１層２とｐ型
基板１との間には高濃度のｎ＋型埋込層５全形成しであ
る構造が一般的である。
第２図はバイポーラ部と０−Ｍ２Ｓ部とが形成される半
導体領域を平面図であられしたもので相線・・ツチング
を施された部分はｐ型ウェル又はアイソレーションｐ型
層となる部分である。
導体領域を平面図であられしたもので相線・・ツチング
を施された部分はｐ型ウェル又はアイソレーションｐ型
層となる部分である。
ところでｎチャネルＭＯ８ＩＦＫＴの形成されるｐ型ウ
ェル４はｐ型Ｓ１基板１とともにＧＮＤ（接地電位）に
接続されるのが通常であシ、ｐチャネルＭ’０８ＦＥＴ
の形成されるｎ型Ｓｉ層２（ｎ＋型埋込層５）とｐ型基
板間、ｐ型ウェルとＤ型Ｓ１層間のｐｎ接合面積（第１
図に太い実線によυ示す）がフィールド領塘ヲ含めてチ
ヴプ（基体全体）サイズに近い大面積となっている。こ
のため高電圧印加によるブレークダウンの葎稟が多くな
逆耐圧歩留りが低下するという欠点があった。
ェル４はｐ型Ｓ１基板１とともにＧＮＤ（接地電位）に
接続されるのが通常であシ、ｐチャネルＭ’０８ＦＥＴ
の形成されるｎ型Ｓｉ層２（ｎ＋型埋込層５）とｐ型基
板間、ｐ型ウェルとＤ型Ｓ１層間のｐｎ接合面積（第１
図に太い実線によυ示す）がフィールド領塘ヲ含めてチ
ヴプ（基体全体）サイズに近い大面積となっている。こ
のため高電圧印加によるブレークダウンの葎稟が多くな
逆耐圧歩留りが低下するという欠点があった。
本発明は上記した欠点全取除くためになされたものであ
り、その目的とするところはｐチャネルＭ ＯＳＦ Ｋ
Ｔ ｆ ｎ型の島領域内に形成することで、ｐＤ接合
面積を小畑くし、同時に耐圧歩留りを向 、上しよう
とするものである。
り、その目的とするところはｐチャネルＭ ＯＳＦ Ｋ
Ｔ ｆ ｎ型の島領域内に形成することで、ｐＤ接合
面積を小畑くし、同時に耐圧歩留りを向 、上しよう
とするものである。
以下実施例にそって本発明の内容を詳述する。
第３図は本発明によるＢｉ−ＣＭＯＢＩＣの一実施例を
模型的断面図によシ示すものである。
模型的断面図によシ示すものである。
同図に示すようにｐチャネルＭＯ８ＦＥＴの形成された
ｎ型６１頭域を取シ囲むようにｐ型基板１に達するｐ型
アイソレーション層３ ａｆ影形成ることによシ、ｐチ
ャネルＭＯ８領域葡ｎ型の島とする。深いｐ型層３ａは
バイポーラ部のアイソレーションｐ型層３と同時に形成
するか又はｎチャネルＭＯ８ＦＦｉＴの形成きれている
ｐ型ウェル４がｐ型基板に達する場合はウェルと同時に
形成してもよい。第４図−は第３図で示したＢｉ−０Ｍ
Ｏ８ＩＣのバイポーラｍ（Ｂ工ｐ）とｐチャネルＭＯ８
部（Ｔ）−ａＥ−Ｍｏｓ）、ｎチャネル間Ｏ８部（ｎ−
ＯＨ−ＭＯＳ）の各偵域全平面図であられしたものであ
る。
ｎ型６１頭域を取シ囲むようにｐ型基板１に達するｐ型
アイソレーション層３ ａｆ影形成ることによシ、ｐチ
ャネルＭＯ８領域葡ｎ型の島とする。深いｐ型層３ａは
バイポーラ部のアイソレーションｐ型層３と同時に形成
するか又はｎチャネルＭＯ８ＦＦｉＴの形成きれている
ｐ型ウェル４がｐ型基板に達する場合はウェルと同時に
形成してもよい。第４図−は第３図で示したＢｉ−０Ｍ
Ｏ８ＩＣのバイポーラｍ（Ｂ工ｐ）とｐチャネルＭＯ８
部（Ｔ）−ａＥ−Ｍｏｓ）、ｎチャネル間Ｏ８部（ｎ−
ＯＨ−ＭＯＳ）の各偵域全平面図であられしたものであ
る。
上記実施例で述べたようにｐチャネルＭＯ８部’ｉｐ型
アイソレーション部で囲んだｎ型の島とすることにより
、ＭＯＥｉ部全頒域に及んでいｆｃｐ型基板とｎ型エピ
タキシャル層とのｐｎ接合の内、耐圧に関係あるｐｎ接
合は第３図に太い実線で示すようにｐチャネルＭＯ８価
域（ｎ型島部）に縮小される。
アイソレーション部で囲んだｎ型の島とすることにより
、ＭＯＥｉ部全頒域に及んでいｆｃｐ型基板とｎ型エピ
タキシャル層とのｐｎ接合の内、耐圧に関係あるｐｎ接
合は第３図に太い実線で示すようにｐチャネルＭＯ８価
域（ｎ型島部）に縮小される。
第５図は本発明によるＢｉ−０ＭＯ８ＩＣの他の一実施
例を模型的断面図に示すものである。
例を模型的断面図に示すものである。
同図に示すようにｐチャネルＭＯＳ’ＦＥＴの形成づれ
ているｎ型エピタキシャル領域３をｐ型基板に達するｐ
型ウェル４ａ、４ｂで囲むことによりｎ型の島とすると
同時に、ｎチャネルＭ、Ｏ８Ｆ’ＥＴの形成されている
ｐ型ウェル領域４ ’ｂ ｆ ｐ型アイソレーション領
域又はｐ型基板工と一体に形成する。第６図は第５図で
示したＢｉ −ＣＭＯＳ工０の各領域を平面図であられ
したものである。
ているｎ型エピタキシャル領域３をｐ型基板に達するｐ
型ウェル４ａ、４ｂで囲むことによりｎ型の島とすると
同時に、ｎチャネルＭ、Ｏ８Ｆ’ＥＴの形成されている
ｐ型ウェル領域４ ’ｂ ｆ ｐ型アイソレーション領
域又はｐ型基板工と一体に形成する。第６図は第５図で
示したＢｉ −ＣＭＯＳ工０の各領域を平面図であられ
したものである。
この実施例においても、ｐチャネルＭＯ８Ｆ’ＢＴの形
成された領域はｎ型の島となＣ１ｐ型基板とｎｕエピタ
キシセル頌域とのｐｎ接合は縮／」＼される。
成された領域はｎ型の島となＣ１ｐ型基板とｎｕエピタ
キシセル頌域とのｐｎ接合は縮／」＼される。
第７図〜第１２図は第５図で示したＢｉ−０ＭＯ８ＩＣ
のプロセスの一実施例を下記の各工程ごとの断面図によ
り示すものである。
のプロセスの一実施例を下記の各工程ごとの断面図によ
り示すものである。
（１）第７図に県丁ように高比抵抗のｐ ５８１基板
１上に一部でｎ 型埋込層５（濃度： ５Ｘ １０１４
）奮介してｎ型５１ｉ３ （濃度： ｔｘｌｏ”）ｗエ
ピタキシャル成長させる。
１上に一部でｎ 型埋込層５（濃度： ５Ｘ １０１４
）奮介してｎ型５１ｉ３ （濃度： ｔｘｌｏ”）ｗエ
ピタキシャル成長させる。
（２）第８図に示すようにｎ型８１層３に対して酸化物
（Ｓ１０□）等をマスク６としてＢ（ボロン）選択的に
イオン打込みし、つづいて拡散するととよりｐ型基板に
達するｐ−型ウェル４ａ 、 ４’ｂ（濃度：ｌＸ１０
”）’（ｒ形成する。このｐ−型ウェルによってｎ型８
１層３はｎｐｎ）ランジスタを形成すべき島領域３ａ、
ｐチャネルＭＯ８ＩＩ’ＥＴの形成すべき島領域３ｂを
得る。
（Ｓ１０□）等をマスク６としてＢ（ボロン）選択的に
イオン打込みし、つづいて拡散するととよりｐ型基板に
達するｐ−型ウェル４ａ 、 ４’ｂ（濃度：ｌＸ１０
”）’（ｒ形成する。このｐ−型ウェルによってｎ型８
１層３はｎｐｎ）ランジスタを形成すべき島領域３ａ、
ｐチャネルＭＯ８ＩＩ’ＥＴの形成すべき島領域３ｂを
得る。
（３）第９図に示すようにｎｐｎ）ランジスタのペース
ｐ型領域７を得るためのＢ拡散を行なう。
ｐ型領域７を得るためのＢ拡散を行なう。
（４）第１０図に示すように８１層表面にうすいゲート
絶縁膜（ＳｔＯ，膜）８を形成し、この後ポリ８１を堆
積し、不要部を除去してＭ２Ｓ部のポリＳ１ゲート９を
形成する。
絶縁膜（ＳｔＯ，膜）８を形成し、この後ポリ８１を堆
積し、不要部を除去してＭ２Ｓ部のポリＳ１ゲート９を
形成する。
（５）第１１図に示すように、ｐチャネルＭＯ８ＦＥＴ
のｐ＋型ソース・ドレイン領域１０を得るための高濃度
Ｂイオン打込みを行なう。
のｐ＋型ソース・ドレイン領域１０を得るための高濃度
Ｂイオン打込みを行なう。
（６）第１２図に示すようにｎｐｎ’）ランジスタＤ＋
型エミッタ１２のｎ 型コレクタ１３及びｎチャふルＭ
ＯｓｙｚＴのｎ 型ソース・ドレイン領域１１ｉ得るた
めの高濃度Ａｓ（ヒ素）打込み、拡散全行なう。
型エミッタ１２のｎ 型コレクタ１３及びｎチャふルＭ
ＯｓｙｚＴのｎ 型ソース・ドレイン領域１１ｉ得るた
めの高濃度Ａｓ（ヒ素）打込み、拡散全行なう。
この後、図示されないが表面にＰ Ｓ Ｇ （ＩＪンシ
リケート・ガラス）等の絶縁膜で覆い、コンタクトホト
エッチ後、ｈｔ （アルミニウム）金蒸着、パターニン
グホトエッチ全行なって各領域に接続する電極、配線全
形成することによシ、第５図で示されるｎｐｎ）ランジ
スタ、ｐチャネルＭＯＥＩ’ＦＥＴ及びｎチャネルＭＯ
８ＦＥＴの共存する工Ｃを完成する。
リケート・ガラス）等の絶縁膜で覆い、コンタクトホト
エッチ後、ｈｔ （アルミニウム）金蒸着、パターニン
グホトエッチ全行なって各領域に接続する電極、配線全
形成することによシ、第５図で示されるｎｐｎ）ランジ
スタ、ｐチャネルＭＯＥＩ’ＦＥＴ及びｎチャネルＭＯ
８ＦＥＴの共存する工Ｃを完成する。
なお、上記ｐチャネルＭＯ８ＦＸＴｋ形成すべきｎ型領
域の周囲のｐ型アイソレーション又ハｐ型ウェルの形成
にちπってその部分上あらかじめ適当の深さに選択エッ
チすることにより凹陥部を形成し、この凹陥部内に、Ｂ
イオン打込み全行ない、その後、凹陥部表面を選択的低
温酸化する［アイソブレーナ酸化膜を形成してもよい。
域の周囲のｐ型アイソレーション又ハｐ型ウェルの形成
にちπってその部分上あらかじめ適当の深さに選択エッ
チすることにより凹陥部を形成し、この凹陥部内に、Ｂ
イオン打込み全行ない、その後、凹陥部表面を選択的低
温酸化する［アイソブレーナ酸化膜を形成してもよい。
この場合にもｐチャネルＭＯ８ＦＥＴ領域全ｎ型の島と
することによシ、ｐｎ接合面積を縮小することができる
。
することによシ、ｐｎ接合面積を縮小することができる
。
以上、実施例で述べた本発明によれば、ｐチャネルＭＯ
８ＦＥＴ領域？ｎ型の島とすることにより島の部分で接
合面積が１／３〜１／４に縮小されウェル耐圧歩留シが
向上するという効果が得られる。その結果チップサイズ
６問角程度のＢｉ −０ＭＯ８ＩＣでおっても、０Ｍ０
ＢＩＣだけの場合に近い高い耐圧歩留シ全期待できる。
８ＦＥＴ領域？ｎ型の島とすることにより島の部分で接
合面積が１／３〜１／４に縮小されウェル耐圧歩留シが
向上するという効果が得られる。その結果チップサイズ
６問角程度のＢｉ −０ＭＯ８ＩＣでおっても、０Ｍ０
ＢＩＣだけの場合に近い高い耐圧歩留シ全期待できる。
本発明はエピタキシャル層會用いたＢ ｉ −ＯＬ’−
０８ＩＯの全てに応用できるものである。
０８ＩＯの全てに応用できるものである。
第１図はＢｉ−０ＭＯ８ＩＣの一例を示す断面図、
第２図は第１図に対応する素子分離形態會示す平面図で
ある。 第３図は本発明によるＢｉ−０ＭＯ８ＩＣの一実施例を
示す断面図、 第４図は第３図に対応する素子分離形態を示す平面図で
ある。 第５図は本発明によるＢ１−０Ｍ０８ＩＣの他の一実施
例を示す断面図、 第６図は第５図に対応する素子分離形態を示す平面図で
ちる。 第７図〜第１２図は本発明にょるＢｉ−ＣＭＯ８工０の
プロセスの実施例會示す工程断面図である。 １・・・ｐ型ｓｔ基板、２・・・ｎ型エピタキシャル８
１層、３・・・ｐ型アイソレーション層、４・・・ｐ型
ウェル、５・・・ｎ 型埋込層。
ある。 第３図は本発明によるＢｉ−０ＭＯ８ＩＣの一実施例を
示す断面図、 第４図は第３図に対応する素子分離形態を示す平面図で
ある。 第５図は本発明によるＢ１−０Ｍ０８ＩＣの他の一実施
例を示す断面図、 第６図は第５図に対応する素子分離形態を示す平面図で
ちる。 第７図〜第１２図は本発明にょるＢｉ−ＣＭＯ８工０の
プロセスの実施例會示す工程断面図である。 １・・・ｐ型ｓｔ基板、２・・・ｎ型エピタキシャル８
１層、３・・・ｐ型アイソレーション層、４・・・ｐ型
ウェル、５・・・ｎ 型埋込層。
Claims (1)
- 【特許請求の範囲】 １、ｐ型半導体基板上にエピタキシャル成長させたｎ型
半導体層を有し、このｎ型半導体層の一部の表面にそれ
をベースとするｎｐｎ ）ランジスタが形成され、上記
ｎ型半導体層の他の一部の表面にｐチャネルＭＯ８ＦＥ
Ｔが形成されるとともに、ｎ型半導体層の他の一部にｐ
型ウェルを有し、このｐ型ウェル表面にｎチャネルＭＯ
８ＦＥＴが形成されたバイポーラＭＯ８半導体装置にお
いて、上記ｐチャネルＭＯ８ＦＥＴは、ｎ型半導体層の
表面からｐ型半導体基板に接続されたｐ型分離領域もし
くはｐ型ウェルによって囲まれたｎ型の島餉域内に形成
されていることを特徴とするバイポーラＭＯ８半導体装
置。 ２、上記ΩチャネルＭＯ８ＦＥＴはｐ型分離領域又はｐ
型基板と一体のｐ型半導体層内に形成されている特許請
求の範囲第１項に記載のバイポーラＭＯ８半導体装置。 ３、高比抵抗ｐ型シリコン基板の一生表面上に高比抵抗
ｎ型シリコン層をエピタキシャル成長させる工程、高比
抵抗ｎ型シリコン層の一部に表面からｐ型基板に達する
ｐ型分離層又は、ｐ型ウェルを形成する工程、ｐ型分離
層又はｐ型ウェルによって囲まれたｎ型シリコン層の一
部にｎｐｎ ）ランジスタを形成する工程、ｐ型分離層
又はｐ型ウェルによって囲まれたｎ型シリコン層の他の
一部ＫｐチャネルＭＯｆ３Ｆ］１ＣＴｉ形成する工程、
ｐ型ウェルの一部にＤチャネルＭＯｓｌＦＥ’ｒ’ｉ形
成する工程とから成るバイポーラＭＯ８半導体装置の製
造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017340A JPS59144168A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｍｏｓ半導体装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017340A JPS59144168A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｍｏｓ半導体装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144168A true JPS59144168A (ja) | 1984-08-18 |
Family
ID=11941320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58017340A Pending JPS59144168A (ja) | 1983-02-07 | 1983-02-07 | バイポ−ラｍｏｓ半導体装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124165A (ja) * | 1984-11-20 | 1986-06-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61255049A (ja) * | 1985-05-02 | 1986-11-12 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| WO1987003423A1 (en) * | 1985-11-20 | 1987-06-04 | Hitachi, Ltd. | Semiconductor device |
-
1983
- 1983-02-07 JP JP58017340A patent/JPS59144168A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124165A (ja) * | 1984-11-20 | 1986-06-11 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61255049A (ja) * | 1985-05-02 | 1986-11-12 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路 |
| WO1987003423A1 (en) * | 1985-11-20 | 1987-06-04 | Hitachi, Ltd. | Semiconductor device |
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