JPS61255049A - 集積回路 - Google Patents
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- JPS61255049A JPS61255049A JP61101886A JP10188686A JPS61255049A JP S61255049 A JPS61255049 A JP S61255049A JP 61101886 A JP61101886 A JP 61101886A JP 10188686 A JP10188686 A JP 10188686A JP S61255049 A JPS61255049 A JP S61255049A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は集積回路に関するものである。本発明は、ディ
ジタル回路にも利用することができるが、いわゆる線形
回路に利用すると特に利点を有する。
ジタル回路にも利用することができるが、いわゆる線形
回路に利用すると特に利点を有する。
［従来の技術とその問題点］
装置のできるだけ多くの部品を同じ集積回路上につくる
と、経済的に利点が多い。部品間の相互接続の全部でな
くてもその大部分が、余分の工程段階を用いないで、回
路の製造のさいにつくることができるからであり、また
それに伴ってメタライゼーション・パターンがごくわず
かに複雑になるだけであるからである。基板の半導体材
料の結晶転位間の可能な距離に依って、集積回路の最大
寸法にもちろん限界はあるが、この限界に近付くことな
く、１つの集積回路につくりつる装置部品の利点の多い
組み合わせは、沢山ある。けれども、このように組み合
わせた場合に別の問題が起こりうる。例えば、１つの装
置部品で発生した雑音は、それぞれの部品が別の集積回
路内にある場合には、他の装置部品との接続のきいに、
このＩｆを除去することは容易にできるが、これらの部
品が同じ集積回路内につくられている場合には、共通で
ある基板を通して、他の装置部品へ許容できない大きさ
をもって雑音が伝達されることがある。部品のこのよう
な１つの組み合わせの例は、負極性のスイッチ・モード
電源回路とこの電源を用いた増幅器との組み合わせの場
合である。この場合には、電源のスイッチ・パルスは、
増幅器の最も感度の高い入力段階で拾われ、そしてそれ
が増幅器によって増幅される。この集積回路の具体的な
応用例として、加入者線路インタフェース回路＜５ＬＩ
Ｃ＞がある。この場合には、他の電話装置部品と互換的
であるために、負極性電源を用いる必要がある。
と、経済的に利点が多い。部品間の相互接続の全部でな
くてもその大部分が、余分の工程段階を用いないで、回
路の製造のさいにつくることができるからであり、また
それに伴ってメタライゼーション・パターンがごくわず
かに複雑になるだけであるからである。基板の半導体材
料の結晶転位間の可能な距離に依って、集積回路の最大
寸法にもちろん限界はあるが、この限界に近付くことな
く、１つの集積回路につくりつる装置部品の利点の多い
組み合わせは、沢山ある。けれども、このように組み合
わせた場合に別の問題が起こりうる。例えば、１つの装
置部品で発生した雑音は、それぞれの部品が別の集積回
路内にある場合には、他の装置部品との接続のきいに、
このＩｆを除去することは容易にできるが、これらの部
品が同じ集積回路内につくられている場合には、共通で
ある基板を通して、他の装置部品へ許容できない大きさ
をもって雑音が伝達されることがある。部品のこのよう
な１つの組み合わせの例は、負極性のスイッチ・モード
電源回路とこの電源を用いた増幅器との組み合わせの場
合である。この場合には、電源のスイッチ・パルスは、
増幅器の最も感度の高い入力段階で拾われ、そしてそれ
が増幅器によって増幅される。この集積回路の具体的な
応用例として、加入者線路インタフェース回路＜５ＬＩ
Ｃ＞がある。この場合には、他の電話装置部品と互換的
であるために、負極性電源を用いる必要がある。
基板に対して異なる極性の電圧で動作する部品を相互に
分離（ｉｓｏｌａｔｅ ）するために、集積回路内で誘
電体分離を用いることがある。しかし、この分離はコス
トが高く、実施するのが難しい。このような回路の動作
に必要な基板バイアスをつるために、ダイオード・ポン
プが用いられることがあるが、これらは回路の中の雑音
に送り込むという欠点をもっている。
分離（ｉｓｏｌａｔｅ ）するために、集積回路内で誘
電体分離を用いることがある。しかし、この分離はコス
トが高く、実施するのが難しい。このような回路の動作
に必要な基板バイアスをつるために、ダイオード・ポン
プが用いられることがあるが、これらは回路の中の雑音
に送り込むという欠点をもっている。
［発明が解決しようとする問題点］
本発明の１つの目的は、回路の異なる部品が基板を通し
て結合するという問題点を解決する新規な集積回路をう
ろことである。
て結合するという問題点を解決する新規な集積回路をう
ろことである。
［問題点を解決するための手段］
本発明の１つの特徴として、半導体材料の１つの共通基
板の上に複数個の半導体部品を有する集積回路がそなえ
られる。これらの部品の中の第１群の部品は基板に対し
て正である電位を使用し、そしてこれらの部品の中の第
２群の部品は基板に対し負である電位を使用し、そして
回路内で部品相互間を分離することが必要である場合、
逆バイアスされたＰＮ接合がそなえられる。
板の上に複数個の半導体部品を有する集積回路がそなえ
られる。これらの部品の中の第１群の部品は基板に対し
て正である電位を使用し、そしてこれらの部品の中の第
２群の部品は基板に対し負である電位を使用し、そして
回路内で部品相互間を分離することが必要である場合、
逆バイアスされたＰＮ接合がそなえられる。
本発明の別の特徴として、第１導電形の半導体基板を有
し、前記半導体基板の１つの表面上に前記第１導電形と
は反対の第２導電形のわずかにドープされたエピタキシ
ャル層が堆積され、前記エピタキシャル層がそのエピタ
キシャル層を貫いて前記基板にまで達する分離領域によ
って複数個の部分に分割され、１個または複数個の第１
トランジスタが前記エピタキシャル層の一定の分割部分
の中につくられ、前記エピタキシャル層の他の分割部分
の中に前記第１導電形のウェルがつくられ、前記ウェル
の表面内に電界効果トランジスタがつくられ、前記第１
トランジスタと前記電界効果１〜ランジスタが単一回路
の中で相互に接続され、前記第１トランジスタが前記基
板に対し一定極性をもつ電位を使用し、前記電界効果ト
ランジスタが前記基板に対し前記一定積性とは反対の極
性の電位を使用する集積回路がえられる。
し、前記半導体基板の１つの表面上に前記第１導電形と
は反対の第２導電形のわずかにドープされたエピタキシ
ャル層が堆積され、前記エピタキシャル層がそのエピタ
キシャル層を貫いて前記基板にまで達する分離領域によ
って複数個の部分に分割され、１個または複数個の第１
トランジスタが前記エピタキシャル層の一定の分割部分
の中につくられ、前記エピタキシャル層の他の分割部分
の中に前記第１導電形のウェルがつくられ、前記ウェル
の表面内に電界効果トランジスタがつくられ、前記第１
トランジスタと前記電界効果１〜ランジスタが単一回路
の中で相互に接続され、前記第１トランジスタが前記基
板に対し一定極性をもつ電位を使用し、前記電界効果ト
ランジスタが前記基板に対し前記一定積性とは反対の極
性の電位を使用する集積回路がえられる。
本発明による集積回路は、「エレクトロニツクス（Ｈｅ
ｃｔｒｏｎｉｃｓ ） Ｊ １９８４年４月５日、１４
９頁に開示されている、いわゆる、ＢＩＤＦＥＴ技術を
用いて好都合に製造される。この技術では、一定の導電
形のエピタキシャル層がそれと反対の導電形の基板の上
につくられ、そして、エピタキシャル層と基板との界面
に沿って、前記一定の導電形のフィルム領域の下に強く
ドープされた拡散体がつくられる。
ｃｔｒｏｎｉｃｓ ） Ｊ １９８４年４月５日、１４
９頁に開示されている、いわゆる、ＢＩＤＦＥＴ技術を
用いて好都合に製造される。この技術では、一定の導電
形のエピタキシャル層がそれと反対の導電形の基板の上
につくられ、そして、エピタキシャル層と基板との界面
に沿って、前記一定の導電形のフィルム領域の下に強く
ドープされた拡散体がつくられる。
この集積回路は、バイポーラ出力素子に直接に接続され
たＭＯ８ＦＥＴ入力素子をそなえたトランジスタ回路構
成体を有する。このＭＯＳＦＥＴのドレインはバイポー
ラ素子のベースを構成している領域と同じ領域によって
つくられる。この素子はエピタキシャル層の表面の中に
つくられ、そしてこのエピタキシャル層自身はＭＯＳＦ
ＥＴのチャンネルとバイポーラ素子のコレクタとを構成
する。エピタキシャル層と同じ導電形のフィルム領域の
下の高い導電率の拡散体が、エピタキシャル層と基板と
の間の界面に沿ってつくられる。ここで、基板はエピタ
キシャル層と反対の導電形である。このバイポーラ素子
とＭＯ３ＦＥＴｊＫ子の両方が表面素子として動作し、
そして両者とも基板から分離される。
たＭＯ８ＦＥＴ入力素子をそなえたトランジスタ回路構
成体を有する。このＭＯＳＦＥＴのドレインはバイポー
ラ素子のベースを構成している領域と同じ領域によって
つくられる。この素子はエピタキシャル層の表面の中に
つくられ、そしてこのエピタキシャル層自身はＭＯＳＦ
ＥＴのチャンネルとバイポーラ素子のコレクタとを構成
する。エピタキシャル層と同じ導電形のフィルム領域の
下の高い導電率の拡散体が、エピタキシャル層と基板と
の間の界面に沿ってつくられる。ここで、基板はエピタ
キシャル層と反対の導電形である。このバイポーラ素子
とＭＯ３ＦＥＴｊＫ子の両方が表面素子として動作し、
そして両者とも基板から分離される。
本発明のさらに別の特徴として、第２導電形のエピタキ
シャル層上の集積回路の部品であって、エピタキシャル
層の表面内にある第１導電形のソース領域とドレイン領
域との間のエピタキシャル層の表面の上に絶縁されたゲ
ートをそなえたエンハンスメント・モードＭＯ８ＦＥＴ
を有し、そのベース領域とエミッタ領域がＭＯＳＦＥＴ
のドレイン領域とドレイン領域内の第２導電形の領域と
によって構成されたバイポーラ・トランジスタを有し、
エピタキシャル層がバイポーラ・トランジスタのコレク
タを構成し、エピタキシャル層が第１導電形の基板の上
につくられ、第２ｓ電形の強くドープされた埋込み層が
エピタキシャル層と基板との色に配置され、コレクタ接
触体としてエピタキシャル層の表面に対しオーム接触体
がつくられる前記集積回路の部品がえられる。
パ［実施例］ 第１図は負電源のための電圧ｔＩ１ｍ＋装置の同装置で
ある。この電圧制御装置の入力端子１はスイッチド・モ
ード電源に接続される。トランジスタＴ２とＴ３を有す
るダーリントン対回路は出力端子２に現われる電圧の制
御を実行する。出力端子２は、以下に説明するように、
端子１の入力電圧に対するこの集積回路の基板電位を構
成する。一定の基準電圧例えばアース電圧に対して、出
力電圧を制御するのが従来の電圧制御装置の使い方であ
る。第１図の回路はそのような使い方をしていないこと
がわかるであろう。実際、この場合の制御装置は、この
電源により付勢されている増幅器または他の装置からこ
の電源の出力に現われる特に交流信号に対し、この電源
の出力インピーダンスを小さくする働きをする。したが
２て、このような交流信号は、電源を通って、装置の他
のいかなる部分にも伝達することはない。導線３はアー
スに接続される。増幅器Ａは、端子１に接続された入力
？！ｉ源によって、そして導線４を通して、付勢される
。増幅器Ａの出力８は電界効果トランジスタＴ１のゲー
トに接続される。電界効果トランジスタＴ１のソースは
端子２に接続され、そしてドレインはトランジスタＴ２
のベースに接続される。端子２は、抵抗器Ｒ１を通して
、増幅器への非反転入カフに接続される。増幅器Ａのこ
の非反転入カフは、第２の抵抗器Ｒ２を通して、導線４
に接続される。抵抗器Ｒ１と抵抗器Ｒ２はいずれも、こ
こで説明する集積回路には属しない、外部の抵抗器であ
る。増幅機Ａの反転入力６は、ダイオードＤと抵抗器Ｒ
３を通して、端子２に接続され、かつまた、′ＲＰＥｖ
ＡＳ１を通して、導１１４１．：接続される。コンデン
サＣ１が増幅器Ａの非反転入カフとアースとの間に接続
され、コンデンサＣ２が１！［１４とアースとの間に接
続され、そしてコンデンサＣ３が端子２とアースとの間
に接続される。
シャル層上の集積回路の部品であって、エピタキシャル
層の表面内にある第１導電形のソース領域とドレイン領
域との間のエピタキシャル層の表面の上に絶縁されたゲ
ートをそなえたエンハンスメント・モードＭＯ８ＦＥＴ
を有し、そのベース領域とエミッタ領域がＭＯＳＦＥＴ
のドレイン領域とドレイン領域内の第２導電形の領域と
によって構成されたバイポーラ・トランジスタを有し、
エピタキシャル層がバイポーラ・トランジスタのコレク
タを構成し、エピタキシャル層が第１導電形の基板の上
につくられ、第２ｓ電形の強くドープされた埋込み層が
エピタキシャル層と基板との色に配置され、コレクタ接
触体としてエピタキシャル層の表面に対しオーム接触体
がつくられる前記集積回路の部品がえられる。
パ［実施例］ 第１図は負電源のための電圧ｔＩ１ｍ＋装置の同装置で
ある。この電圧制御装置の入力端子１はスイッチド・モ
ード電源に接続される。トランジスタＴ２とＴ３を有す
るダーリントン対回路は出力端子２に現われる電圧の制
御を実行する。出力端子２は、以下に説明するように、
端子１の入力電圧に対するこの集積回路の基板電位を構
成する。一定の基準電圧例えばアース電圧に対して、出
力電圧を制御するのが従来の電圧制御装置の使い方であ
る。第１図の回路はそのような使い方をしていないこと
がわかるであろう。実際、この場合の制御装置は、この
電源により付勢されている増幅器または他の装置からこ
の電源の出力に現われる特に交流信号に対し、この電源
の出力インピーダンスを小さくする働きをする。したが
２て、このような交流信号は、電源を通って、装置の他
のいかなる部分にも伝達することはない。導線３はアー
スに接続される。増幅器Ａは、端子１に接続された入力
？！ｉ源によって、そして導線４を通して、付勢される
。増幅器Ａの出力８は電界効果トランジスタＴ１のゲー
トに接続される。電界効果トランジスタＴ１のソースは
端子２に接続され、そしてドレインはトランジスタＴ２
のベースに接続される。端子２は、抵抗器Ｒ１を通して
、増幅器への非反転入カフに接続される。増幅器Ａのこ
の非反転入カフは、第２の抵抗器Ｒ２を通して、導線４
に接続される。抵抗器Ｒ１と抵抗器Ｒ２はいずれも、こ
こで説明する集積回路には属しない、外部の抵抗器であ
る。増幅機Ａの反転入力６は、ダイオードＤと抵抗器Ｒ
３を通して、端子２に接続され、かつまた、′ＲＰＥｖ
ＡＳ１を通して、導１１４１．：接続される。コンデン
サＣ１が増幅器Ａの非反転入カフとアースとの間に接続
され、コンデンサＣ２が１！［１４とアースとの間に接
続され、そしてコンデンサＣ３が端子２とアースとの間
に接続される。
コンデンサＣｌＣ２およびＣ３はいずれも、この集積回
路には属しない、外部のコンデンサである。
路には属しない、外部のコンデンサである。
第１図に示された回路が動作する場合、ダイオードＤは
、電源Ｓ１から供給される電流によって、導電状態にな
る。この時、ダイオードＤの順方向電圧降下は０．７ボ
ルトであって、この電圧が端子２と増幅器Ａの反転入力
６との間に加わる。この際、電源Ｓ１から流れ出る電流
は小さく、したがって、この電流によって抵抗ＷＲ３の
両端間に大きな電圧降下は生じない。たとえば、抵抗５
Ｒ１の抵抗値は１メガオームであり、そして抵抗器Ｒ２
の抵抗値は４メガオームである。このために、端子２の
出力電圧は導線４に対して３．５ボルトに制御される。
、電源Ｓ１から供給される電流によって、導電状態にな
る。この時、ダイオードＤの順方向電圧降下は０．７ボ
ルトであって、この電圧が端子２と増幅器Ａの反転入力
６との間に加わる。この際、電源Ｓ１から流れ出る電流
は小さく、したがって、この電流によって抵抗ＷＲ３の
両端間に大きな電圧降下は生じない。たとえば、抵抗５
Ｒ１の抵抗値は１メガオームであり、そして抵抗器Ｒ２
の抵抗値は４メガオームである。このために、端子２の
出力電圧は導線４に対して３．５ボルトに制御される。
この制御は次のようにして行なわれる。増幅器Ａはトラ
ンジスタＴＩ Ｔ２およびＴ３の導電状態を制御し、そ
の際、反転入力６と非反転入カフに加わる電圧が等しい
。このことは、端子２から抵抗器Ｒ１およびＲ２を通っ
て流れる電流によって抵抗器Ｒ１の両端に生ずる電位差
は、ダイオードＤの順方向電圧に等しいことを意味する
。抵抗器Ｒ１の抵抗値は抵抗器Ｒ２の抵抗値の４分の１
であるから、抵抗器Ｒ１の両端の電圧効果は端子２と導
線４との間の電圧の５分の１になり、したがって、端子
２の電圧は３．５ボルトに保たれる。この３．５ボルト
は、ダイオードＤの順方向電圧０．７ボルトの５倍であ
る。
ンジスタＴＩ Ｔ２およびＴ３の導電状態を制御し、そ
の際、反転入力６と非反転入カフに加わる電圧が等しい
。このことは、端子２から抵抗器Ｒ１およびＲ２を通っ
て流れる電流によって抵抗器Ｒ１の両端に生ずる電位差
は、ダイオードＤの順方向電圧に等しいことを意味する
。抵抗器Ｒ１の抵抗値は抵抗器Ｒ２の抵抗値の４分の１
であるから、抵抗器Ｒ１の両端の電圧効果は端子２と導
線４との間の電圧の５分の１になり、したがって、端子
２の電圧は３．５ボルトに保たれる。この３．５ボルト
は、ダイオードＤの順方向電圧０．７ボルトの５倍であ
る。
外部電源から端子２のところに現われる電圧が変化する
と、°例えば、この電源によって付勢された増幅器から
のオーディオ信号によって変化すると、その変化はこの
制御回路によって妨げられるであろう。それは、増幅器
Ａの反転入力６のところでは、一定電位差０．７ボルト
を除けば、事実上変わらないからである。この変化は増
幅器Ａの非反転入カフにも現われるが、それは抵抗器Ｒ
１およびＲ２によって構成されるポテンシオメータによ
って減衰するであろう。したがって、増幅器Ａの出力は
この電圧変化を補正しようとする。このことにより、こ
の電源の出力インピーダンスは非常に小さいように見え
ることになる。
と、°例えば、この電源によって付勢された増幅器から
のオーディオ信号によって変化すると、その変化はこの
制御回路によって妨げられるであろう。それは、増幅器
Ａの反転入力６のところでは、一定電位差０．７ボルト
を除けば、事実上変わらないからである。この変化は増
幅器Ａの非反転入カフにも現われるが、それは抵抗器Ｒ
１およびＲ２によって構成されるポテンシオメータによ
って減衰するであろう。したがって、増幅器Ａの出力は
この電圧変化を補正しようとする。このことにより、こ
の電源の出力インピーダンスは非常に小さいように見え
ることになる。
第１図で説明した制御回路の出力端子２は、第１図の回
路を実現するのに用いられる集積回路の基板に接続され
る。一方、従来のＩＩ １１１回路では、スイッチ・モ
ード電源からの入力と出力回路との両方に共通の基準電
圧に、基板が接続される。このことは、もしそうしなけ
れば基板に出現するかもしれない雑音が、同じ基板上に
つくられた他の回路、例えば、オーディオ増幅器のよう
な他の回路に、静電容量的結合を行ないえない、という
利点を有する。本発明を使用した集積回路の１つの実施
例では、この制御された電源がオーディオ増幅器に応用
されて、電話装置に使用される。このような応用の場合
には、基板に連結された電源で生ずる雑音は、増幅器の
最も感度の大きな段階で拾われ、そしてオーディオ増幅
器の出力のところに許容できない大きさとなって現われ
ることはすぐにわかる。第１図に示された制御装置を用
いることによって、このことが回避される。
路を実現するのに用いられる集積回路の基板に接続され
る。一方、従来のＩＩ １１１回路では、スイッチ・モ
ード電源からの入力と出力回路との両方に共通の基準電
圧に、基板が接続される。このことは、もしそうしなけ
れば基板に出現するかもしれない雑音が、同じ基板上に
つくられた他の回路、例えば、オーディオ増幅器のよう
な他の回路に、静電容量的結合を行ないえない、という
利点を有する。本発明を使用した集積回路の１つの実施
例では、この制御された電源がオーディオ増幅器に応用
されて、電話装置に使用される。このような応用の場合
には、基板に連結された電源で生ずる雑音は、増幅器の
最も感度の大きな段階で拾われ、そしてオーディオ増幅
器の出力のところに許容できない大きさとなって現われ
ることはすぐにわかる。第１図に示された制御装置を用
いることによって、このことが回避される。
第５図は、第１図を集積回路の形式でどのようにして実
施するかを示した図面である。第５図において、Ａで示
された点線で囲まれた部分にトランジスタ２４を加えた
ものが、増幅器Ａを構成する部品である。さらに、第５
図において、第１図の部品と対応する部品には同じ参照
番号がつけられている。第１図において、この集積回路
に属しない外部の部品が示されていたが、第５図におい
ても、外部の部品が示されている。
施するかを示した図面である。第５図において、Ａで示
された点線で囲まれた部分にトランジスタ２４を加えた
ものが、増幅器Ａを構成する部品である。さらに、第５
図において、第１図の部品と対応する部品には同じ参照
番号がつけられている。第１図において、この集積回路
に属しない外部の部品が示されていたが、第５図におい
ても、外部の部品が示されている。
第５図の回路の各部分の電位を調べてみると、いくつか
の部品は基板に対して正の電位で動作することがわかる
。これらの電位それ自身は、アースに対しては負である
。アースは第５図の中では最も正の電位にある。他の部
品は基板に対して負の電位で動作する。端子１に加えら
れる入力電圧は負であって、その大きさは１８．５ボル
トと８５ボルトとの間にある。このような電位分布の場
合、ＮチャンネルＭＯ３ＦＥＴ Ｆ１＋Ｆ１’、Ｆ２
．Ｆ４、Ｆ６およびＦ７は基板に対して完全に負である
電位で動作する。アース導線３と導線４との間に接続さ
れた連鎖連結トランジスタ５はＭＯＳＦＥＴ Ｆ１＋
Ｆ１’、Ｆ２．Ｆ４およびＦ６を制御する役割りを果た
し、そのさい、回路のいろいろな部分が必要とする電流
を生ずる。特に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｆ ６４；
を電流ｖＡ８１として働き・ダイオードＤとして働くダ
イオード接続されたトランジスタに電流を供給すると共
に、増幅器Ａの反転入力６に接続される。増幅ＩＡの非
反転入カフは、第１図と同じように、抵抗器Ｒ１と抵抗
器Ｒ２との接続点に接続される。増幅器への出力８はＭ
ＯＳＦＥＴ Ｔ１のゲートを駆動する。
の部品は基板に対して正の電位で動作することがわかる
。これらの電位それ自身は、アースに対しては負である
。アースは第５図の中では最も正の電位にある。他の部
品は基板に対して負の電位で動作する。端子１に加えら
れる入力電圧は負であって、その大きさは１８．５ボル
トと８５ボルトとの間にある。このような電位分布の場
合、ＮチャンネルＭＯ３ＦＥＴ Ｆ１＋Ｆ１’、Ｆ２
．Ｆ４、Ｆ６およびＦ７は基板に対して完全に負である
電位で動作する。アース導線３と導線４との間に接続さ
れた連鎖連結トランジスタ５はＭＯＳＦＥＴ Ｆ１＋
Ｆ１’、Ｆ２．Ｆ４およびＦ６を制御する役割りを果た
し、そのさい、回路のいろいろな部分が必要とする電流
を生ずる。特に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｆ ６４；
を電流ｖＡ８１として働き・ダイオードＤとして働くダ
イオード接続されたトランジスタに電流を供給すると共
に、増幅器Ａの反転入力６に接続される。増幅ＩＡの非
反転入カフは、第１図と同じように、抵抗器Ｒ１と抵抗
器Ｒ２との接続点に接続される。増幅器への出力８はＭ
ＯＳＦＥＴ Ｔ１のゲートを駆動する。
ＭＯＳＦＥＴ Ｔ１のソースは、第１図と同じように
、基板に接続される。トランジスタＴ１、Ｔ２およびＴ
３は、全体で、１つの部品を構成する。
、基板に接続される。トランジスタＴ１、Ｔ２およびＴ
３は、全体で、１つの部品を構成する。
この部品については、下記の第６図、第７図および第８
図のところで説明する。ＮヂャンネルＭＯ８ＦＥＴは第
２図に示された構造を有し、増幅器Ａの中のＰＮＰトラ
ンジスタおよび電流！ＩＪ御３１１１Ｍ結トランジスタ
５の中のＰＮＰトランジスタは第３図に示された構造を
有し、そして増幅器Ａの中のダイオードＤとして働＜Ｎ
ＰＮバイポーラ・トランジスタおよび１０制御連鎖連結
トランジスタ５の中のＮＰＮバイポーラ・トランジスタ
は第４図に示された構造を有する。Ｐチャンネル間Ｏ８
ＦＥＴは第７図の左側に示されている。
図のところで説明する。ＮヂャンネルＭＯ８ＦＥＴは第
２図に示された構造を有し、増幅器Ａの中のＰＮＰトラ
ンジスタおよび電流！ＩＪ御３１１１Ｍ結トランジスタ
５の中のＰＮＰトランジスタは第３図に示された構造を
有し、そして増幅器Ａの中のダイオードＤとして働＜Ｎ
ＰＮバイポーラ・トランジスタおよび１０制御連鎖連結
トランジスタ５の中のＮＰＮバイポーラ・トランジスタ
は第４図に示された構造を有する。Ｐチャンネル間Ｏ８
ＦＥＴは第７図の左側に示されている。
集積回路それ自身は、いわゆる、ＢＩＤＦＥＴ法を使っ
て製造される。この工法により、同じ集積回路内にＤＭ
Ｏ８，ＮＭＯ３およびＰＭＯ８１したがって０ＭＯ８，
およびバイポーラ・トランジスタを作製することができ
る。この技術の概要は文献［エレクトロニツクス」、１
９８４年４月５日、４９頁と、米国特許第４．３２５，
１８０号および米国特許第４，４０３．３９５号に開示
されている。これらの文献に開示されているように、す
べてのトランジスタは基板に対して正の電位で動作する
。本発明では、この技術に、基板に対し負の電位で動作
することができる他のトランジスタ構造体を加える可能
性を有している。
て製造される。この工法により、同じ集積回路内にＤＭ
Ｏ８，ＮＭＯ３およびＰＭＯ８１したがって０ＭＯ８，
およびバイポーラ・トランジスタを作製することができ
る。この技術の概要は文献［エレクトロニツクス」、１
９８４年４月５日、４９頁と、米国特許第４．３２５，
１８０号および米国特許第４，４０３．３９５号に開示
されている。これらの文献に開示されているように、す
べてのトランジスタは基板に対して正の電位で動作する
。本発明では、この技術に、基板に対し負の電位で動作
することができる他のトランジスタ構造体を加える可能
性を有している。
増幅器Ａの反転入力６は、ＰチャンネルＭＯ８ＦＥＴ１
２のゲートに接続される。このＰチャンネルＭＯ８ＦＥ
Ｔ１２のドレインは導線４に接続され、そしてそのソー
スは、トランジスタ１１のベースと、連鎖連結トランジ
スタ５の中のトランジスタ２５のコレクタとに接続され
る。非反転入カフは連鎖連結トランジスタ５の中のＰチ
ャンネルＭＯ８ＦＥＴ２４のゲートに接続される。
２のゲートに接続される。このＰチャンネルＭＯ８ＦＥ
Ｔ１２のドレインは導線４に接続され、そしてそのソー
スは、トランジスタ１１のベースと、連鎖連結トランジ
スタ５の中のトランジスタ２５のコレクタとに接続され
る。非反転入カフは連鎖連結トランジスタ５の中のＰチ
ャンネルＭＯ８ＦＥＴ２４のゲートに接続される。
このＰチャンネルＭＯ８ＦＥＴ２４のソースはトランジ
スタ１３のベースに接続され、かつ、トランジスタ２３
および２５を通して、トランジスタ２０．２１および２
２によって構成される電流源に接続される。トランジス
タ１１と１３のエミッタは抵抗器を通して相互に接続さ
れ、かつ、ＭＯＳＦＥＴ Ｆ４によって構成される共
通電流源に接続される。トランジスタ１３のコレクタは
トランジスタ１４０ベースに接続される。トランジスタ
１４のエミッタは導線１５に接続される。
スタ１３のベースに接続され、かつ、トランジスタ２３
および２５を通して、トランジスタ２０．２１および２
２によって構成される電流源に接続される。トランジス
タ１１と１３のエミッタは抵抗器を通して相互に接続さ
れ、かつ、ＭＯＳＦＥＴ Ｆ４によって構成される共
通電流源に接続される。トランジスタ１３のコレクタは
トランジスタ１４０ベースに接続される。トランジスタ
１４のエミッタは導線１５に接続される。
トランジスタ１４のコレクタは出力端子８に接続され、
かつ、ＭＯＳＦＥＴ Ｆ２によって構成される電流源
に接続される。コンデンサ１６がトランジスタ１４のコ
レクタとベースとの間に接続される。導線１５は、トラ
ンジスタ１７を通して、１−ランジスタ１１のコレクタ
に接続され、かつ、トランジスタ１８を通して、トラン
ジスタ１３のコレンタに接続される。トランジスタ１７
と１８のベースは直接に相互に接続され、かつ、トラン
ジスタ１７のコレクタに接続される。したがって、これ
らのトランジスタは、トランジスタ１１および１３に対
する制御されたコレクタ負荷として働く。導線１５はま
たＮチャンネルＤＭＯＳトランジスタ１９を通してアー
ス導線３に接続される。
かつ、ＭＯＳＦＥＴ Ｆ２によって構成される電流源
に接続される。コンデンサ１６がトランジスタ１４のコ
レクタとベースとの間に接続される。導線１５は、トラ
ンジスタ１７を通して、１−ランジスタ１１のコレクタ
に接続され、かつ、トランジスタ１８を通して、トラン
ジスタ１３のコレンタに接続される。トランジスタ１７
と１８のベースは直接に相互に接続され、かつ、トラン
ジスタ１７のコレクタに接続される。したがって、これ
らのトランジスタは、トランジスタ１１および１３に対
する制御されたコレクタ負荷として働く。導線１５はま
たＮチャンネルＤＭＯＳトランジスタ１９を通してアー
ス導線３に接続される。
トランジスタ１９のゲートは、連鎖連結トランジスタ５
の中の１つのトランジスタ２ｏのコレクタに接続される
。トランジスタ２０は、実際、制御された電流源回路内
のトランジスタ２１および２２に接続される。このｌ１
１１１された電流源回路はトランジスタ１９のゲートを
付勢するだけでなく、またトランジスタ２５と、ダイオ
ード接続されたトランジスタ２３と、ＰチャンネルＭＯ
８ＦＥＴ２４とを通して、ＭＯＳＦＥＴ Ｆ７のドレ
インおよびゲートと、ＭＯＳＦＥＴ Ｆ１＋Ｆ１’。
の中の１つのトランジスタ２ｏのコレクタに接続される
。トランジスタ２０は、実際、制御された電流源回路内
のトランジスタ２１および２２に接続される。このｌ１
１１１された電流源回路はトランジスタ１９のゲートを
付勢するだけでなく、またトランジスタ２５と、ダイオ
ード接続されたトランジスタ２３と、ＰチャンネルＭＯ
８ＦＥＴ２４とを通して、ＭＯＳＦＥＴ Ｆ７のドレ
インおよびゲートと、ＭＯＳＦＥＴ Ｆ１＋Ｆ１’。
Ｆ２．Ｆ４およびＦ６のゲートとを付勢し、それにより
、これらのＭＯＳＦＥＴを流れる電流が決定される。ト
ランジスタ２５は２つのコレクタを有しており、その中
の１つのコレクタはそのベースに直接に接続され、そし
て他のコレクタはトランジスタ１１のベースとトランジ
スタ１２のソースとに接続される。また前記ＭＯ８ＦＥ
Ｔは増幅器へに前記のように接続され、そしてまた回路
の他の部分に接続される。ＭＯＳＦＥＴ Ｆ１＋Ｆｌ
’は２つのドレインを有する。このＭＯＳＦＥＴ Ｆ
１’はトランジスタＴ１のドレインを付勢する電流源５
２として働ぎ、かつ、トランジスタＴ２のエミッタを付
勢する電流源として働く。
、これらのＭＯＳＦＥＴを流れる電流が決定される。ト
ランジスタ２５は２つのコレクタを有しており、その中
の１つのコレクタはそのベースに直接に接続され、そし
て他のコレクタはトランジスタ１１のベースとトランジ
スタ１２のソースとに接続される。また前記ＭＯ８ＦＥ
Ｔは増幅器へに前記のように接続され、そしてまた回路
の他の部分に接続される。ＭＯＳＦＥＴ Ｆ１＋Ｆｌ
’は２つのドレインを有する。このＭＯＳＦＥＴ Ｆ
１’はトランジスタＴ１のドレインを付勢する電流源５
２として働ぎ、かつ、トランジスタＴ２のエミッタを付
勢する電流源として働く。
ＰＭＯＳトランジスタ１２および２４は、それぞれ、反
転入力および非反転入力のための増幅器Ａへのソース・
フォロワ入力バッファとして動作する。これらのトラン
ジスタは入力のレベルを約２ボルトだけ正方向に動かす
効果を有している。
転入力および非反転入力のための増幅器Ａへのソース・
フォロワ入力バッファとして動作する。これらのトラン
ジスタは入力のレベルを約２ボルトだけ正方向に動かす
効果を有している。
この２ボルトはトランジスタ１２および２４の閾値電圧
である。このレベルの移動により、この増幅器をラッチ
ング・アップさせるどのような動作状態の下でも、トラ
ンジスタ１１と１３との両方が同時にカット・オフにな
ることを防止する。トランジスタ１２と２４により、そ
の両方の入力に対し、高い入力インピーダンスをもった
増幅器がえられる。
である。このレベルの移動により、この増幅器をラッチ
ング・アップさせるどのような動作状態の下でも、トラ
ンジスタ１１と１３との両方が同時にカット・オフにな
ることを防止する。トランジスタ１２と２４により、そ
の両方の入力に対し、高い入力インピーダンスをもった
増幅器がえられる。
第５図の回路は、集積回路として作製される時、Ｐ導電
形基板の上にＮ導電形エピタキシャル層を作ることによ
って行なわれる。ＮヂャンネルＭＯ８ＦＥＴ Ｆ１＋
Ｆ１’、Ｆ２．Ｆ４．Ｆ６およびＦ７はすべて同じ基本
構造を有しているが、異ったチャンネル幅を有しており
、それによって回路のそれぞれの部分によって要求され
るそれぞれ異った電流を生ずることができる。これらの
ＭＯＳＦＥＴはいずれも、エピタキシャル層を通って基
板にまで達するｐ”ｓ型彫の隔離領域によって相互に隔
離されたエピタキシャル層内に、Ｐ導電形の単一のウェ
ル内につくられる。このようなＭＯＳＦＥＴの１つの概
要図が第２図に示されている。第２図において、基板は
参照番号３０によって示され、エピタキシャル層は３１
によって示され、Ｐ形つェルは３２によって示され、そ
して隔離領域は３３および３４によって示されている。
形基板の上にＮ導電形エピタキシャル層を作ることによ
って行なわれる。ＮヂャンネルＭＯ８ＦＥＴ Ｆ１＋
Ｆ１’、Ｆ２．Ｆ４．Ｆ６およびＦ７はすべて同じ基本
構造を有しているが、異ったチャンネル幅を有しており
、それによって回路のそれぞれの部分によって要求され
るそれぞれ異った電流を生ずることができる。これらの
ＭＯＳＦＥＴはいずれも、エピタキシャル層を通って基
板にまで達するｐ”ｓ型彫の隔離領域によって相互に隔
離されたエピタキシャル層内に、Ｐ導電形の単一のウェ
ル内につくられる。このようなＭＯＳＦＥＴの１つの概
要図が第２図に示されている。第２図において、基板は
参照番号３０によって示され、エピタキシャル層は３１
によって示され、Ｐ形つェルは３２によって示され、そ
して隔離領域は３３および３４によって示されている。
このトランジスタのソースおよびドレインはＮ 導電影
領域３５および３６によってつくられ、そしてそれらの
間にチャンネル領域がつくられる。
領域３５および３６によってつくられ、そしてそれらの
間にチャンネル領域がつくられる。
このチャンネル領域の上に、絶縁体酸化物の膜３７とゲ
ート・メタライゼーション３８とを有する。
ート・メタライゼーション３８とを有する。
ソース３５は、Ｐ形つェル３２に対するオーム接触体３
９を有する。したがって、ソース３５に接続されたオー
ム接触体３９はこの回路の中で最も負の電位に保たれる
、すなわち、端子１の入力によって与えられる電位に保
たれる。この大きな負電位により、ウェル３２とエピタ
キシャル層３１との間のＰＮ接合は、常に、逆バイアス
の状態にあることになる。基板の電位、すなわち、この
回路の制御された出力は、隔離領域３４に対するメタラ
イゼーション４ｏを通して基板に加えられ、およびまた
Ｎ＋導導電領領域４１通してエピタキシャル層３１に加
えられる。このことにより、エピタキシャル層はまた常
に基板電位に保たれることになる。ウェル３２の材料が
最大の負電位に保たれているから、ウェル３２と共に、
ソースＨｉ Ｍ２Ｓとドレイン領域３６とによって、バ
イポーラ・トランジスタが寄生して構成され、そしてエ
ピタキシャル層３１が導電状態になることが防止される
ことがわかる。エピタキシャル層３１がウェル３２に対
しわずかに正に保たれ、かつ、基板３０と同じ電位に保
たれることにより、ウェル３２と、層３１と、基板３０
とによって構成されるトランジスタはまた導電状態にな
ることが防止される。
９を有する。したがって、ソース３５に接続されたオー
ム接触体３９はこの回路の中で最も負の電位に保たれる
、すなわち、端子１の入力によって与えられる電位に保
たれる。この大きな負電位により、ウェル３２とエピタ
キシャル層３１との間のＰＮ接合は、常に、逆バイアス
の状態にあることになる。基板の電位、すなわち、この
回路の制御された出力は、隔離領域３４に対するメタラ
イゼーション４ｏを通して基板に加えられ、およびまた
Ｎ＋導導電領領域４１通してエピタキシャル層３１に加
えられる。このことにより、エピタキシャル層はまた常
に基板電位に保たれることになる。ウェル３２の材料が
最大の負電位に保たれているから、ウェル３２と共に、
ソースＨｉ Ｍ２Ｓとドレイン領域３６とによって、バ
イポーラ・トランジスタが寄生して構成され、そしてエ
ピタキシャル層３１が導電状態になることが防止される
ことがわかる。エピタキシャル層３１がウェル３２に対
しわずかに正に保たれ、かつ、基板３０と同じ電位に保
たれることにより、ウェル３２と、層３１と、基板３０
とによって構成されるトランジスタはまた導電状態にな
ることが防止される。
第２図に示されているように、Ｐ＋形分ｗ１領域で隔離
されたエピタキシャル層の分離された部分の中に、それ
ぞれ、バイポーラ・トランジスタがつくられる。これら
のトランジスタは、コレクタに対する基板接続ではなく
表面接続されて、横装置または従来のブレナ装置として
つくられる。第３図は横ＰＮＰ装置を示し、そして第４
図はＮＰＮ装冒を示す。トランジスタのコレクタ・イン
ピーダンスを小さくするために、基板とエピタキシャル
層との界面のところに、Ｎ＋導電型彫埋孔み層がそなえ
られる。
されたエピタキシャル層の分離された部分の中に、それ
ぞれ、バイポーラ・トランジスタがつくられる。これら
のトランジスタは、コレクタに対する基板接続ではなく
表面接続されて、横装置または従来のブレナ装置として
つくられる。第３図は横ＰＮＰ装置を示し、そして第４
図はＮＰＮ装冒を示す。トランジスタのコレクタ・イン
ピーダンスを小さくするために、基板とエピタキシャル
層との界面のところに、Ｎ＋導電型彫埋孔み層がそなえ
られる。
ＢＩＤＦＥＴ法を用いて他の形のトランジスタを作るこ
とは、「エレクトロニツクス４１９８４年４月５日、１
４９頁と、前記の米国特許第４゜３２５．１８０号およ
び米国特許第４，４０３゜３９５号に開示されている。
とは、「エレクトロニツクス４１９８４年４月５日、１
４９頁と、前記の米国特許第４゜３２５．１８０号およ
び米国特許第４，４０３゜３９５号に開示されている。
第６図、第７図および第８図に示されているように、ト
ランジスタＴＩ、Ｔ２およびＴ３は単一装置としてつく
られる。第６図の回路において、トランジスタＴ１のゲ
ートはＧで示され、そしてトランジスタＴ３のエミッタ
はＥで示され、そしてトランジスタＴ１およびＴ２のコ
レクタ接続体はＣで示されている。トランジスタＴ１お
よびＴ２のコレクタ接続体はまたトランジスタＴ１のソ
ースに接続される。第６図には、寄生ＰＮＰトランジス
タＴ４がまた示されている。この寄生ＰＮＰトランジス
タＴ４のエミッタはコレクタ接続体Ｃに接続され、そし
てそのベースはトランジスタＴ３のコレクタに接続され
、そしてそのコレクタは基板に接続される。
ランジスタＴＩ、Ｔ２およびＴ３は単一装置としてつく
られる。第６図の回路において、トランジスタＴ１のゲ
ートはＧで示され、そしてトランジスタＴ３のエミッタ
はＥで示され、そしてトランジスタＴ１およびＴ２のコ
レクタ接続体はＣで示されている。トランジスタＴ１お
よびＴ２のコレクタ接続体はまたトランジスタＴ１のソ
ースに接続される。第６図には、寄生ＰＮＰトランジス
タＴ４がまた示されている。この寄生ＰＮＰトランジス
タＴ４のエミッタはコレクタ接続体Ｃに接続され、そし
てそのベースはトランジスタＴ３のコレクタに接続され
、そしてそのコレクタは基板に接続される。
第７図は、Ｐ＋形分離領域５１および５２によって区切
られたＮ形エピタキシャル層の隔離された領域５０の中
における、この装置の構成を示している。エピタキシャ
ル層５０とＰ形蓼板５４との間の界面にＮ＋埋込み層５
５がある。ゲート接続体Ｇがゲート・メタライゼーショ
ン５６に接続される。このゲート・メタライゼーション
５６は、Ｐ導電形のソース領域５７とまたＰｉｌｌ形の
ドレインｉｌ’１ｌｉｉｉ５８との簡につくられたトラ
ンジスタＴ１のチャンネルの上にある。領域５８はまた
トランジスタＴ２のベース領域としても働く。領域５８
の中に、Ｎ＋導導電領領域５９つくられる。領域５９は
このトランジスタのエミッタとして動く。
られたＮ形エピタキシャル層の隔離された領域５０の中
における、この装置の構成を示している。エピタキシャ
ル層５０とＰ形蓼板５４との間の界面にＮ＋埋込み層５
５がある。ゲート接続体Ｇがゲート・メタライゼーショ
ン５６に接続される。このゲート・メタライゼーション
５６は、Ｐ導電形のソース領域５７とまたＰｉｌｌ形の
ドレインｉｌ’１ｌｉｉｉ５８との簡につくられたトラ
ンジスタＴ１のチャンネルの上にある。領域５８はまた
トランジスタＴ２のベース領域としても働く。領域５８
の中に、Ｎ＋導導電領領域５９つくられる。領域５９は
このトランジスタのエミッタとして動く。
■ビタキシャル１１１５０はＴ２のコレクタになる。
さらに、Ｐ影領域６０はトランジスタのベースを構成す
る。領域６０はトランジスタＴ２のエミッタ領域５９と
、接続体６１によって、接続される。
る。領域６０はトランジスタＴ２のエミッタ領域５９と
、接続体６１によって、接続される。
エミッタ接続体Ｅは２つのＮ＋＋域６２および６３に接
続される。これらの２つの領域６２および６３はトラン
ジスタＴ３のエミッタを構成する。
続される。これらの２つの領域６２および６３はトラン
ジスタＴ３のエミッタを構成する。
トランジスタＴ３のコレクタはエピタキシＡフル層５０
によって構成される。エピタキシャル層５０は、Ｎ＋領
１ｊＪ！６４によって、端子Ｃに接続される。
によって構成される。エピタキシャル層５０は、Ｎ＋領
１ｊＪ！６４によって、端子Ｃに接続される。
分離領域５１と、トランジスタ丁１のソースを構成する
領域５７との上に、ざらにＮ＋領域６５がつくられる。
領域５７との上に、ざらにＮ＋領域６５がつくられる。
Ｎ＋領域６６が領域５８に隣接してつくられ、そして領
域６６がこの分離領域に接続される。
域６６がこの分離領域に接続される。
第１図および第５図に示されているように、トランジス
タＴ２およびＴ３のコレクタとトランジスタＴ１のソー
スが基板に接続されるから、この接続は領域６４および
６５によってえられることがわかる。領域６４および６
５は、分離領域５１および５２を通して、これらの領域
を基板に接続する。埋込み層５５と領域６６は、トラン
ジスタＴ２およびＴ３のコＬ／クタ領域に対するこの接
続の抵抗値を小さくする役割りを果たす。さらに、領域
６５により、トランジスタＴ１のソース５７からエピタ
キシＡフル層５０へのオーム接続がえられる。このこと
により、このトランジスタに対する必要なバック・ゲー
ト接続かえられる。分離領域５１および５２は、エピタ
キシャル層５０および基板５４と一緒になって、奇生Ｐ
ＮＰトランジスタを構成する。しかし、領域５１および
５２は基板５４に接続されるから、このトランジスタは
実効的に短絡されており、この装置の動作を妨害するこ
とはない。
タＴ２およびＴ３のコレクタとトランジスタＴ１のソー
スが基板に接続されるから、この接続は領域６４および
６５によってえられることがわかる。領域６４および６
５は、分離領域５１および５２を通して、これらの領域
を基板に接続する。埋込み層５５と領域６６は、トラン
ジスタＴ２およびＴ３のコＬ／クタ領域に対するこの接
続の抵抗値を小さくする役割りを果たす。さらに、領域
６５により、トランジスタＴ１のソース５７からエピタ
キシＡフル層５０へのオーム接続がえられる。このこと
により、このトランジスタに対する必要なバック・ゲー
ト接続かえられる。分離領域５１および５２は、エピタ
キシャル層５０および基板５４と一緒になって、奇生Ｐ
ＮＰトランジスタを構成する。しかし、領域５１および
５２は基板５４に接続されるから、このトランジスタは
実効的に短絡されており、この装置の動作を妨害するこ
とはない。
第８図は第７図に示された装置の一部分の平面図である
。第８図において斜線のついている領域はゲート・メタ
ライゼーションＧおよびエミッタ・メタライゼーション
Ｅである。エミッタ・メタライゼーションの一つの端部
にある反対向きの斜線がさらにつけられた領域は、この
集積回路の表面酸化物を通してのエミッタ領域５９への
接続を表す。第８図と第７図において、対応する部分に
は同じ参照番号がつけられている。ＭＯＳＦＥＴのソー
ス領域５７はＣ字形を有し、そして正方形のドレイン領
域５８の４辺のうちの３辺を取り囲んでいることがわか
るであろう。コレクタ接続順１ａ６６は、Ｐ＋分離領域
５１の間をつなく形で、この正方形の第４辺に沿って配
置されていることがわかる。
。第８図において斜線のついている領域はゲート・メタ
ライゼーションＧおよびエミッタ・メタライゼーション
Ｅである。エミッタ・メタライゼーションの一つの端部
にある反対向きの斜線がさらにつけられた領域は、この
集積回路の表面酸化物を通してのエミッタ領域５９への
接続を表す。第８図と第７図において、対応する部分に
は同じ参照番号がつけられている。ＭＯＳＦＥＴのソー
ス領域５７はＣ字形を有し、そして正方形のドレイン領
域５８の４辺のうちの３辺を取り囲んでいることがわか
るであろう。コレクタ接続順１ａ６６は、Ｐ＋分離領域
５１の間をつなく形で、この正方形の第４辺に沿って配
置されていることがわかる。
［発明の効果］
本発明により、同一の基板の上に非常に多くの装首部品
を組み込むことができる集積回路をうろことができ、か
つ、同じ集積回路内のこれら装置部品が共通基板を通し
て結合することがない集積回路かえられる。したがって
、従来、別々の集積回路の中につくられていた装置部品
が、本発明により、１つの集積回路の中に同時につくる
ことができるので、経済的であり、かつ、特性の向上と
信頼性の増大かえられる。
を組み込むことができる集積回路をうろことができ、か
つ、同じ集積回路内のこれら装置部品が共通基板を通し
て結合することがない集積回路かえられる。したがって
、従来、別々の集積回路の中につくられていた装置部品
が、本発明により、１つの集積回路の中に同時につくる
ことができるので、経済的であり、かつ、特性の向上と
信頼性の増大かえられる。
以上の説明に関連して更に以下の項を開示する。
（１）半導体材料の共通基板の上に複数個の半導体部品
を有する集積回路であって、前記部品のうちの第１群の
部品が前記基板に対し正である電位を使用し、前記部品
のうちの第２群の部品が前記基板に対し負である電位を
使用し、前記回路内において前記部品を相互に隔ｌ！１
ｔすることが必要である場合逆バイアスされたＰ接合を
そなえる前記集積回路。
を有する集積回路であって、前記部品のうちの第１群の
部品が前記基板に対し正である電位を使用し、前記部品
のうちの第２群の部品が前記基板に対し負である電位を
使用し、前記回路内において前記部品を相互に隔ｌ！１
ｔすることが必要である場合逆バイアスされたＰ接合を
そなえる前記集積回路。
（２）第１項の集積回路において、前記基板がＰ導電形
であり、ｎａ記単基板上にＮ導電形のエピタキシャル層
を有し、前記エピタキシャル願の中に前記半導体部品が
構成され、Ｐ＋形分岨領域が前記エピタキシャル層の表
面から前記基板に達するまで前記エピタキシャル層を貫
通して配置される前記集積回路。
であり、ｎａ記単基板上にＮ導電形のエピタキシャル層
を有し、前記エピタキシャル願の中に前記半導体部品が
構成され、Ｐ＋形分岨領域が前記エピタキシャル層の表
面から前記基板に達するまで前記エピタキシャル層を貫
通して配置される前記集積回路。
（３）第２項の集積回路において、そのベースが前記エ
ピタキシャル層によって構成された少なくとも１つの横
ＰＮＰバイポーラ・トランジスタを有する前記集積回路
。
ピタキシャル層によって構成された少なくとも１つの横
ＰＮＰバイポーラ・トランジスタを有する前記集積回路
。
（４）第２項または第３項の集積回路において、そのコ
レクタが前記エピタキシャル層によって構成された少な
くとも１つのＮＰＮバイポーラ・トランジスタを有する
前記集積回路。
レクタが前記エピタキシャル層によって構成された少な
くとも１つのＮＰＮバイポーラ・トランジスタを有する
前記集積回路。
（５）第２項、第３項または第４項の集積回路において
、前記エピタキシャル層内のＰ影領域の中に構成された
少なくとも１つのＮＭＯＳエンハンスメント・モード電
界効果トランジスタを有する前記集積回路。
、前記エピタキシャル層内のＰ影領域の中に構成された
少なくとも１つのＮＭＯＳエンハンスメント・モード電
界効果トランジスタを有する前記集積回路。
（６）第２項、第３項、第４項または第５項の集積回路
において、そのチャンネルが前記エピタキシャル層によ
って構成された少なくとも１つのＰＭＯＳエンハンスメ
ント・モード電界効果トランジスタを有する前記集積回
路。
において、そのチャンネルが前記エピタキシャル層によ
って構成された少なくとも１つのＰＭＯＳエンハンスメ
ント・モード電界効果トランジスタを有する前記集積回
路。
（７）第６項の集積回路において、ＮＰＮバイポーラ・
トランジスタのダーリントン対を有することと、前記電
界効果トランジスタのドレイン領域が前記ダーリントン
対の入力トランジスタのベースであることと、フィルム
領域の下の強くドープされたＮ形拡散体が前記エピタキ
シャル層と前記基板との間で前記トランジスタの下に配
置される前記集積回路。
トランジスタのダーリントン対を有することと、前記電
界効果トランジスタのドレイン領域が前記ダーリントン
対の入力トランジスタのベースであることと、フィルム
領域の下の強くドープされたＮ形拡散体が前記エピタキ
シャル層と前記基板との間で前記トランジスタの下に配
置される前記集積回路。
（８）第１ｓ電形の半導体基板を有し、前記半導体基板
の１つの表面上に前記第１導電形とは反対の第２導電形
のわずかにドープされたエビエキャル層が堆積され、前
記エピタキシャル層が前記エピタキシャル層を貫いて前
記基板にまで達する分ＩＩｇ領域によって複数個の部分
に分割されることと、１個または複数個の第１トランジ
スタが前記エピタキシャル層の一定の分割部分の中につ
くられ、前記エピタキシャル層の他の分割部分の中に前
記第１導電形のウェルがつくられ、前記ウェルの表面内
に電界効果トランジスタがつくられ、前記第１トランジ
スタと前記電界効果トランジスタが単一回路の中で相互
に接続され、前記第１トランジスタが前記基板に対し一
定極性の電位を使用し、前記電界効果トランジスタが前
記基板に対し前記一定積性とは反対の極性の電位を使用
する集積回路。
の１つの表面上に前記第１導電形とは反対の第２導電形
のわずかにドープされたエビエキャル層が堆積され、前
記エピタキシャル層が前記エピタキシャル層を貫いて前
記基板にまで達する分ＩＩｇ領域によって複数個の部分
に分割されることと、１個または複数個の第１トランジ
スタが前記エピタキシャル層の一定の分割部分の中につ
くられ、前記エピタキシャル層の他の分割部分の中に前
記第１導電形のウェルがつくられ、前記ウェルの表面内
に電界効果トランジスタがつくられ、前記第１トランジ
スタと前記電界効果トランジスタが単一回路の中で相互
に接続され、前記第１トランジスタが前記基板に対し一
定極性の電位を使用し、前記電界効果トランジスタが前
記基板に対し前記一定積性とは反対の極性の電位を使用
する集積回路。
（９）第８項の集積回路において、前記エピタキシャル
層の少なくともいくつかの前記分割部分が前記エピタキ
シャル層と前記基板との間の界面に沿って前記第２導電
形のフルイム領域の下にわずかにドープされた拡散体を
有する前記集積回路。
層の少なくともいくつかの前記分割部分が前記エピタキ
シャル層と前記基板との間の界面に沿って前記第２導電
形のフルイム領域の下にわずかにドープされた拡散体を
有する前記集積回路。
（１０）第９項の集積回路において、バイポーラ・トラ
ンジスタ出力素子に直接に接続されたＭＯ８ＦＥＴ入力
素子をそなえた回路構成体を有し、前記素子のいずれも
が前記エピタキシャル層の表面内につくられ、前記エピ
タキシャル層が前記ＭＯ８ＦＥＴのチャンネルと前記バ
イポーラ素子のコレクタとを構成し、前記ＭＯ８ＦＥＴ
のドレインとして働く領域が前記バイポーラ素子のベー
スとして働く集積回路。
ンジスタ出力素子に直接に接続されたＭＯ８ＦＥＴ入力
素子をそなえた回路構成体を有し、前記素子のいずれも
が前記エピタキシャル層の表面内につくられ、前記エピ
タキシャル層が前記ＭＯ８ＦＥＴのチャンネルと前記バ
イポーラ素子のコレクタとを構成し、前記ＭＯ８ＦＥＴ
のドレインとして働く領域が前記バイポーラ素子のベー
スとして働く集積回路。
（１１）第２導電形のエピタキシャル層上の集積回路の
部品であって、前記エピタキシャル層の表面内にある第
１導電形のソース領域とドレイン領域との間の前記エピ
タキシャル層の前記表面の上に絶縁されたゲートをそな
えたエンハンスメント・モードＭＯ８ＦＥＴを有し、そ
のベース領域とエミッタ領域が前記ＭＯ８ＦＥＴの前記
ドレイン領域と前記ドレイン領域内の前記第２導電形の
領域とによって構成されたバイポーラ・トランジスタを
有し、前記エピタキシャル層が前記バイポーラ・トラン
ジスタのコレクタを構成し、前記エピタキシャル層が前
記第１導電形の基板の上につくられ、前記第２導電形の
強くドープされた埋込み層が前記エピタキシャル層と前
記基板との界面に配置され、コレクタ接触体として前記
エピタキシャル層の前記表面に対しオーム接触体がつく
られる前記集積回路の部品。
部品であって、前記エピタキシャル層の表面内にある第
１導電形のソース領域とドレイン領域との間の前記エピ
タキシャル層の前記表面の上に絶縁されたゲートをそな
えたエンハンスメント・モードＭＯ８ＦＥＴを有し、そ
のベース領域とエミッタ領域が前記ＭＯ８ＦＥＴの前記
ドレイン領域と前記ドレイン領域内の前記第２導電形の
領域とによって構成されたバイポーラ・トランジスタを
有し、前記エピタキシャル層が前記バイポーラ・トラン
ジスタのコレクタを構成し、前記エピタキシャル層が前
記第１導電形の基板の上につくられ、前記第２導電形の
強くドープされた埋込み層が前記エピタキシャル層と前
記基板との界面に配置され、コレクタ接触体として前記
エピタキシャル層の前記表面に対しオーム接触体がつく
られる前記集積回路の部品。
（１２）第１項から第１０項までのいずれか集積回路に
おいて、負電圧源に対する電圧制御装置の形式が制御さ
れた電圧出力が前記基板に対するオーム接触体からえら
れることである前記集積回路。
おいて、負電圧源に対する電圧制御装置の形式が制御さ
れた電圧出力が前記基板に対するオーム接触体からえら
れることである前記集積回路。
（１３）添付図面に基づいて説明された集積回路。
（１４）添付図面の第６図、第７図および第８図に基づ
いて説明された部品を有する集積回路。
いて説明された部品を有する集積回路。
第１図は本発明を説明する例として示された集積回路形
式で実施される回路の回路図、第２図は本発明の実施例
に用いられるＮチャンネルＭＯ８ＦＥＴの集積回路形式
図、 第３図はこの実施例に用いられるＰＮＰトランジスタの
集積回路形式図、 ｆｆ１４図はこの実施例に用いられるＮＰＮトランジス
タの集積回路形式図、 第５図は第１図の集積回路形の回路図、第６図は第５図
の回路の一部分の詳細図、第７図は第６図の集積回路形
式の横断面図、第８図は第６図の集積回路形式の一部分
の平面図、 ［符号の説明］ ３０ 半導体基板 ３１ １ビタキシャル層 ３２ ウェル ３３．３４ 分離領域
式で実施される回路の回路図、第２図は本発明の実施例
に用いられるＮチャンネルＭＯ８ＦＥＴの集積回路形式
図、 第３図はこの実施例に用いられるＰＮＰトランジスタの
集積回路形式図、 ｆｆ１４図はこの実施例に用いられるＮＰＮトランジス
タの集積回路形式図、 第５図は第１図の集積回路形の回路図、第６図は第５図
の回路の一部分の詳細図、第７図は第６図の集積回路形
式の横断面図、第８図は第６図の集積回路形式の一部分
の平面図、 ［符号の説明］ ３０ 半導体基板 ３１ １ビタキシャル層 ３２ ウェル ３３．３４ 分離領域
Claims (1)
- 半導体材料の共通基板の上に複数個の半導体部品を有す
る集積回路であつて、前記部品のうちの第１群の部品が
前記基板に対し正である電位を使用し、前記部品のうち
の第２群の部品が前記基板に対し負である電位を使用し
、および前記回路内において前記部品を相互に隔離する
ことが必要である場合逆バイアスされたＰＮ接合がそな
えられる前記集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8511256 | 1985-05-02 | ||
| GB08511256A GB2174540B (en) | 1985-05-02 | 1985-05-02 | Intergrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255049A true JPS61255049A (ja) | 1986-11-12 |
Family
ID=10578590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61101886A Pending JPS61255049A (ja) | 1985-05-02 | 1986-05-01 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5182469A (ja) |
| JP (1) | JPS61255049A (ja) |
| GB (1) | GB2174540B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321293A (en) * | 1993-07-12 | 1994-06-14 | Xerox Corporation | Integrated device having MOS transistors which enable positive and negative voltage swings |
| US5892400A (en) * | 1995-12-15 | 1999-04-06 | Anadigics, Inc. | Amplifier using a single polarity power supply and including depletion mode FET and negative voltage generator |
| EP1183858B1 (en) * | 1999-05-28 | 2006-05-03 | Broadcom Corporation | Slic architecture and interfaces |
| US6735302B1 (en) | 1999-05-28 | 2004-05-11 | Broadcom Corporation | DSP based SLIC architecture with current-sensing voltage synthesis impedance matching and DC feed control |
| DE10026742B4 (de) * | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
| SE520306C2 (sv) * | 2001-01-31 | 2003-06-24 | Ericsson Telefon Ab L M | Regulator för en halvledarkrets |
| US8222695B2 (en) * | 2009-06-30 | 2012-07-17 | Semiconductor Components Industries, Llc | Process of forming an electronic device including an integrated circuit with transistors coupled to each other |
| US8124468B2 (en) * | 2009-06-30 | 2012-02-28 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a well region |
| CN102496624B (zh) * | 2011-12-27 | 2014-02-12 | 上海先进半导体制造股份有限公司 | 高压bcd工艺中集成的浮动盆隔离结构 |
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| JPS59144168A (ja) * | 1983-02-07 | 1984-08-18 | Hitachi Ltd | バイポ−ラｍｏｓ半導体装置及びその製造法 |
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|---|---|---|---|---|
| NL262767A (ja) * | 1960-04-01 | |||
| NL6700755A (ja) * | 1967-01-18 | 1968-07-19 | ||
| GB1405503A (en) * | 1972-11-16 | 1975-09-10 | Texas Instruments Inc | Integrated circuits |
| US4054898A (en) * | 1973-09-28 | 1977-10-18 | Robert Bosch Gmbh | Switching system to short-circuit a load with minimum residual voltage |
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| DE2539967C2 (de) * | 1975-09-02 | 1984-06-28 | Siemens AG, 1000 Berlin und 8000 München | Logikgrundschaltung |
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| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
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| EP0040436B1 (en) * | 1980-05-20 | 1986-04-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US4402003A (en) * | 1981-01-12 | 1983-08-30 | Supertex, Inc. | Composite MOS/bipolar power device |
| US4494134A (en) * | 1982-07-01 | 1985-01-15 | General Electric Company | High voltage semiconductor devices comprising integral JFET |
| US4506282A (en) * | 1983-01-03 | 1985-03-19 | General Electric Company | Normally-off semiconductor device with low on resistance and circuit analogue |
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-
1985
- 1985-05-02 GB GB08511256A patent/GB2174540B/en not_active Expired
-
1986
- 1986-05-01 JP JP61101886A patent/JPS61255049A/ja active Pending
-
1990
- 1990-01-04 US US07/460,688 patent/US5182469A/en not_active Expired - Lifetime
Patent Citations (3)
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| JPS59144168A (ja) * | 1983-02-07 | 1984-08-18 | Hitachi Ltd | バイポ−ラｍｏｓ半導体装置及びその製造法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2174540B (en) | 1989-02-15 |
| US5182469A (en) | 1993-01-26 |
| GB2174540A (en) | 1986-11-05 |
| GB8511256D0 (en) | 1985-06-12 |
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