JP2944115B2 - 複合トランジスタ回路装置 - Google Patents
複合トランジスタ回路装置Info
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Description
本発明は、互に相補性を有するｎチャンネル型MIS電
界効果トランジスタ及びｐチャンネル型MIS電界効果ト
ランジスタと、バイポーラトランジスタとがそれに共通
の半導体基板を用いて構成されている複合トランジスタ
回路装置に関する。
界効果トランジスタ及びｐチャンネル型MIS電界効果ト
ランジスタと、バイポーラトランジスタとがそれに共通
の半導体基板を用いて構成されている複合トランジスタ
回路装置に関する。
従来、第２図を伴って次に述べる複合トランジスタ回
路装置が提案されている。 すなわち、例えばｐ型を有し且つ例えばSiでなる半導
体基板本体1a上にｐ型を有し且つ例えばSiでなる半導体
層1bがエピタキシャル成長法によって形成されている構
成を有する半導体基板１内に、その半導体層1bの上面側
において、ｐ型を有し且つ上記半導体層1bに比し低い比
抵抗を有するｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域２と、ｎ型を有するｐチャンネル型MI
S電界効果トランジスタ形成用半導体領域３とが連接し
て形成されているとともに、ｎ型を有するバイポーラト
ランジスタ形成用半導体領域４がｐチャンネル型MIS電
界効果トランジスタ形成用半導体領域２及びｎチャンネ
ル型MIS電界効果トランジスタ形成用半導体領域３と分
離して形成されている。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域２内に、その上面側において、n+型を有す
るソース用半導体領域21及びドレイン用半導体領域22が
形成されているとともに、p+型を有するバックゲート用
半導体領域23が形成されている。 さらに、ｐチャンネル型MIS電界効果トランジスタ形
成用半導体領域３内に、その上面側において、p+型を有
するソース用半導体領域31及びドレイン用半導体領域32
が形成されているとともに、バックゲート用半導体領域
33が形成されている。 また、バイポーラトランジスタ形成用半導体領域４内
に、その上面側において、ｐ型を有するベース用半導体
領域41が形成され、一方、そのベース用半導体領域41内
に、その上面側において、ｎ型を有するエミッタ用半導
体領域42が形成されているとともに、ベース引出し用半
導体領域43が形成されている。 さらに、半導体基板１の半導体層1bの上面上に、ゲー
ト絶縁膜用絶縁膜25を介して、ｎチャンネル型MIS電界
効果トランジスタ用半導体領域２のソース用半導体領域
21及びドレイン用半導体領域22間の領域に対向している
ゲート電極用導電性層26が形成されているとともに、ゲ
ート絶縁膜用絶縁膜35を介して、ｐチャンネル型MIS電
界効果トランジスタ形成用半導体領域３のソース用半導
体領域31及びドレイン用半導体領域32間の領域に対向し
ているゲート電極用導電性層36が形成されている。 また、半導体基板１内に、半導体基板本体1aと半導体
層1bとが接している界面を挟んだ両領域に、バイポーラ
トランジスタ形成用半導体領域４下において、それと接
しているn+型を有するコレクタ補償用半導体領域44が形
成され、また、半導体層1b内に、n+型を有し且つコレク
タ補償用半導体領域44からバイポーラトランジスタ形成
用半導体領域４と接して半導体層1bの上面に向って延長
しているコレクタ引出し用半導体領域45が形成されてい
る。 以上が、従来提案されている複合トランジスタ回路装
置の構成である。 このような構成を有する従来の複合トランジスタ回路
装置によれば、ｎチャンネル型MIS電界効果トランジス
タ形成用半導体領域２を用いて、ｎチャンネル型MIS電
界効果トランジスタM1が形成され、ｐチャンネル型MIS
電界効果トランジスタ形成用半導体領域３を用いて、ｐ
チャンネル型MIS電界効果トランジスタM2が形成され、
バイポーラトランジスタ形成用半導体領域４を用いてnp
n型を有するバイポーラトランジスタＱが形成されてい
る構成を有する。 このため、ｐチャンネル型MIS電界効果トランジスタM
2を構成しているソース用半導体領域31をバックゲート
用半導体領域33とともに例えば接地電位が与えられる電
源端子E1に接続し、また、ｎチャンネル型MIS電界効果
トランジスタM1を構成しているソース用半導体領域21
を、バックゲート用半導体領域23とともに電源端子E1に
与えられる電位よりも低い電位が与えられる電源端子E2
に接続し、さらに、ｎチャンネル型MIS電界効果トラン
ジスタM1を構成しているゲート用導電性層26と、ｐチャ
ンネル型MIS電界効果トランジスタM2を構成しているゲ
ート用導電性層36とを互に接続して、入力端子T1に導出
し、また、ｐチャンネル型MIS電界効果トランジスタM2
を構成しているドレイン用半導体領域32及びｎチャンネ
ル型MIS電界効果トランジスタM1を構成しているドレイ
ン用半導体領域22を互に接続して出力端子T2に導出する
ことによって、入力端子T1及び出力端子T2を有するイン
バータ回路を構成することができる。 また、バイポーラトランジスタＱを構成しているエミ
ッタ用半導体領域42を上述した電源端子E2に接続し、バ
イポーラトランジスタＱを構成しているコレクタ引出用
半導体領域45を抵抗Ｒを介して上述した電源端子E1に接
続し、さらに、バイポーラトランジスタＱを構成してい
るベース用半導体領域43から入力端子T1′を導出し、ま
た、抵抗Ｒの電源端子E1側とは反対側から出力端子T2′
を導出することによって、入力端子T1′及び出力端子T
2′を有する増幅回路を構成することができる。 さらに、インバータ回路の出力端子T2を増幅回路の入
力端子T1′に接続することによって、入力端子T1及び出
力端子T2′を有するレベル変換回路を構成することがで
きる。この場合、半導体基板１に電源端子E2に与える電
位を与えることによって、半導体基板１とコレクタ補償
用半導体領域44及びコレクタ引出用半導体領域45との間
のpn接合に逆バイアス電圧が与えられるので、バイポー
ラトランジスタ形成用半導体領域４が、半導体基板１と
コレクタ補償用半導体領域44及びコレクタ引出用半導体
領域45との間のpn接合によって、半導体基板１から分離
されている。
路装置が提案されている。 すなわち、例えばｐ型を有し且つ例えばSiでなる半導
体基板本体1a上にｐ型を有し且つ例えばSiでなる半導体
層1bがエピタキシャル成長法によって形成されている構
成を有する半導体基板１内に、その半導体層1bの上面側
において、ｐ型を有し且つ上記半導体層1bに比し低い比
抵抗を有するｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域２と、ｎ型を有するｐチャンネル型MI
S電界効果トランジスタ形成用半導体領域３とが連接し
て形成されているとともに、ｎ型を有するバイポーラト
ランジスタ形成用半導体領域４がｐチャンネル型MIS電
界効果トランジスタ形成用半導体領域２及びｎチャンネ
ル型MIS電界効果トランジスタ形成用半導体領域３と分
離して形成されている。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域２内に、その上面側において、n+型を有す
るソース用半導体領域21及びドレイン用半導体領域22が
形成されているとともに、p+型を有するバックゲート用
半導体領域23が形成されている。 さらに、ｐチャンネル型MIS電界効果トランジスタ形
成用半導体領域３内に、その上面側において、p+型を有
するソース用半導体領域31及びドレイン用半導体領域32
が形成されているとともに、バックゲート用半導体領域
33が形成されている。 また、バイポーラトランジスタ形成用半導体領域４内
に、その上面側において、ｐ型を有するベース用半導体
領域41が形成され、一方、そのベース用半導体領域41内
に、その上面側において、ｎ型を有するエミッタ用半導
体領域42が形成されているとともに、ベース引出し用半
導体領域43が形成されている。 さらに、半導体基板１の半導体層1bの上面上に、ゲー
ト絶縁膜用絶縁膜25を介して、ｎチャンネル型MIS電界
効果トランジスタ用半導体領域２のソース用半導体領域
21及びドレイン用半導体領域22間の領域に対向している
ゲート電極用導電性層26が形成されているとともに、ゲ
ート絶縁膜用絶縁膜35を介して、ｐチャンネル型MIS電
界効果トランジスタ形成用半導体領域３のソース用半導
体領域31及びドレイン用半導体領域32間の領域に対向し
ているゲート電極用導電性層36が形成されている。 また、半導体基板１内に、半導体基板本体1aと半導体
層1bとが接している界面を挟んだ両領域に、バイポーラ
トランジスタ形成用半導体領域４下において、それと接
しているn+型を有するコレクタ補償用半導体領域44が形
成され、また、半導体層1b内に、n+型を有し且つコレク
タ補償用半導体領域44からバイポーラトランジスタ形成
用半導体領域４と接して半導体層1bの上面に向って延長
しているコレクタ引出し用半導体領域45が形成されてい
る。 以上が、従来提案されている複合トランジスタ回路装
置の構成である。 このような構成を有する従来の複合トランジスタ回路
装置によれば、ｎチャンネル型MIS電界効果トランジス
タ形成用半導体領域２を用いて、ｎチャンネル型MIS電
界効果トランジスタM1が形成され、ｐチャンネル型MIS
電界効果トランジスタ形成用半導体領域３を用いて、ｐ
チャンネル型MIS電界効果トランジスタM2が形成され、
バイポーラトランジスタ形成用半導体領域４を用いてnp
n型を有するバイポーラトランジスタＱが形成されてい
る構成を有する。 このため、ｐチャンネル型MIS電界効果トランジスタM
2を構成しているソース用半導体領域31をバックゲート
用半導体領域33とともに例えば接地電位が与えられる電
源端子E1に接続し、また、ｎチャンネル型MIS電界効果
トランジスタM1を構成しているソース用半導体領域21
を、バックゲート用半導体領域23とともに電源端子E1に
与えられる電位よりも低い電位が与えられる電源端子E2
に接続し、さらに、ｎチャンネル型MIS電界効果トラン
ジスタM1を構成しているゲート用導電性層26と、ｐチャ
ンネル型MIS電界効果トランジスタM2を構成しているゲ
ート用導電性層36とを互に接続して、入力端子T1に導出
し、また、ｐチャンネル型MIS電界効果トランジスタM2
を構成しているドレイン用半導体領域32及びｎチャンネ
ル型MIS電界効果トランジスタM1を構成しているドレイ
ン用半導体領域22を互に接続して出力端子T2に導出する
ことによって、入力端子T1及び出力端子T2を有するイン
バータ回路を構成することができる。 また、バイポーラトランジスタＱを構成しているエミ
ッタ用半導体領域42を上述した電源端子E2に接続し、バ
イポーラトランジスタＱを構成しているコレクタ引出用
半導体領域45を抵抗Ｒを介して上述した電源端子E1に接
続し、さらに、バイポーラトランジスタＱを構成してい
るベース用半導体領域43から入力端子T1′を導出し、ま
た、抵抗Ｒの電源端子E1側とは反対側から出力端子T2′
を導出することによって、入力端子T1′及び出力端子T
2′を有する増幅回路を構成することができる。 さらに、インバータ回路の出力端子T2を増幅回路の入
力端子T1′に接続することによって、入力端子T1及び出
力端子T2′を有するレベル変換回路を構成することがで
きる。この場合、半導体基板１に電源端子E2に与える電
位を与えることによって、半導体基板１とコレクタ補償
用半導体領域44及びコレクタ引出用半導体領域45との間
のpn接合に逆バイアス電圧が与えられるので、バイポー
ラトランジスタ形成用半導体領域４が、半導体基板１と
コレクタ補償用半導体領域44及びコレクタ引出用半導体
領域45との間のpn接合によって、半導体基板１から分離
されている。
第２図に示す従来の複合トランジスタ回路装置の場
合、上述したようにレベル変換回路を構成したとき、ｎ
チャンネル型MIS電界効果トランジスタM1を構成してい
るゲート絶縁膜用絶縁膜25を横切って、論理信号の高電
位レベルの電位と電源端子E2の電位との比較的大きな差
の電圧が、ゲート用導電性層26及びｎチャンネル型MIS
電界効果トランジスタ形成用半導体領域２を介して与え
られるので、そのゲート絶縁膜用絶縁膜25に絶縁破壊が
生ずるおそれを有する、という欠点を有していた。 また、このため、電源端子E2に与える電位を高くすれ
ば、上述した欠点を回避することができるが、この場
合、バイポーラトランジスタＱのコレクタ・エミッタ間
電圧が低くなるので、バイポーラトランジスタＱが所期
の特性を有する増幅動作を行わないおそれを有する、と
いう欠点を有していた。 よって、本発明は、上述した欠点のない、新規な複合
トランジスタ回路装置を提案せんとするものである。
合、上述したようにレベル変換回路を構成したとき、ｎ
チャンネル型MIS電界効果トランジスタM1を構成してい
るゲート絶縁膜用絶縁膜25を横切って、論理信号の高電
位レベルの電位と電源端子E2の電位との比較的大きな差
の電圧が、ゲート用導電性層26及びｎチャンネル型MIS
電界効果トランジスタ形成用半導体領域２を介して与え
られるので、そのゲート絶縁膜用絶縁膜25に絶縁破壊が
生ずるおそれを有する、という欠点を有していた。 また、このため、電源端子E2に与える電位を高くすれ
ば、上述した欠点を回避することができるが、この場
合、バイポーラトランジスタＱのコレクタ・エミッタ間
電圧が低くなるので、バイポーラトランジスタＱが所期
の特性を有する増幅動作を行わないおそれを有する、と
いう欠点を有していた。 よって、本発明は、上述した欠点のない、新規な複合
トランジスタ回路装置を提案せんとするものである。
本発明による複合トランジスタ回路装置は、第２図で
前述した従来の複合トランジスタ回路装置の場合と同様
に、ｐ型を有する半導体基板（１）内に、その上面側
において、ｐ型を有し且つ上記半導体基板に比し低い比
抵抗を有するｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域（２）と、ｎ型を有するｐチャンネル
型MIS電界効果トランジスタ形成用半導体領域（３）と
が連接して形成されているとともに、ｎ型を有するバイ
ポーラトランジスタ形成用半導体領域（４）が上記ｎチ
ャンネル型MIS電界効果トランジスタ形成用半導体領域
（２）及び上記ｐチャンネル型MIS電界効果トランジス
タ形成用半導体領域（３）と分離して形成され、また、
上記ｎチャンネル型MIS電界効果トランジスタ形成用
半導体領域（２）内に、その上面側において、ｎ型を有
する第１のソース用半導体領域（21）及び第１のドレイ
ン用半導体領域（22）が形成されているとともにｐ型を
有し且つ上記ｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域（２）に比し低い比抵抗を有するバッ
クゲート用半導体領域（23）が形成され、さらに、上
記ｐチャンネル型MIS電界効果トランジスタ形成用半導
体領域（３）内に、その上面側において、ｐ型を有する
第２のソース用半導体領域（31）及び第２のドレイン用
半導体領域（32）が形成され、また、上記バイポーラ
トランジスタ形成用半導体領域（４）内に、その上面側
において、ｐ型を有するベース用半導体領域（41）が形
成され、さらに、上記ベース用半導体領域（41）内
に、その上面側において、ｎ型を有するエミッタ用半導
体領域（42）が形成され、また、上記半導体基板
（１）の上面上に、第１のゲート絶縁膜用絶縁膜（25）
を介して、上記ｎチャンネル型MIS電界効果トランジス
タ形成用半導体領域（２）の上記第１のソース用半導体
領域（21）及び第１のドレイン用半導体領域（22）間の
領域に対向している第１のゲート電極用導電性層（26）
が形成されているとともに、第２のゲート絶縁膜用絶縁
膜（35）を介して、上記ｐチャンネル型MIS電界効果ト
ランジスタ形成用半導体領域（３）の上記第２のソース
用半導体領域（31）及び第２のドレイン用半導体領域
（32）間の領域に対向している第２のゲート電極用導電
性層（36）が形成され、さらに、上記半導体基板
（１）内に、上記バイポーラトランジスタ形成用半導体
領域（４）下において、それに接して、ｎ型を有し且つ
上記バイポーラトランジスタ形成用半導体領域（４）に
比し低い比抵抗を有するコレクタ補償用半導体領域（4
4）が形成されているとともに、ｎ型を有し且つ上記バ
イポーラトランジスタ形成用半導体領域（４）に比し低
い比抵抗を有するとともに上記コレクタ補償用半導体領
域（44）から上記バイポーラトランジスタ形成用半導体
領域（４）と接して上記半導体基板（１）の上面に向か
って延長しているコレクタ引出し用半導体領域（45）が
形成されている構成を有する。 しかしながら、本発明による複合トランジスタ回路装
置は、このような構成を有する複合トランジスタ回路装
置において、上記半導体基板（１）内に、ｎ型を有し
且つ上記ｐチャンネル型MIS電界効果トランジスタ形成
用半導体領域（３）に比し低い比抵抗を有するととも
に、上記ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域（２）及び上記ｐチャンネル型MIS電界効
果トランジスタ形成用半導体領域（３）をそれらに接し
て取囲み且つ上記半導体基板（１）に与える電位に比し
高い電位の第１の電位を有する外部の第１の電源端子
（E1）に接続される分離用半導体領域（50）が形成さ
れ、さらに、上記バックゲート用半導体領域（23）が
上記第１の電位よりも低く且つ上記半導体基板（１）に
与える電位よりも高い第２の電位を有する外部の第２の
電源端子（E3）に接続されるようになされている。
前述した従来の複合トランジスタ回路装置の場合と同様
に、ｐ型を有する半導体基板（１）内に、その上面側
において、ｐ型を有し且つ上記半導体基板に比し低い比
抵抗を有するｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域（２）と、ｎ型を有するｐチャンネル
型MIS電界効果トランジスタ形成用半導体領域（３）と
が連接して形成されているとともに、ｎ型を有するバイ
ポーラトランジスタ形成用半導体領域（４）が上記ｎチ
ャンネル型MIS電界効果トランジスタ形成用半導体領域
（２）及び上記ｐチャンネル型MIS電界効果トランジス
タ形成用半導体領域（３）と分離して形成され、また、
上記ｎチャンネル型MIS電界効果トランジスタ形成用
半導体領域（２）内に、その上面側において、ｎ型を有
する第１のソース用半導体領域（21）及び第１のドレイ
ン用半導体領域（22）が形成されているとともにｐ型を
有し且つ上記ｎチャンネル型MIS電界効果トランジスタ
形成用半導体領域（２）に比し低い比抵抗を有するバッ
クゲート用半導体領域（23）が形成され、さらに、上
記ｐチャンネル型MIS電界効果トランジスタ形成用半導
体領域（３）内に、その上面側において、ｐ型を有する
第２のソース用半導体領域（31）及び第２のドレイン用
半導体領域（32）が形成され、また、上記バイポーラ
トランジスタ形成用半導体領域（４）内に、その上面側
において、ｐ型を有するベース用半導体領域（41）が形
成され、さらに、上記ベース用半導体領域（41）内
に、その上面側において、ｎ型を有するエミッタ用半導
体領域（42）が形成され、また、上記半導体基板
（１）の上面上に、第１のゲート絶縁膜用絶縁膜（25）
を介して、上記ｎチャンネル型MIS電界効果トランジス
タ形成用半導体領域（２）の上記第１のソース用半導体
領域（21）及び第１のドレイン用半導体領域（22）間の
領域に対向している第１のゲート電極用導電性層（26）
が形成されているとともに、第２のゲート絶縁膜用絶縁
膜（35）を介して、上記ｐチャンネル型MIS電界効果ト
ランジスタ形成用半導体領域（３）の上記第２のソース
用半導体領域（31）及び第２のドレイン用半導体領域
（32）間の領域に対向している第２のゲート電極用導電
性層（36）が形成され、さらに、上記半導体基板
（１）内に、上記バイポーラトランジスタ形成用半導体
領域（４）下において、それに接して、ｎ型を有し且つ
上記バイポーラトランジスタ形成用半導体領域（４）に
比し低い比抵抗を有するコレクタ補償用半導体領域（4
4）が形成されているとともに、ｎ型を有し且つ上記バ
イポーラトランジスタ形成用半導体領域（４）に比し低
い比抵抗を有するとともに上記コレクタ補償用半導体領
域（44）から上記バイポーラトランジスタ形成用半導体
領域（４）と接して上記半導体基板（１）の上面に向か
って延長しているコレクタ引出し用半導体領域（45）が
形成されている構成を有する。 しかしながら、本発明による複合トランジスタ回路装
置は、このような構成を有する複合トランジスタ回路装
置において、上記半導体基板（１）内に、ｎ型を有し
且つ上記ｐチャンネル型MIS電界効果トランジスタ形成
用半導体領域（３）に比し低い比抵抗を有するととも
に、上記ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域（２）及び上記ｐチャンネル型MIS電界効
果トランジスタ形成用半導体領域（３）をそれらに接し
て取囲み且つ上記半導体基板（１）に与える電位に比し
高い電位の第１の電位を有する外部の第１の電源端子
（E1）に接続される分離用半導体領域（50）が形成さ
れ、さらに、上記バックゲート用半導体領域（23）が
上記第１の電位よりも低く且つ上記半導体基板（１）に
与える電位よりも高い第２の電位を有する外部の第２の
電源端子（E3）に接続されるようになされている。
本発明による複合トランジスタ回路装置によれば、詳
細説明は省略するが、第２図で前述した従来の複合トラ
ンジスタ回路装置の場合に準じたレベル変換回路を構成
することができるが、この場合、ｎチャンネル型MIS電
界効果トランジスタ形成用半導体領域が、ｐチャンネル
型MIS電界効果トランジスタ形成用半導体領域ととも
に、分離用半導体領域によって取囲まれ、そして、その
分離用半導体領域が外部の第１の電源端子に接続される
ようになされているので、その第１の電源端子に半導体
基板に与える電位に比し高い電位を与えれば、分離用半
導体領域と半導体基板との間のpn接合に逆バイアス電圧
を与えることができ、このため、ｎチャンネル型MIS電
界効果トランジスタ形成用半導体領域がｐチャンネル型
MIS電界効果トランジスタ形成用半導体領域とともに、
分離用半導体領域と半導体基板との間のpn接合によっ
て、半導体基板から分離されるので、ｎチャンネル型MI
S電界効果トランジスタ形成用半導体領域に、分離用半
導体領域に与える電位よりも低いが半導体基板に与える
電位に比し高い電位を与えることができ、よって、ｎチ
ャンネル型MIS電界効果トランジスタ形成用半導体領域
上の第１のゲート絶縁膜用絶縁膜を横切って印加される
電圧を、十分低くすることができ、従って、第１のゲー
ト絶縁膜用絶縁膜に絶縁破壊を生ずるおそれを有しな
い。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域に与える電位を、分離用半導体領域に与え
る電位よりも低いが半導体基板に与える電位に比し高く
しても、その電位が、分離用半導体領域のため、半導体
基板に与えられず、このため、半導体基板に与える電位
を、バイポーラトランジスタ形成用領域内のベース用半
導体領域内に形成されているエミッタ用半導体領域に与
える電位と同じにすることができ、これによって、バイ
ポーラトランジスタ形成用領域内のベース用半導体領域
をコレクタ、バイポーラトランジスタ形成用領域とコレ
クタ補償用半導体領域とコレクタ引出し用半導体領域と
をベース、半導体基板をエミッタとする寄生バイポーラ
トランジスタが機能することもなく、もちろん、バイポ
ーラトランジスタのコレクタ・エミッタ間電圧が、第２
図に示す従来の複合トランジスタ回路装置の場合のよう
に、低くならなくてすみ、従って、バイポーラトランジ
スタが所期の特性を有する増幅動作を行わないおそれを
有しない。
細説明は省略するが、第２図で前述した従来の複合トラ
ンジスタ回路装置の場合に準じたレベル変換回路を構成
することができるが、この場合、ｎチャンネル型MIS電
界効果トランジスタ形成用半導体領域が、ｐチャンネル
型MIS電界効果トランジスタ形成用半導体領域ととも
に、分離用半導体領域によって取囲まれ、そして、その
分離用半導体領域が外部の第１の電源端子に接続される
ようになされているので、その第１の電源端子に半導体
基板に与える電位に比し高い電位を与えれば、分離用半
導体領域と半導体基板との間のpn接合に逆バイアス電圧
を与えることができ、このため、ｎチャンネル型MIS電
界効果トランジスタ形成用半導体領域がｐチャンネル型
MIS電界効果トランジスタ形成用半導体領域とともに、
分離用半導体領域と半導体基板との間のpn接合によっ
て、半導体基板から分離されるので、ｎチャンネル型MI
S電界効果トランジスタ形成用半導体領域に、分離用半
導体領域に与える電位よりも低いが半導体基板に与える
電位に比し高い電位を与えることができ、よって、ｎチ
ャンネル型MIS電界効果トランジスタ形成用半導体領域
上の第１のゲート絶縁膜用絶縁膜を横切って印加される
電圧を、十分低くすることができ、従って、第１のゲー
ト絶縁膜用絶縁膜に絶縁破壊を生ずるおそれを有しな
い。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域に与える電位を、分離用半導体領域に与え
る電位よりも低いが半導体基板に与える電位に比し高く
しても、その電位が、分離用半導体領域のため、半導体
基板に与えられず、このため、半導体基板に与える電位
を、バイポーラトランジスタ形成用領域内のベース用半
導体領域内に形成されているエミッタ用半導体領域に与
える電位と同じにすることができ、これによって、バイ
ポーラトランジスタ形成用領域内のベース用半導体領域
をコレクタ、バイポーラトランジスタ形成用領域とコレ
クタ補償用半導体領域とコレクタ引出し用半導体領域と
をベース、半導体基板をエミッタとする寄生バイポーラ
トランジスタが機能することもなく、もちろん、バイポ
ーラトランジスタのコレクタ・エミッタ間電圧が、第２
図に示す従来の複合トランジスタ回路装置の場合のよう
に、低くならなくてすみ、従って、バイポーラトランジ
スタが所期の特性を有する増幅動作を行わないおそれを
有しない。
次に、第１図を伴って本発明による複合トランジスタ
回路装置の実施例を述べよう。 第１図において、第２図との対応部分には同一符号を
付し詳細説明は省略する。 第１図に示す本発明による複合トランジスタ回路装置
は、半導体基板１の半導体基板本体1aと半導体層1bとの
境界位置を挟む両領域にｎチャンネル型MIS電界効果ト
ランジスタ形成用半導体領域２及びｐチャンネル型MIS
電界効果トランジスタ形成用半導体領域３下において、
それらと接して形成されたn+型を有する半導体領域部51
と、その半導体領域部51からｎチャンネル型MIS電界効
果トランジスタ形成用半導体領域２及びｐチャンネル型
MIS電界効果トランジスタ形成用半導体領域３を取囲ん
で半導体領域1aの上面側に延長し且つn+型を有して外部
の第１の電源端子に接続される半導体領域部52とを有す
る分離用半導体領域50とが形成されていること、及びｎ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域２内に外部の第２の電源端子に接続されるバックゲー
ト用半導体領域23が形成されていること、とを除いて、
第２図で前述した従来の複合トランジスタ回路装置と同
様の構成を有する。 この場合、半導体領域部51は、コレクタ補償用半導体
領域44と同時に形成することができ、また、半導体領域
部52はコレクタ引出用半導体領域45と同時に形成するこ
とができる。 上述した本発明による複合トランジスタ回路装置によ
れば、詳細説明は省略するが、第２図で前述した従来の
複合トランジスタ回路装置の場合に準じたレベル変換回
路を構成することができるが、この場合、ｎチャンネル
型MIS電界効果トランジスタ形成用半導体領域２が、ｐ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域３とともに、分離用半導体領域50によって取囲まれ、
そして、その分離用半導体領域50が外部の第１の電源端
子に接続されるようになされているので、その第１の電
源端子を電源端子E1とし、分離用半導体領域50に、半導
体基板１に与える電位に比し高い電位を与えれば、分離
用半導体領域50と半導体基板１との間のpn接合に逆バイ
アス電圧を与えることができ、このため、ｎチャンネル
型MIS電界効果トランジスタ形成用半導体領域２が、ｐ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域３とともに、分離用半導体領域50と半導体基板１との
間のpn接合によって、半導体基板１から分離されるの
で、ｎチャンネル型MIS電界効果トランジスタ形成用半
導体領域２に、分離用半導体領域50に与える電位（電源
端子E1の電位）よりも低いが、半導体基板１に与える電
位に比し高い電位を、第２の電源端子E3から与えること
ができ、よって、ｎチャンネル型MIS電界効果トランジ
スタ形成用半導体領域２上の第１のゲート絶縁膜用絶縁
膜25を横切って印加される電圧を、十分低くすることが
でき、従って、第１のゲート絶縁膜用絶縁膜25に絶縁破
壊を生ずるおそれを有しない。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域２に与える電位（電源端子E3の電位）を分
離用半導体領域50に与える電位（電源端子E1の電位）よ
りも低いが半導体基板１に与える電位に比し高くして
も、その電位が半導体基板１に与えられず、このため、
半導体基板１に与える電位を、バイポーラトランジスタ
形成用領域４内のベース用半導体領域41内に形成されて
いるエミッタ用半導体領域42に与える電位（電源端子E2
の電位）と同じにすることができ、それによって、バイ
ポーラトランジスタ形成用領域４内のベース用半導体領
域41をコレクタ、バイポーラトランジスタ形成用領域４
とコレクタ補償用半導体領域44とコレクタ引出し用半導
体領域45とをベース、半導体基板１をエミッタとする寄
生バイポーラトランジスタが機能することもなく、もち
ろん、バイポーラトランジスタのコレクタ・エミッタ間
電圧が、第２図に示す従来の複合トランジスタ回路装置
の場合のように低くならなくてすみ、従って、バイポー
ラトランジスタＱが所期の特性を有する増幅動作を行わ
ないおそれを有しない。
回路装置の実施例を述べよう。 第１図において、第２図との対応部分には同一符号を
付し詳細説明は省略する。 第１図に示す本発明による複合トランジスタ回路装置
は、半導体基板１の半導体基板本体1aと半導体層1bとの
境界位置を挟む両領域にｎチャンネル型MIS電界効果ト
ランジスタ形成用半導体領域２及びｐチャンネル型MIS
電界効果トランジスタ形成用半導体領域３下において、
それらと接して形成されたn+型を有する半導体領域部51
と、その半導体領域部51からｎチャンネル型MIS電界効
果トランジスタ形成用半導体領域２及びｐチャンネル型
MIS電界効果トランジスタ形成用半導体領域３を取囲ん
で半導体領域1aの上面側に延長し且つn+型を有して外部
の第１の電源端子に接続される半導体領域部52とを有す
る分離用半導体領域50とが形成されていること、及びｎ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域２内に外部の第２の電源端子に接続されるバックゲー
ト用半導体領域23が形成されていること、とを除いて、
第２図で前述した従来の複合トランジスタ回路装置と同
様の構成を有する。 この場合、半導体領域部51は、コレクタ補償用半導体
領域44と同時に形成することができ、また、半導体領域
部52はコレクタ引出用半導体領域45と同時に形成するこ
とができる。 上述した本発明による複合トランジスタ回路装置によ
れば、詳細説明は省略するが、第２図で前述した従来の
複合トランジスタ回路装置の場合に準じたレベル変換回
路を構成することができるが、この場合、ｎチャンネル
型MIS電界効果トランジスタ形成用半導体領域２が、ｐ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域３とともに、分離用半導体領域50によって取囲まれ、
そして、その分離用半導体領域50が外部の第１の電源端
子に接続されるようになされているので、その第１の電
源端子を電源端子E1とし、分離用半導体領域50に、半導
体基板１に与える電位に比し高い電位を与えれば、分離
用半導体領域50と半導体基板１との間のpn接合に逆バイ
アス電圧を与えることができ、このため、ｎチャンネル
型MIS電界効果トランジスタ形成用半導体領域２が、ｐ
チャンネル型MIS電界効果トランジスタ形成用半導体領
域３とともに、分離用半導体領域50と半導体基板１との
間のpn接合によって、半導体基板１から分離されるの
で、ｎチャンネル型MIS電界効果トランジスタ形成用半
導体領域２に、分離用半導体領域50に与える電位（電源
端子E1の電位）よりも低いが、半導体基板１に与える電
位に比し高い電位を、第２の電源端子E3から与えること
ができ、よって、ｎチャンネル型MIS電界効果トランジ
スタ形成用半導体領域２上の第１のゲート絶縁膜用絶縁
膜25を横切って印加される電圧を、十分低くすることが
でき、従って、第１のゲート絶縁膜用絶縁膜25に絶縁破
壊を生ずるおそれを有しない。 また、ｎチャンネル型MIS電界効果トランジスタ形成
用半導体領域２に与える電位（電源端子E3の電位）を分
離用半導体領域50に与える電位（電源端子E1の電位）よ
りも低いが半導体基板１に与える電位に比し高くして
も、その電位が半導体基板１に与えられず、このため、
半導体基板１に与える電位を、バイポーラトランジスタ
形成用領域４内のベース用半導体領域41内に形成されて
いるエミッタ用半導体領域42に与える電位（電源端子E2
の電位）と同じにすることができ、それによって、バイ
ポーラトランジスタ形成用領域４内のベース用半導体領
域41をコレクタ、バイポーラトランジスタ形成用領域４
とコレクタ補償用半導体領域44とコレクタ引出し用半導
体領域45とをベース、半導体基板１をエミッタとする寄
生バイポーラトランジスタが機能することもなく、もち
ろん、バイポーラトランジスタのコレクタ・エミッタ間
電圧が、第２図に示す従来の複合トランジスタ回路装置
の場合のように低くならなくてすみ、従って、バイポー
ラトランジスタＱが所期の特性を有する増幅動作を行わ
ないおそれを有しない。
第１図は、本発明による複合トランジスタ回路装置を示
す概略的断面図である。 第２図は、従来の複合トランジスタ回路装置を示す略線
的断面図である。 １……半導体基板 ２……ｎチャンネル型MIS電界効果トランジスタ形成用
半導体領域 ３……ｐチャンネル型MIS電界効果トランジスタ形成用
半導体領域 ４……バイポーラトランジスタ形成用半導体領域 21、31……ソース用半導体領域 22、32……ドレイン用半導体領域 23、33……バックゲート用半導体領域 25、35……ゲート絶縁膜用絶縁膜 26、36……ゲート電極用導電性層 41……ベース用半導体領域 42……エミッタ用半導体領域 43……ベース引出し用半導体領域 44……コレクタ補償用半導体領域 45……コレクタ引出し用半導体領域 50……分離用半導体領域 E1、E2、E3……電源端子
す概略的断面図である。 第２図は、従来の複合トランジスタ回路装置を示す略線
的断面図である。 １……半導体基板 ２……ｎチャンネル型MIS電界効果トランジスタ形成用
半導体領域 ３……ｐチャンネル型MIS電界効果トランジスタ形成用
半導体領域 ４……バイポーラトランジスタ形成用半導体領域 21、31……ソース用半導体領域 22、32……ドレイン用半導体領域 23、33……バックゲート用半導体領域 25、35……ゲート絶縁膜用絶縁膜 26、36……ゲート電極用導電性層 41……ベース用半導体領域 42……エミッタ用半導体領域 43……ベース引出し用半導体領域 44……コレクタ補償用半導体領域 45……コレクタ引出し用半導体領域 50……分離用半導体領域 E1、E2、E3……電源端子
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092
Claims (1)
- 【請求項１】ｐ型を有する半導体基板（１）内に、その
上面側において、ｐ型を有し且つ上記半導体基板に比し
低い比抵抗を有するｎチャンネル型MIS電界効果トラン
ジスタ形成用半導体領域（２）と、ｎ型を有するｐチャ
ンネル型MIS電界効果トランジスタ形成用半導体領域
（３）とが連接して形成されているとともに、ｎ型を有
するバイポーラトランジスタ形成用半導体領域（４）が
上記ｎチャンネル型MIS電界効果トランジスタ形成用半
導体領域（２）及び上記ｐチャンネル型MIS電界効果ト
ランジスタ形成用半導体領域（３）と分離して形成さ
れ、 上記ｎチャンネル型MIS電界効果トランジスタ形成用半
導体領域（２）内に、その上面側において、ｎ型を有す
る第１のソース用半導体領域（21）及び第１のドレイン
用半導体領域（22）が形成されているとともにｐ型を有
し且つ上記ｎチャンネル型MIS電界効果トランジスタ形
成用半導体領域（２）に比し低い比抵抗を有するバック
ゲート用半導体領域（23）が形成され、 上記ｐチャンネル型MIS電界効果トランジスタ形成用半
導体領域（３）内に、その上面側において、ｐ型を有す
る第２のソース用半導体領域（31）及び第２のドレイン
用半導体領域（32）が形成され、 上記バイポーラトランジスタ形成用半導体領域（４）内
に、その上面側において、ｐ型を有するベース用半導体
領域（41）が形成され、 上記ベース用半導体領域（41）内に、その上面側におい
て、ｎ型を有するエミッタ用半導体領域（42）が形成さ
れ、 上記半導体基板（１）の上面上に、第１のゲート絶縁膜
用絶縁膜（25）を介して、上記ｎチャンネル型MIS電界
効果トランジスタ形成用半導体領域（２）の上記第１の
ソース用半導体領域（21）及び第１のドレイン用半導体
領域（22）間の領域に対向している第１のゲート電極用
導電性層（26）が形成されているとともに、第２のゲー
ト絶縁膜用絶縁膜（35）を介して、上記ｐチャンネル型
MIS電界効果トランジスタ形成用半導体領域（３）の上
記第２のソース用半導体領域（31）及び第２のドレイン
用半導体領域（32）間の領域に対向している第２のゲー
ト電極用導電性層（36）が形成され、 上記半導体基板（１）内に、上記バイポーラトランジス
タ形成用半導体領域（４）下において、それに接して、
ｎ型を有し且つ上記バイポーラトランジスタ形成用半導
体領域（４）に比し低い比抵抗を有するコレクタ補償用
半導体領域（44）が形成されているとともに、ｎ型を有
し且つ上記バイポーラトランジスタ形成用半導体領域
（４）に比し低い比抵抗を有するとともに上記コレクタ
補償用半導体領域（44）から上記バイポーラトランジス
タ形成用半導体領域（４）と接して上記半導体基板
（１）の上面に向かって延長しているコレクタ引出し用
半導体領域（45）が形成されている複合トランジスタ回
路装置において、 上記半導体基板（１）内に、ｎ型を有し且つ上記ｐチャ
ンネル型MIS電界効果トランジスタ形成用半導体領域
（３）に比し低い比抵抗を有するとともに、上記ｎチャ
ンネル型MIS電界効果トランジスタ形成用半導体領域
（２）及び上記ｐチャンネル型MIS電界効果トランジス
タ形成用半導体領域（３）をそれらに接して取囲み且つ
上記半導体基板（１）に与える電位に比し高い電位の第
１の電位を有する外部の第１の電源端子（E1）に接続さ
れる分離用半導体領域（50）が形成され、さらに上記バ
ックゲート用半導体領域（23）が上記第１の電位よりも
低く且つ上記半導体基板（１）に与える電位よりも高い
第２の電位を有する外部の第２の電源端子（E3）に接続
されることを特徴とする複合トランジスタ回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30058689A JP2944115B2 (ja) | 1989-11-17 | 1989-11-17 | 複合トランジスタ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30058689A JP2944115B2 (ja) | 1989-11-17 | 1989-11-17 | 複合トランジスタ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160753A JPH03160753A (ja) | 1991-07-10 |
| JP2944115B2 true JP2944115B2 (ja) | 1999-08-30 |
Family
ID=17886625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30058689A Expired - Lifetime JP2944115B2 (ja) | 1989-11-17 | 1989-11-17 | 複合トランジスタ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944115B2 (ja) |
-
1989
- 1989-11-17 JP JP30058689A patent/JP2944115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160753A (ja) | 1991-07-10 |
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Legal Events
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