JP2553600B2 - ＢｉＭＯＳ半導体集積回路 - Google Patents
ＢｉＭＯＳ半導体集積回路Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラトランジスタ回路とMOSトランジ
スタ回路を一体形成するBi MOS半導体集積回路に関する
ものである。
スタ回路を一体形成するBi MOS半導体集積回路に関する
ものである。
従来の技術 近年、機器の小型化，コストダウン，高機能化を図る
ため、電子回路部の高集積化は極めて早いテンポで進行
中である。電子回路は一般にリニアー回路とデジタル回
路に分けられるが、両者を合体して、１つの半導体集積
回路として実現することにより上記目的が達成される場
合に多く、そのため、リニアー回路を実現するバイポー
ラ半導体技術とデジタル回路を実現するMOS半導体技術
の結合をはかったBi MOS半導体集積回路に対するニーズ
も近年、急速に高まっている。
ため、電子回路部の高集積化は極めて早いテンポで進行
中である。電子回路は一般にリニアー回路とデジタル回
路に分けられるが、両者を合体して、１つの半導体集積
回路として実現することにより上記目的が達成される場
合に多く、そのため、リニアー回路を実現するバイポー
ラ半導体技術とデジタル回路を実現するMOS半導体技術
の結合をはかったBi MOS半導体集積回路に対するニーズ
も近年、急速に高まっている。
以下、従来のBi MOS半導体集積回路について説明す
る。
る。
第２図に従来のBi CMOS半導体集積回路の構造を示
す。
す。
第２図において、１はＰ型サブストレート、２はＮ型
エピタキシャル層、３はＮ型埋込層、４は一般にコレク
ターウォールと称するＮ型高導電層、５は素子分離のた
めのＰ型埋込層、６は素子分離のためのＰ型高導電層、
７はＰ型ベース拡散層、８はＮ型エミッタ拡散層、9,1
0,11は夫々、バイポーラトランジスタのコレクタ，ベー
ス，エミッタ電極、12は上記の各部から成るバイポーラ
NPNトランジスタ、13はＰ型拡散層から成るＰウエル、1
4はＮ型拡散層から成るNMOSFETのソース，ドレイン拡散
層、15はゲート酸化膜、16,17,18は夫々NMOSFETのソー
ス，ゲート，ドレイン電極、19は13〜18の各部から成る
NMOSFET、20はＰ型拡散層から成るPMOSFETのソース，ド
レイン拡散層、21,22,23は夫々PMOSFETのドレイン，ゲ
ート，ソース電極、24は上記のＮ型エピタキシャル層２
と20〜23の各部から成るPMOSFETそして表面に斜線を入
れて配置されている25は配線と表面保護のための絶縁薄
膜である。
エピタキシャル層、３はＮ型埋込層、４は一般にコレク
ターウォールと称するＮ型高導電層、５は素子分離のた
めのＰ型埋込層、６は素子分離のためのＰ型高導電層、
７はＰ型ベース拡散層、８はＮ型エミッタ拡散層、9,1
0,11は夫々、バイポーラトランジスタのコレクタ，ベー
ス，エミッタ電極、12は上記の各部から成るバイポーラ
NPNトランジスタ、13はＰ型拡散層から成るＰウエル、1
4はＮ型拡散層から成るNMOSFETのソース，ドレイン拡散
層、15はゲート酸化膜、16,17,18は夫々NMOSFETのソー
ス，ゲート，ドレイン電極、19は13〜18の各部から成る
NMOSFET、20はＰ型拡散層から成るPMOSFETのソース，ド
レイン拡散層、21,22,23は夫々PMOSFETのドレイン，ゲ
ート，ソース電極、24は上記のＮ型エピタキシャル層２
と20〜23の各部から成るPMOSFETそして表面に斜線を入
れて配置されている25は配線と表面保護のための絶縁薄
膜である。
第２図各部に示すNPNバイポーラトランジスタ,NMOSFE
TおよびPMOSFET各素子の動作原理については当該分野の
技術者にとっては周知であるためその説明は省略する。
TおよびPMOSFET各素子の動作原理については当該分野の
技術者にとっては周知であるためその説明は省略する。
発明が解決しようとする問題点 ところで第２図に示すNMOSFET19とPMOSFET24は、その
ゲート電極17,22およびドレイン電極18,21が互いに接続
されてCMOSインバータとして使用されるのが通例である
が、その際、Bi CMOS構成では、第２図に点線にて示す
ように上記ドレイン20と、バイポーラトランジスタのコ
レクタ領域を形成するＮ型埋込層３とが、Ｐ型サブスト
レート1,N型エピタキシャル層２を介して互いにPN接合
の空乏層により容量結合される。
ゲート電極17,22およびドレイン電極18,21が互いに接続
されてCMOSインバータとして使用されるのが通例である
が、その際、Bi CMOS構成では、第２図に点線にて示す
ように上記ドレイン20と、バイポーラトランジスタのコ
レクタ領域を形成するＮ型埋込層３とが、Ｐ型サブスト
レート1,N型エピタキシャル層２を介して互いにPN接合
の空乏層により容量結合される。
したがって、例えばCMOS回路部によりロジック回路を
構成し、NPNトランジスタにより小信号増幅回路を構成
する場合には、ロジック回路のパルスエッジの信号がNP
Nトランジスタのコレクタにリークし、正常な増幅作用
を害するなどの問題が発生する。
構成し、NPNトランジスタにより小信号増幅回路を構成
する場合には、ロジック回路のパルスエッジの信号がNP
Nトランジスタのコレクタにリークし、正常な増幅作用
を害するなどの問題が発生する。
上記のＮ型エピタキシャル層,P型サブストレートは、
夫々局所的には低インピーダンスの電源およびアースに
接続して使用されるが、サブストレートおよびエピタキ
シャル層の固有抵抗が高いため上記の容量結合により生
ずる問題を大幅に回避することは困難である。
夫々局所的には低インピーダンスの電源およびアースに
接続して使用されるが、サブストレートおよびエピタキ
シャル層の固有抵抗が高いため上記の容量結合により生
ずる問題を大幅に回避することは困難である。
本発明は上記の従来の問題点を解決するものであり、
MOS回路部と、バイポーラ回路部の間に発生する信号の
結合を排除し、上記両回路を混在させることを可能なら
しめるBi MOS半導体集積回路を提供することを目的とす
る。
MOS回路部と、バイポーラ回路部の間に発生する信号の
結合を排除し、上記両回路を混在させることを可能なら
しめるBi MOS半導体集積回路を提供することを目的とす
る。
問題点を解決するための手段 この目的を達成するために本発明のBi MOS半導体集積
回路は、一導電型のシリコン基板上に上記シリコン基板
とは逆導電型の第１の埋込層を形成し、上記第１の埋込
層の上層部に上記シリコン基板とは逆導電型のエピタキ
シャル層を形成し、このエピタキシャル層内にバイポー
ラ回路を形成するとともに、素子分離領域によって上記
バイポーラ回路部分から分離された上記シリコン基板上
の別領域に上記シリコン基板とは逆導電型の第２の埋込
層を形成し、上記第２の埋込層の上層部に上記シリコン
基板とは逆導電型のエピタキシャル層を形成し、このエ
ピタキシャル層内にMOS回路を形成したものである。
回路は、一導電型のシリコン基板上に上記シリコン基板
とは逆導電型の第１の埋込層を形成し、上記第１の埋込
層の上層部に上記シリコン基板とは逆導電型のエピタキ
シャル層を形成し、このエピタキシャル層内にバイポー
ラ回路を形成するとともに、素子分離領域によって上記
バイポーラ回路部分から分離された上記シリコン基板上
の別領域に上記シリコン基板とは逆導電型の第２の埋込
層を形成し、上記第２の埋込層の上層部に上記シリコン
基板とは逆導電型のエピタキシャル層を形成し、このエ
ピタキシャル層内にMOS回路を形成したものである。
作用 以上のような構成によりMOS回路の下層に広く一体化
された導電性の良好な第２の埋込層を導入することがで
き、この第２の埋込層を例えば、Ｐ型シリコン基板に対
し逆バイアスとなりかつインピーダンスの低い電源に接
続することにより、等価的に半導体内部に埋込まれたア
ースシールド層として活用することができ、第２図に点
線で示した高周波リークの通路を遮断することができ、
すでに説明したMOS回路部とバイポーラ回路部間に発生
する信号の結合を排除することができる。
された導電性の良好な第２の埋込層を導入することがで
き、この第２の埋込層を例えば、Ｐ型シリコン基板に対
し逆バイアスとなりかつインピーダンスの低い電源に接
続することにより、等価的に半導体内部に埋込まれたア
ースシールド層として活用することができ、第２図に点
線で示した高周波リークの通路を遮断することができ、
すでに説明したMOS回路部とバイポーラ回路部間に発生
する信号の結合を排除することができる。
実施例 第１図に本発明の一実施例のBi MOS半導体集積回路の
構造図を示す。
構造図を示す。
第１図において、第２図と同一機能を有する部分には
第２図と同一の番号を付しており、これ以上の詳述は省
略する。
第２図と同一の番号を付しており、これ以上の詳述は省
略する。
第１図において26は、MOSトランジスタ回路部の下部
に形成されたＮ型埋込層（第２の埋込層）であり、バイ
ポーラトランジスタのコレクタ領域を形成するＮ型埋込
層（第１の埋込層）３と同時に形成される。27はバイポ
ーラトランジスタ12のＮ型高導電層４と同様のＮ型高導
電層であり、Ｎ型埋込層26に一定の電位を与えるための
導電体、28はこの導電体用電極である。
に形成されたＮ型埋込層（第２の埋込層）であり、バイ
ポーラトランジスタのコレクタ領域を形成するＮ型埋込
層（第１の埋込層）３と同時に形成される。27はバイポ
ーラトランジスタ12のＮ型高導電層４と同様のＮ型高導
電層であり、Ｎ型埋込層26に一定の電位を与えるための
導電体、28はこの導電体用電極である。
以上のように構成されたBi MOS半導体集積回路につい
て、以下その動作を第２図のそれと対比させながら説明
する。
て、以下その動作を第２図のそれと対比させながら説明
する。
第１図と第２図を比較すれば、両図より明らかなよう
に第１図では新たにＮ型埋込層26,N型高導電層27とその
電極28を形成している。このＮ型埋込層26は高導電性を
有し、この部分に低インピーダンスでかつ、この部分を
Ｐ型基板電位より高電位となしうる電源を接続すること
により等価的にアースシールド層として利用することが
できる。
に第１図では新たにＮ型埋込層26,N型高導電層27とその
電極28を形成している。このＮ型埋込層26は高導電性を
有し、この部分に低インピーダンスでかつ、この部分を
Ｐ型基板電位より高電位となしうる電源を接続すること
により等価的にアースシールド層として利用することが
できる。
このＮ型埋込層26を上記のようにして使用すれば、第
２図にて点線で示した高周波リークのパスは遮断され、
第２図の構成で問題となったMOSトランジスタのドレイ
ンとバイポーラトランジスタのコレクタ間の容量結合に
よる不要信号の結合は大幅に軽減できる。
２図にて点線で示した高周波リークのパスは遮断され、
第２図の構成で問題となったMOSトランジスタのドレイ
ンとバイポーラトランジスタのコレクタ間の容量結合に
よる不要信号の結合は大幅に軽減できる。
以上のように本実施例によれば、MOSトランジスタ回
路部を形成する領域内にＮ型埋込層を形成し、それを等
価的アースシールド層として利用することにより、バイ
ポーラトランジスタにより小信号増幅回路を構成すると
同時にCMOS回路部によりロジック回路を構成し、両者を
同時に動作させても相互干渉の生じない１チップ化半導
体集積回路を形成することができる。
路部を形成する領域内にＮ型埋込層を形成し、それを等
価的アースシールド層として利用することにより、バイ
ポーラトランジスタにより小信号増幅回路を構成すると
同時にCMOS回路部によりロジック回路を構成し、両者を
同時に動作させても相互干渉の生じない１チップ化半導
体集積回路を形成することができる。
なお以上の説明においては、本発明の本質を明確にす
るため簡単な実施例を用いたが、従来のバイポーラ集積
回路,MOS集積回路などで夫々単独に使用されている集積
回路技術、たとえば、素子間分離を確実にするためのＰ
型分離拡散層の導入,MOS型素子分離のための選択酸化領
域の導入さらには、バイポーラ回路の領域とMOS回路の
領域を分離するための分離拡散層の導入、あるいは、逆
バイアスされたPN接合，拡散層と配線層,2層配線層を利
用したキャパシタ素子の導入などを加味して本発明を実
施してもよいのは云うまでもない。
るため簡単な実施例を用いたが、従来のバイポーラ集積
回路,MOS集積回路などで夫々単独に使用されている集積
回路技術、たとえば、素子間分離を確実にするためのＰ
型分離拡散層の導入,MOS型素子分離のための選択酸化領
域の導入さらには、バイポーラ回路の領域とMOS回路の
領域を分離するための分離拡散層の導入、あるいは、逆
バイアスされたPN接合，拡散層と配線層,2層配線層を利
用したキャパシタ素子の導入などを加味して本発明を実
施してもよいのは云うまでもない。
また、以上の実施例ではＰ型シリコン基板を用いて説
明したが、Ｎ型シリコン基板に対して本発明の思想が適
用できることは勿論である。
明したが、Ｎ型シリコン基板に対して本発明の思想が適
用できることは勿論である。
発明の効果 以上のように本発明はBi MOS半導体集積回路において
MOSトランジスタ回路部を形成する領域の下層部にＮ型
埋込層を形成したものであるから、このＮ型埋込層を等
価的アースシールド層として利用することによりバイポ
ーラトランジスタにより構成される回路部と、MOSトラ
ンジスタにより構成される回路部の相互干渉を排除する
ことができ、極めて実用性の高いBi MOS半導体集積回路
が実現できる。
MOSトランジスタ回路部を形成する領域の下層部にＮ型
埋込層を形成したものであるから、このＮ型埋込層を等
価的アースシールド層として利用することによりバイポ
ーラトランジスタにより構成される回路部と、MOSトラ
ンジスタにより構成される回路部の相互干渉を排除する
ことができ、極めて実用性の高いBi MOS半導体集積回路
が実現できる。
第１図は本発明の一実施例を示すBi MOS半導体集積回路
の断面図、第２図は従来のBi MOS半導体集積回路の断面
図である。 １……Ｐ型サブストレート、２……Ｎ型エピタキシャル
層、３……Ｎ型埋込層（第１の埋込層）、４……Ｎ型高
電導層、５……Ｐ型埋込層、６……Ｐ型高電導層、７…
…Ｐ型ベース拡散層、８……Ｎ型エミッタ拡散層、9,1
0,11……バイポーラトランジスタのコレクタ，ベース，
エミッタ電極、12……バイポーラNPNトランジスタ、13
……Ｐウエル、14……NMOSFETのソース，ドレイン拡散
層、15……ゲート酸化膜、16,17,18……NMOSFETのソー
ス，ゲート，ドレイン電極、19……NMOSFET、20……PMO
SFETのソース，ドレイン拡散層、21,22,23……PMOSFET
のドレイン，ゲート，ソース電極、24……PMOSFET、25
……絶縁薄膜、26……MOSトランジスタ回路の下層部に
形成されたＮ型埋込層（第２の埋込層）、27……Ｎ型高
導電層、28……電極。
の断面図、第２図は従来のBi MOS半導体集積回路の断面
図である。 １……Ｐ型サブストレート、２……Ｎ型エピタキシャル
層、３……Ｎ型埋込層（第１の埋込層）、４……Ｎ型高
電導層、５……Ｐ型埋込層、６……Ｐ型高電導層、７…
…Ｐ型ベース拡散層、８……Ｎ型エミッタ拡散層、9,1
0,11……バイポーラトランジスタのコレクタ，ベース，
エミッタ電極、12……バイポーラNPNトランジスタ、13
……Ｐウエル、14……NMOSFETのソース，ドレイン拡散
層、15……ゲート酸化膜、16,17,18……NMOSFETのソー
ス，ゲート，ドレイン電極、19……NMOSFET、20……PMO
SFETのソース，ドレイン拡散層、21,22,23……PMOSFET
のドレイン，ゲート，ソース電極、24……PMOSFET、25
……絶縁薄膜、26……MOSトランジスタ回路の下層部に
形成されたＮ型埋込層（第２の埋込層）、27……Ｎ型高
導電層、28……電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西島 雅之 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 水谷 四郎 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 正垣 年啓 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭61−287159（ＪＰ，Ａ)
Claims (1)
- 【請求項１】一導電型のシリコン基板上に上記シリコン
基板とは逆導電型の第１の埋込層を形成し、上記第１の
埋込層の上層部に上記シリコン基板とは逆導電型のエピ
タキシャル層を形成し、このエピタキシャル層内にバイ
ポーラ回路を形成するとともに、素子分離領域によって
上記バイポーラ回路部分から分離された上記シリコン基
板の別領域に上記シリコン基板とは逆導電型の第２の埋
込層を形成し、上記第２の埋込層の上層部に上記シリコ
ン基板とは逆導電型のエピタキシャル層を形成し、この
エピタキシャル層内にMOS回路を形成し、上記第２の埋
込層を、上記シリコン基板に対し、逆バイアスとする電
位でかつ低インピーダンスを有する電源に接続したこと
を特徴とするBi MOS半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314583A JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
| KR1019880016242A KR890011096A (ko) | 1987-12-11 | 1988-12-07 | Bi-MOS 반도체장치 및 그 제조방법 |
| EP88311656A EP0320273A1 (en) | 1987-12-11 | 1988-12-09 | Bi-mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314583A JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155652A JPH01155652A (ja) | 1989-06-19 |
| JP2553600B2 true JP2553600B2 (ja) | 1996-11-13 |
Family
ID=18055040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314583A Expired - Fee Related JP2553600B2 (ja) | 1987-12-11 | 1987-12-11 | ＢｉＭＯＳ半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0320273A1 (ja) |
| JP (1) | JP2553600B2 (ja) |
| KR (1) | KR890011096A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6350640B1 (en) * | 1994-07-18 | 2002-02-26 | Intersil Americas Inc. | CMOS integrated circuit architecture incorporating deep implanted emitter region to form auxiliary bipolar transistor |
| US6352887B1 (en) * | 1998-03-26 | 2002-03-05 | Texas Instruments Incorporated | Merged bipolar and CMOS circuit and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646124A (en) * | 1984-07-30 | 1987-02-24 | Sprague Electric Company | Level shifting BIMOS integrated circuit |
| JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Ｂｉ−ＣＭＯＳ半導体ＩＣ装置の製造方法 |
-
1987
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1988
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