JP4049472B2

JP4049472B2 - 半導体装置

Info

Publication number: JP4049472B2
Application number: JP04866299A
Authority: JP
Inventors: 重明大川; 敏幸大古田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-02-25
Filing date: 1999-02-25
Publication date: 2008-02-20
Anticipated expiration: 2019-02-25
Also published as: JP2000252369A

Description

【０００１】
【発明の属する技術分野】
本発明は、エレクトリックコンデンサマイクを駆動するために用いて好適な、半導体装置に関するものである。
【０００２】
【従来の技術】
コンデンサマイクロホン（ＥＣＭ）は、音声などの空気振動を容量値の変化という電気信号に変換するための素子である。その出力信号は極めて微弱なものであり、これを増幅するための素子には、入力インピーダンスが高く、高ゲインが得られ、且つ低ノイズであるという特性が求められる。
【０００３】
斯かる要求に適切な素子として、例えば特開平７−２４０４２４号に記載されているような接合型ＦＥＴ素子（Ｊ−ＦＥＴ）や、アナログ型のＭＯＳＦＥＴ素子等があげられる。Ｊ−ＦＥＴ素子は、周辺の信号処理回路と共にＢＩＰ型ＩＣに集積化が可能であり（例えば、特開昭５８−１９７８８５号）、同じくＭＯＳＦＥＴ素子はＭＯＳ型集積回路に集積化が可能である。
【０００４】
図４に、代表的なＭＯＳＦＥＴ素子を示した。Ｐ型の半導体基板１の表面にＮ＋型のソース領域２とドレイン領域３、及びゲート電極４が形成されてＮチャネル型のＭＯＳＦＥＴ素子が形成される。５は素子分離用のＬＯＣＯＳ酸化膜である。ゲート電極４にコンデンサマイクの出力電位を印加して、ゲート電極４下部の基板１表面にチャネルを形成することにより、ソース・ドレイン間の電流を制御するものである。基板１にはバイアスとしてＶＳＳ電位（接地電位ＧＮＤ）が印加される。
【０００５】
１つの基板２１内には、入力トランジスタとしてのＭＯＳＦＥＴ素子の他に、Ｎチャネル型、Ｐチャネル型のＭＯＦＥＴ素子を形成し、コンデンサマイクの信号が入力されたトランジスタの出力信号を処理する為の集積回路網を構成することが可能である。
【０００６】
【発明が解決しようとする課題】
しかしながら、斯かる素子をエレクトリックマイクコンデンサの信号増幅用途に用いるときは、半導体基板１上に電極パッドよりも遙かに大きな面積の拡張電極６を設けることを要求される場合がある。この拡張電極は大きさが１．０ｍｍ〜１．５ｍｍにも達する。
【０００７】
この様な場合、ＬＯＣＯＳ酸化膜５を挟んで拡張電極６と基板１とで形成される容量Ｃ１が寄生的に発生し、容量Ｃ１を介して拡張電極６が基板バイアスした接地電位ＧＮＤに接続される。この容量値は数十ｐＦにも達し、決して無視できないレベルの値となる。
【０００８】
図４に容量Ｃ１を含めた回路図を示した。エレクトリックコンデンサマイクＥＣＭの一端が入力ＭＯＳＦＥＴ素子７のゲート（入力端子）に接続され、ＭＯＳＦＥＴ素子のソースが接地され、ドレインが出力端子ＯＵＴに接続された構成となる。出力端子ＯＵＴは、同一基板上に形成されたＣＭＯＳトランジスタ等からなる集積回路網に接続される。そして、ＭＯＳＦＥＴ素子７のゲートと接地電位ＧＮＤとの間に、上記した容量Ｃ１が直列接続される。すると、エレクトリックコンデンサマイクＥＣＭから出力された信号が容量Ｃ１を介して接地電位ＧＮＤに流出し（図示電流ｉ）、ＭＯＳＦＥＴ素子７のゲートに印加される信号レベルが低下して、好ましい出力電圧が得られないという欠点があった。
【０００９】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、半導体基板と、前記半導体層の上を被覆する絶縁膜と、前記半導体基板の表面に形成した一導電型のウェル領域と、前記ウェル領域に形成した逆導電型のソース・ドレイン領域と、前記ソース・ドレイン間の前記ウェル領域上に設けたゲート電極とを備えるＭＯＳ型入力トランジスタと、前記ＭＯＳ型入力トランジスタのゲート電極に接続され前記絶縁膜の上に延在された拡張電極とを備え、
前記拡張電極下部の前記基板の比抵抗を１００〜５０００Ω・ｃｍとしたことを特徴とするものである、
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００１１】
図１は本発明の半導体装置を示す断面図である。入力トランジスタとしてＮチャネル型のＭＯＳＦＥＴ素子を形成し、更にはＰチャネル型・Ｎチャネル型ＭＯＳＦＥＴ素子を形成して、ＣＭＯＳ集積回路を構成したものである。
【００１２】
図中、符号２１は単結晶シリコン半導体基板を示す。一般的なＭＯＳ型集積回路に用いられる基板の比抵抗が、Ｐ型基板の場合では１０〜１５Ω・ｃｍ程度、Ｎ型基板の場合では４〜８Ω・ｃｍ程度であるのに対して、本願の半導体基板２１は比抵抗が１００〜５０００Ω・ｃｍと極端に高いものを用いる。Ｐ型またはＮ型基板でもよく、更には１０００Ω・ｃｍ以上ともなれば導電型を定義することが難しいので、イントリシック（ｉ）層と称しても良い。更には全くのノンドープ基板を用いても良い。
【００１３】
半導体基板２１の表面にはＰ型のウェル領域２２、２３とＮ型のウェル領域２４とを形成してツインウェル型としている。更に基板２１表面に素子分離用のＬＯＣＯＳ酸化膜２５を形成し、ＬＯＣＯＳ酸化膜２５で囲まれたＰ型ウェル領域２２表面にＮ型のソース領域２６、ドレイン領域２７とゲート電極２８を形成し、入力トランジスタとしてのＮチャネル型ＭＯＳＦＥＴ素子２９を形成している。
【００１４】
基板２１の他の領域には、Ｐ型ウェル領域２３表面にＮ＋ソース領域３０とドレイン領域３１及びゲート電極３２を形成してＮチャネル型ＭＯＳ素子３３を形成し、Ｎ型ウェル領域２４表面にはＰ＋ソース領域３４とドレイン領域３５及びゲート電極３６を形成してＰチャネル型ＭＯＳ素子３７を形成している。
【００１５】
ＬＯＣＯＳ酸化膜２５と各ウェル領域２２、２３、２４の表面はシリコン酸化膜等の絶縁膜３８によって被覆され、該絶縁膜３８に形成したコンタクトホールを介してアルミ電極配線３９が各領域にコンタクトしている。各ゲート電極のポリシリコン層はＬＯＣＯＳ酸化膜２５の上を延在してポリシリコン配線層を形成し、絶縁膜３８に開口したコンタクトホールを介して電極配線３９に接続される。これらのポリシリコン配線と電極配線３９群は、各回路素子間を接続して集積回路網を形成する。前記電極配線３９は更に、絶縁膜３８の上に例えば直径が１．０〜１．５ｍｍの円形パターンからなる拡張電極４０を構成する。拡張電極４０が、エレクトリックコンデンサマイクに接続される。また、拡張電極４０は入力トランジスタ２９のゲート電極２８に電気的に接続される。ゲート電極２８に連続するポリシリコン配線が拡張電極４０自体又はその一部を構成しても良い。拡張電極４０の下部は、回路素子を配置しない。
【００１６】
Ｐ型のウェル領域２２、２３には、Ｐ＋型のコンタクト領域が設けられ（図示せず）、ウェル領域２２、２３に対してバックゲートバイアスとしてのＶＳＳ電位（接地電位ＧＮＤ）が与えられる。同じくＮ型のウェル領域２４にはＮ＋型のコンタクト領域が設けられてバックゲートバイアスとしてのＶＤＤ電位が与えられる。基板２１バイアスとしての接地電位を印加するかは任意である。印加する場合は、基板２１表面に形成したＰ＋コンタクト領域を介して印加する。
【００１７】
通常のＭＯＳＦＥＴ素子がデジタル動作を行うべく諸特性が決められるのに対して、入力トランジスタ２９はアナログ動作を行うべく諸特性が決められる。このとき、ゲート電位Ｖｇが零の状態でドレイン電流Ｉｄを流す様に、ゲート電極２８下部のウェル領域２２表面に、Ｎ−型のチャネル領域４１を形成してこの素子をエンハンスメント型あるいはエンハンスメント・デプレッション型（ＥＤ−ＭＯＳ）としている。
【００１８】
図２は、この半導体装置の全体像を示す平面図である。チップサイズが略２．５×３．０ｍｍ程度の半導体チップ５０のほぼ中央部分に、直径が１．０〜１．５ｍｍ程度の拡張電極４０が設けられており、拡張電極４０は入力トランジスタ２９のゲート電極２８にアルミ配線４２等で接続されている。半導体チップ５０の周辺部には、１辺が１００〜３００μｍの正方形からなる外部接続用のボンディングパッド５２が複数個配置されている。ＮチャネルＭＯＳＦＥＴ３３、ＰチャネルＭＯＳＦＥＴ３４、抵抗素子、容量素子などは、拡張電極４０を除いた領域に、拡張電極４０を取り囲むようにして配置されている。
【００１９】
図３は、基板２１を高比抵抗基板としたことによる、等価回路図を示したものである。基板２１を高比抵抗としたことによって、基板２１が持つ直列抵抗Ｒが極めて大になり、回路的には殆ど絶縁状態にしたと言っても過言ではない。信号が逃げる接地電位ＧＮＤは、Ｐ型ウェル領域２２、２３と、基板２１に対して与えられている。しかし、不可避的に発生する容量Ｃ１に対して基板２１の直列抵抗Ｒが接続され、接地電位に対しては殆ど絶縁状態になるので、寄生電流ｉの流出を阻止できる。同様に、Ｎ型ウェル領域２４に与えられた電源電位ＶＤＤに対しても、直列抵抗Ｒの働きによって寄生電流ｉの流出を防止できる。
【００２０】
従って、接地電位ＧＮＤ又は電源電位ＶＤＤへの経路をほぼ絶縁状態にすることによって、拡張電極４０から容量Ｃ１を介する寄生電流の発生を防止し、入力信号の振幅レベル低下を防止する事が出来る。
【００２１】
上記の実施例は、Ｎチャネル型ＭＯＳＦＥＴを例にしたが、Ｐチャネル型ＭＯＳＦＥＴで構成することも可能である。また、基板２１全体を高比抵抗状態にした例を示したが、拡張電極４０の下部だけを選択的に高比抵抗状態にしたものを使用しても同様の効果を得ることが出来る。
【００２２】
【発明の効果】
本発明によれば、拡張電極４０の下部の基板２１を、高比抵抗の状態にしたので、値の大きな容量Ｃ１から先をほぼ絶縁状態にすることができ、これによってエレクトリックコンデンサマイクから入力された信号が流出して信号レベルを低下させるという従来の不具合を解消出来る。
【図面の簡単な説明】
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明する為の回路図である。
【図４】従来例を説明するための断面図である。
【図５】従来例を説明するための回路図である。

Claims

半導体基板と、前記半導体基板の上を被覆する絶縁膜と、前記半導体基板の表面に形成した一導電型のウェル領域と、前記ウェル領域に形成した逆導電型のソース・ドレイン領域と、前記ソース・ドレイン間の前記ウェル領域上に設けたゲート電極とを備えるＭＯＳ型入力トランジスタと、前記ＭＯＳ型入力トランジスタのゲート電極に接続されたエレクトリックコンデンサマイクの一方の電極であり前記絶縁膜の上に延在された拡張電極とを備え、
前記拡張電極下部の前記半導体基板の比抵抗を１００〜５０００Ω・ｃｍとしたことを特徴とする半導体装置。
前記半導体基板の表面に一導電型のウェル領域と逆導電型のウェル領域とを備え、各々に逆導電チャネル型ＭＯＳＦＥＴと一導電チャネル型ＭＯＳＦＥＴとを形成して、集積回路網を形成したことを特徴とする請求項１記載の半導体装置。