JP2000286194A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 大面積を要する拡張電極に起因する寄生容量
の一端を高比抵抗にすることで、エレクトレットコンデ
ンサマイク駆動用に好適な半導体装置を得る。 【解決手段】 半導体基板２１上に比抵抗が１００〜５
０００Ω・ｃｍもの高比抵抗の第１のエピタキシャル層
２３を形成し、その上に通常の比抵抗を持つ第２のエピ
タキシャル層２４を形成する。これらを接合分離して島
領域２６を形成する。島領域２６にＮＰＮトランジス
タ、接合型電界効果トランジスタを形成する。接合型電
界効果トランジスタのゲート電極に連続して、拡張電極
４４を形成する。拡張電極４４下部の島領域２６の底部
に第１のエピタキシャル層２３による高比抵抗層を配置
する。高比抵抗層による抵抗Ｒを挿入することにより、
拡張電極４４から基板２１の接地電位ＧＮＤへの信号の
流出を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エレクトレットコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。

【０００２】

【従来の技術】コンデンサマイクロホン（ＥＣＭ）は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。

【０００３】斯かる要求に適切な素子として、接合型Ｆ
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。

【０００４】図８にこの種のＪ−ＦＥＴ（Ｐチャネル
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。

【０００５】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋
型のドレイン領域９が形成され、外側には高濃度のゲー
トコンタクト領域１０が形成されている。

【０００６】更に、絶縁膜を介して、ソース電極１１
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
ゲート領域にＰＮ接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。

【０００７】また、集積化した場合は、他の島領域５に
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。

【０００８】

【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。

【０００９】この様な場合、絶縁膜１６を挟んで拡張電
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。

【００１０】図９に容量Ｃ１、Ｃ２を含めた回路図を示
した。エレクトレットコンデンサマイクＥＣＭの一端が
Ｊ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ−
ＦＥＴ１７のソースが接地され、ドレインが出力端子Ｏ
ＵＴに接続される。出力端子ＯＵＴは、同一基板上に形
成されたＮＰＮトランジスタ等からなる集積回路網に接
続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電位
ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続さ
れる。すると、エレクトレットコンデンサマイクＥＣＭ
から出力された信号が容量Ｃ１、Ｃ２を介して接地電位
ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。

【００１１】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、一導電型の半導体基板と、前記基板の上に
形成した第１のエピタキシャル層と、前記第１のエピタ
キシャル層の上に形成した第２のエピタキシャル層と、
前記第１と第２のエピタキシャル層を分離した島領域
と、前記島領域の１つに形成した入力トランジスタと、
前記半導体層の表面を被覆する絶縁膜と、前記入力トラ
ンジスタの入力端子に接続され前記絶縁膜の上に延在さ
れた拡張電極とを備え、前記拡張電極下部の前記第１の
エピタキシャル層の比抵抗を１００〜５０００Ω・ｃｍ
にしたことを特徴とするものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。

【００１３】図１は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。

【００１４】図中、符号２１はＰ型の単結晶シリコン半
導体基板を示す。半導体基板２１の上に形成した第１の
エピタキシャル層２３と第２のエピタキシャル層２４を
Ｐ＋分離領域２５で接合分離して複数の島領域２６を形
成する。各紙間領域２６の第１と第２のエピタキシャル
層２３、２４の間にはＮ＋埋め込み層２２を埋め込んで
いる。島領域２６の１つには、Ｎ＋埋め込み層２２に重
畳してＰ＋埋め込み層２７が設けられ、Ｐ＋埋め込み層
２７は島領域２６の表面から拡散により形成したＰウェ
ル領域２８と連結している。Ｐウェル領域２８の表面に
は、Ｎ型のチャネル領域２９とＰ＋型のトップゲート領
域３０を設け、チャネルを構成するＮ型チャネル領域２
９を第２のエピタキシャル層２４表面から下方に埋め込
んでいる。Ｐウェル領域２８がバックゲートとなる。

【００１５】チャネル領域２９とトップゲート領域３０
の端部に重畳して、ウェル領域２８の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３１が形成
される。更に、チャネル領域２９を貫通するようにし
て、Ｎ＋型のソース領域３２とドレイン領域３３とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２９内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３４が
ソース電極、符号３５がドレイン電極、同じく符号３６
がゲート電極である。

【００１６】他方の島領域２６には、第２のエピタキシ
ャル層２４表面にＰ型のベース領域３７を形成し、ベー
ス領域３７の表面にＮ＋エミッタ領域３８を形成して、
島領域２６をコレクタとするＮＰＮトランジスタとす
る。符号３９はＮ＋コレクタコンタクト領域である。ま
た、符号４０はエミッタ電極、符号４１はベース電極、
符号４２はコレクタ電極である。

【００１７】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、第２のエピタキシャ
ル層２４表面を被覆するシリコン酸化膜４３の上を延在
し、各回路素子間を接続して集積回路網を形成する。こ
のうち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３
６は、酸化膜４３の上を拡張されて、例えば直径が１．
０〜１．５ｍｍの円形パターンからなる拡張電極４４に
連続する。拡張電極４４が、エレクトレットコンデンサ
マイクに接続される。

【００１８】拡張電極４４の下部は、酸化膜４３を挟ん
でＰ＋分離領域２５で囲まれた島領域２６の一つが位置
する。Ｎ＋埋め込み層２２は設けていない。また、回路
素子を収納することもない。

【００１９】基板２１には、電極４５によって分離領域
を介して、及び裏面電極を介して接合分離用の接地電位
ＧＮＤが与えられる。拡張電極４４下部の島領域２６は
電位を印加しないフローティング状態で利用する構成と
している。

【００２０】そして、通常のバイポーラ型集積回路のＮ
ＰＮトランジスタが要求するエピタキシャル層２３の比
抵抗が５〜２０Ω・ｃｍであるのに対して、本発明の第
１のエピタキシャル層２３ではこれを１００〜５０００
Ω・ｃｍとする。第２のエピタキシャル層２４は上記し
たとおり０．５〜２０Ω・ｃｍの比抵抗を持つ。

【００２１】その結果、拡張電極４４下部の島領域２６
は、第２のエピタキシャル層２３と基板２１との間に１
００〜５０００Ω・ｃｍの高比抵抗層が介在することに
なる。この値は、回路的には殆ど絶縁状態にしたのに等
しい。尚、例えば比抵抗が１０００Ω・ｃｍともなれば
導電型を定義することが困難であり、表記ではＮ−型と
しているが、イントリシック（ｉ）型と称しても良い。

【００２２】図２は、この半導体装置の全体像を示す平
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４４が設けられており、拡張
電極４４の一部が延在してＪ−ＦＥＴ素子５１のゲート
電極３６に接続されている。半導体チップ５０の周辺部
には、外部接続用のボンディングパッド５２が複数個配
置されている。ボンディングパッド５２は、１辺が１０
０〜３００μｍの正方形を有する。他の回路素子、例え
ばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡
張電極４４を除いた領域に、拡張電極４４を取り囲むよ
うにして配置されている。

【００２３】図３に等価回路図を示した。第１のエピタ
キシャル層２３を高比抵抗としたことによって、拡張電
極４４と島領域２６との間に形成される寄生容量Ｃ１
と、島領域２６と基板２１との間で形成される寄生容量
Ｃ２との間に、第１のエピタキシャル層２３が形成する
抵抗Ｒが直列接続される。この抵抗Ｒの働きによって、
拡張電極４４から基板２１（接地電位ＧＮＤ）との間の
回路接続を遮断し、拡張電極４４から基板２１への信号
の漏れを防止できる。

【００２４】尚、島領域２６とＰ＋分離領域２５とのＰ
Ｎ接合によっても容量Ｃ３が発生して、接地電位ＧＮＤ
との間に接続されるものの、面積比で考慮すれば容量Ｃ
３は無視し得る範囲内（容量Ｃ１の数十ｐＦに対して数
ｐＦ）である。容量Ｃ３をも考慮するので有れば、少な
くとも拡張電極４４を囲む分離領域２５表面には接地電
極を配置しないパターン設計が望ましい。

【００２５】また、Ｊ−ＦＥＴ素子を形成した島領域２
６自体もフローティング状態で利用する構成とした。こ
れにより、Ｐ＋埋め込み層２７、Ｐ型ウェル領域２８、
ゲートコンタクト領域３１など、ゲート電位が印加され
るＰ型領域と島領域２６との接合に生じる空乏層を拡大
して、接地電位ＧＮＤに対する寄生容量を小さくするこ
とが出来る。これも、拡張電極４４から接地電位への漏
れ電流を防止することに寄与する。

【００２６】以下に本発明の製造方法を、図４〜図７を
用いて説明する。

【００２７】第１工程：図４（Ａ）参照 半導体基板２１を準備する。第１のエピタキシャル層２
３を気相成長法によって形成する。膜厚は５〜１２μｍ
とし、比抵抗ρ＝１００〜５０００Ω・ｃｍとする。こ
の様な高比抵抗は、例えば気相成長法によってエピタキ
シャル成長させるときに、不純物を供給しないノンドー
プ成長で形成する事により、得ることが出来る。

【００２８】第２工程：図４（Ｂ）参照 第１のエピタキシャル層２３の表面を熱酸化して酸化膜
を形成し、ホトエッチング手法によって酸化膜に開口部
分を形成する。該開口部分に露出する第１のエピタキシ
ャル層２３表面に、アンチモン（Ｓｂ）を拡散してＮ＋
型の埋め込み層２２を形成する。

【００２９】第３工程：図５（Ａ）参照 選択マスクの開口部分を通して第１のエピタキシャル層
２３表面にボロン（Ｂ）をイオン注入し、Ｐ＋型の埋込
層２７および分離領域２５ａを形成する。

【００３０】第４工程：図５（Ｂ）参照 第１のエピタキシャル層２３の表面を清浄化し、再度気
相成長法によって第２のエピタキシャル層２４を形成す
る。膜厚は５〜１２μｍとし、比抵抗ρ＝０．５〜２０
Ω・ｃｍとする。

【００３１】その後、第２のエピタキシャル層２４の表
面にＳｉ酸化膜を形成し、その上にレジストマスクを形
成する。レジストマスクの開口部を通してボロン（Ｂ、
ＢＦ２）をイオン注入してＰ型のウェル領域２８を形成
する。

【００３２】第５工程：図６（Ａ）参照 全体に１１００℃、１〜３時間程度の熱処理を与えて、
イオン注入したＰ型のウェル領域２８を熱拡散し、更に
は、Ｓｉ酸化膜の上にイオン注入用のレジストマスクを
形成し、上側の分離領域２５ｂに対応する部分の開口部
を介してＰ型の不純物、ここではボロンをイオン注入す
る。そして前記レジストマスクを除去した後、上側と下
側の分離領域２５ａ、２５ｂが結合するまで、そしてＰ
型埋め込み層２７とＰ型ウェル領域２８とが結合するま
で、同じく１１００℃、１〜３時間程度の熱処理で拡散
する。分離領域２５によって、第１と第２のエピタキシ
ャル層２３、２４が接合型電界効果トランジスタ（Ｊ−
ＦＥＴ）等を形成すべき島領域２６に接合分離される。

【００３３】第６工程：図６（Ｂ）参照 先の熱処理によって第２のエピタキシャル層２４表面に
成長したＳｉＯ２膜を除去した後、再度５００Å程度の
ＳｉＯ２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜
によりイオン注入用マスクを付け、ＮＰＮトランジスタ
のベース領域３７とゲートコンタクト領域３１に対応す
る部分を開口し、ここにベースの不純物であるボロンを
イオン注入する。そしてレジストマスク除去の後、１１
００℃、１〜２時間の熱処理によりベース拡散を行う。
ベース領域３７とゲートコンタクト領域３１はＰ型ウェ
ル領域２８よりは浅い拡散領域とし、ゲートコンタクト
領域３１はＰ型ウェル領域２８とＮ型島領域２６とのＰ
Ｎ接合の上部を覆うようにして配置されている。即ち、
ゲートコンタクト領域３１はＰ型ウェル領域２８の周辺
部分を環状に取り囲んでいる。そして、再度イオン注入
用マスクを付け直し、形成予定のエミッタ領域３８、ソ
ース領域３２、ドレイン領域３３およびコレクタコンタ
クト領域３９に対応する部分を開口し、ここにＮ型の不
純物であるヒ素またはリンをイオン注入する。

【００３４】第７工程：図７（Ａ）参照 更に、レジストマスクを付け直して、チャネル領域２９
に対応する部分のＳｉ酸化膜上に開口部６０を具備する
マスク層６１を形成する。開口部６０の端は、ゲートコ
ンタクト領域３１の上部に位置して、ウェル領域２８の
表面及び環状に形成されたゲートコンタクト領域３１の
内周端近傍の表面を露出する。そして、マスク層６１の
開口部を通してＮ型の不純物であるヒ素またはリンを１
×１０¹²〜１０¹³atoms／cm²でイオン注入し、チャネル
領域２９を形成する。

【００３５】マスク層６１をそのままに、開口部６０を
通してＰ型の不純物であるＢ又はＢＦ₂を１×１０¹³〜
１０¹⁴atoms／cm²でイオン注入し、トップゲート領域３
０を形成する。

【００３６】その後前記イオン注入用マスクを取り除
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３８、ソース領域３２、ドレイン領域３３
を熱拡散すると共に、チャネル領域２９とトップゲート
領域３０を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域２９とトップゲート領域３０のイオン注入と熱
処理を行っても良い。

【００３７】第８工程：図７（Ｂ）参照 これらの熱処理によって第２のエピタキシャル層２４表
面に形成されたシリコン酸化膜６２に、一般的なホトエ
ッチング手法によってコンタクト孔６３を形成する。拡
張電極４４を形成すべき領域には、既に膜厚８０００〜
２００００Åのシリコン酸化膜６２が形成されている。
これらの酸化膜厚を更に厚くするためにＣＶＤ酸化膜、
ＳｉＮ膜等を形成しても良い。

【００３８】そして、全面にアルミニウム材料をスパッ
タあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極３４、ドレイン
電極３５、ゲート電極３６、エミッタ電極４０、ベース
電極４１、コレクタ電極４２、接地電極４５、及び拡張
電極４４を形成して、図１の構成を得る。

【００３９】上記の実施例は、Ｊ−ＦＥＴとしてＮチャ
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。

【００４０】

【発明の効果】本発明によれば、第１のエピタキシャル
層２３の比抵抗を増大することによって、拡張電極４４
と基板２１（接地電位）との間に抵抗Ｒを直列接続し、
これによって拡張電極４４に印加された信号電流が基板
２１へ漏れるのを防止できる利点を有する。

【図面の簡単な説明】

【図１】本発明を説明する為の断面図である。

【図２】本発明を説明する為の平面図である。

【図３】本発明を説明するための回路図である。

【図４】本発明の製造方法を説明する為の断面図であ
る。

【図５】本発明の製造方法を説明する為の断面図であ
る。

【図６】本発明の製造方法を説明する為の断面図であ
る。

【図７】本発明の製造方法を説明する為の断面図であ
る。

【図８】従来例を説明するための断面図である。

【図９】従来例を説明するための回路図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/808 Ｈ０４Ｒ 19/01 Ｆターム(参考） 5D021 CC07 CC12 5F082 BA01 BA02 BA12 BC20 EA09 EA22 GA03 5F102 GA12 GA16 GB01 GC02 GD04 GJ02 GL02 GL03 HC01 HC07

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板と、前記基板の上
   に形成した第１のエピタキシャル層と、前記第１のエピ
   タキシャル層の上に形成した第２のエピタキシャル層
   と、前記第１と第２のエピタキシャル層を分離した島領
   域と、前記島領域の１つに形成した入力トランジスタ
   と、前記半導体層の表面を被覆する絶縁膜と、前記入力
   トランジスタの入力端子に接続され前記絶縁膜の上に延
   在された拡張電極とを備え、 前記拡張電極下部の前記第１のエピタキシャル層の比抵
   抗を１００〜５０００Ω・ｃｍにしたことを特徴とする
   半導体装置。
2. 【請求項２】 前記第１のエピタキシャル層の比抵抗が
   前記半導体チップの全域にわたって同じ比抵抗を具備す
   ることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記入力トランジスタが、接合型電界効
   果トランジスタであることを特徴とする請求項１記載の
   半導体装置。