KR20010011793A - 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 - Google Patents

소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 Download PDF

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 적층시킨 구조의 바이씨모스 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 의한 바이씨모스는, 반도체 기판, 절연층 및 반도체층으로 된 소이 기판과, 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터와, 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스와, 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 절연층을 관통하여 형성된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 한다.

Description

소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 {BiCMOS having CMOS of SOI structure and vertical bipolar transistor}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 SOI(Silicon On Insulator) 구조의 CMOS와 수직형 바이폴라 트랜지스터(Bipolar Junction Transistor; BJT)를 하나의 기판에 적층시킨 구조의 바이씨모스(BiCMOS) 및 그 제조방법에 관한 것이다.
CMOS 트랜지스터는 다른 소자에 비해 전력 소모와 집적도 면에서 탁월하기 때문에 디지털 회로의 구현에 매우 적합하다. 그러나, 전류 구동 능력과 아날로그 회로의 특성이 바이폴라 트랜지스터에 비해 현저히 떨어지기 때문에, 고속 동작을 필요로 하거나 아날로그 회로가 복합된 디지털 회로에서는 CMOS와 바이폴라 트랜지스터를 복합한 BiCMOS 구조를 사용하는 것이 유리하다.
SOI 구조의 CMOS는 기판층(substrate layer)과 표면층(surface layer)을 절연층(insulating layer)을 이용하여 격리시켜 표면층에만 소자를 형성한 구조로서, 드레인/ 소오스와 바디 사이의 접합 면적이 벌크 기판에 형성된 CMOS 보다 줄어서 기생 정션 커패시턴스(junction capacitance)가 작아지게 된다. 이와 같은 기생 커패시턴스(parastic capacitance)의 감소는 로딩 커패시턴스(loading capacitance)를 줄이게 되어 동작 속도를 증가시키고 전력 소모를 감소시킨다.
도 1은 SOI 구조의 CMOS와 바이폴라 트랜지스터를 하나의 기판에 형성한 종래의 바이씨모스를 도시한 단면도로서, 도면부호 "10"은 반도체 기판을, "12"는 NPN 바이폴라 트랜지스터의 콜렉터를, "14"는 NPN 바이폴라 트랜지스터의 베이스를, "16"은 절연층을, "18"은 NMOS의 채널영역을, "20"은 NMOS의 소오스/ 드레인을, "22"는 PMOS의 채널영역을, "24"는 PMOS의 소오스/ 드레인을, "26"은 절연막을, "28"은 NMOS의 게이트를, "30"은 PMOS의 게이트를, 그리고 "32"는 바이폴라 트랜지스터의 에미터를 나타낸다.
도 1의 종래의 바이씨모스는 SOI 구조의 CMOS가 형성된 영역과 별도의 영역에 바이폴라 트랜지스터를 형성하였다. 즉, CMOS는 절연층(16) 상에 SOI 구조로 형성되고, 바이폴라 트랜지스터는 상기 CMOS와는 별도의 영역의 반도체 기판(10)에 형성되었다.
도 1과 같은 종래의 바이씨모스에 의하면, SOI 구조의 CMOS와 바이폴라 트랜지스터를 각각 별도의 영역에 형성하기 때문에 집적도를 저하시킨다는 단점이 있다.
본 발명의 목적은 집적도를 향상시킬 수 있고, SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터 사이의 절연을 용이하게 할 수 있는 바이씨모스를 제공하는데 있다.
본 발명의 다른 목적은 상기 바이씨모스를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
도 1은 SOI 구조의 CMOS와 바이폴라 트랜지스터를 하나의 기판에 형성한 종래의 바이씨모스를 도시한 단면도이다.
도 2는 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 형성한 본 발명의 일 실시예에 의한 바이씨모스를 도시한 단면도이다.
도 3 내지 도 12는 상기 도 2의 바이씨모스를 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 바이씨모스는, 반도체 기판, 절연층 및 반도체층으로 된 소이 기판과, 상기 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스와, 상기 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 상기 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 상기 절연층을 관통하여 형성된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 한다.
상기 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 어느 하나는 상기 절연층을 관통하여 형성된 제2 비아층을 통해 상기 반도체층에 형성된 랜딩 패드층와 연결되어 있으며, 상기 제1 비아층과 접하는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 어느 하나에는 불순물 플럭층이 형성되어 있다.
상기 다른 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 바이씨모스 제조방법은, 반도체 기판, 절연층 및 반도체층으로 된 SOI 기판을 준비하는 단계와, 상기 반도체 기판에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계와, 상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판과 중첩되는 상부의 반도체층에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계와, 상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성함으로써 상기 NMOS와 PMOS로 구성된 씨모스를 형성하는 단계와, 상기 CMOS를 구성하는 각 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 각 요소들 중 적어도 하나를 연결하기 위한 적어도 하나의 홀을 상기 절연층에 형성하는 단계와, 상기 홀을 도전물질로 채움으로써 CMOS를 구성하는 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 요소들 중 적어도 하나를 전기적으로 연결하는 단계를 구비하는 것을 특징으로 한다.
상기 반도체층에 바이폴라 트랜지스터를 구성하는 요소들 중 어느 하나와 접속하기 위한 랜딩 패드층을 형성하는 단계와, 상기 씨모스를 구성하는 요소들 중 적어도 하나와 전기적으로 연결되는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 적어도 어느 하나에 불순물 플럭층을 형성하는 단계를 더 구비한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 형성한 본 발명의 일 실시예에 의한 바이씨모스를 도시한 단면도이다.
도 2에 의한 바이씨모스는, 반도체 기판(40)과는 절연층(44)에 의해 격리된 반도체층에 p+ 소오스/ 드레인(84)과, n- 채널영역(62)과, 게이트 전극(70a)로 이루어진 PMOS와, n+ 소오스/ 드레인(78)과, p- 채널영역(46)과, 게이트 전극(70b)로 이루어진 NMOS와, 상기 PMOS와 NMOS의 수직 하부의 반도체 기판(40)에 형성되고 콜렉터(42), 베이스(52) 및 에미터(94)로 구성된 수직형 바이폴라 트랜지스터로 구성되어 있다. 바이폴라 트랜지스터의 에미터(94)는 제1 비아층(104)에 의해 PMOS의 드레인 (또는 소오스)(84)와 연결되어 있고, 바이폴라 트랜지스터의 베이스(52)는 이 베이스(52) 내에 형성된 베이스 플럭층(102)를 개재하여 제2 비아층(106)을 통해 상기 반도체층에 형성되어 있는 랜딩 패드(86)와 연결되어 있으며, 바이폴라 트랜지스터의 콜렉터(42)는 이 콜렉터(42) 내에 형성된 콜렉터 플럭층(96)을 개재하여 제3 비아층(108)을 통해 상기 NMOS의 소오스 (또는 드레인)(78)와 연결되어 있다.
도 2의 본 발명의 일 실시예에 의해 제조된 바이씨모스는, 수직형 바이폴라 트랜지스터와 PMOS와 NMOS로 구성된 SOI 구조의 CMOS가 수직적으로 중첩되게 위치하므로 도 1의 종래의 바이씨모스 보다 집적도를 향상시킬 수 있다. 또한, 바이폴라 트랜지스터의 SOI 구조의 CMOS는 절연층(44)에 의해 절연되므로 두 소자 사이의절연을 위해 복잡한 공정을 진행하지 않아도 된다. 즉, SOI 구조의 기판은 반도체층 (CMOS가 형성되어 있는 층), 절연층(44) 및 반도체 기판(40)으로 구성되어 있는데, CMOS는 이중 반도체층에 형성되고, 절연층(44)을 개재하여 그 하부에 중접되도록 존재하는 반도체 기판(40)에는 바이폴라 트랜지스터를 형성함으로써 칩 면적의 효율성을 증대시켰다.
도 2를 참조하면, 절연층(44)을 경계로 해서 위쪽의 반도체층에는 PMOS와 NMOS이 각각 형성되어 있고, 아래쪽의 반도체 기판(40)에는 NPN 바이폴라 트랜지스터가 형성되어 있다. 즉, 도 2는 CMOS와 바이폴라 트랜지스터(BJT)가 절연층(44)을 개재하여 수직으로 중접되도록 형성되어 있음을 보여준다. 이를 위해서, MOS의 드레인 및 소오스와 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42)를 수직으로 중첩되도록 정렬시키고, 이들을 제1 및 제3 비아층(104 및 108)을 이용하여 연결시킨다. 이때, 베이스(52)와 같이 MOS와 연결되지 않는 영역은 n+ 또는 p+ 불순물을 도핑되어 있는 랜딩 패드층(landing pad layer)(86)으로 상위 메탈과 접촉시킨다.
도 2는 PMOS의 소오스(S)(84)는 외부 전극과 연결되고 드레인(D)(84)은 제1 비아층(104)을 통해 바이폴라 트랜지스터의 에미터(94)와 연결되며, NMOS의 소오스(S)(78)는 외부 전극과 연결되고 드레인(D)(78)은 제3 비아층(108)을 통해 바이폴라 트랜지스터의 콜렉터(42)와 연결되며, 바이폴라 트랜지스터의 베이스(52)는 제2 비아층(106)을 거쳐 랜딩 패드층(86)을 통해 상위 메탈과 접촉하는 구조를 도시하고 있다. 그러나, CMOS를 SOI 구조로 형성하고, CMOS 수직 하부의 반도체 기판에 상기 CMOS와 중첩되도록 바이폴라 트랜지스터를 형성함으로써 집적도 증가와 더불어 CMOS와 바이폴라 트랜지스터 사이의 절연 특성을 향상시킨다는 본 발명의 목적은 도 2의 도시된 구조에만 한정되는 것은 아니다.
소자 구현의 필요에 따라, PMOS의 소오스/ 드레인(84)은 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42) 중 어느 하나와 임의적으로 연결될 수 있고, NMOS의 소오스/ 드레인(78) 또한 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42) 중 어느 하나와 임의적으로 연결될 수 있다. 즉, CMOS를 구성하는 각 요소들 (소오스, 드레인 및 게이트 전극)은 소자 구현의 필요에 따라 바이폴라 트랜지스터의 각 요소들 (에미터, 베이스 및 콜렉터)와 각각 임의적으로 연결될 수 있다. 물론, 랜딩 패드층(86)을 도 2에서와 같이 도입할 수도 있고 도입하지 않을 수도 있으며 이는 필요에 따라 선택할 수 있다.
도 3 내지 도 12는 상기 도 2의 바이씨모스를 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
먼저, 도 3을 참조하면, p-형의 반도체 기판(40), 절연층(44) 및 p-형의 반도체층(46)으로 구성된 SOI 기판을 준비한다. 상기 반도체 층(46) 상에 바이폴라 트랜지스터의 콜렉터 영역을 노출시키는 창을 갖는 제1 마스크 패턴(48)을 형성한다. 상기 제1 마스크 패턴(48)을 마스크로 하여 n형의 불순물 이온(50)을 주입함으로써 상기 반도체 기판(40)의 표면 근방에 n형의 상기 콜렉터(42)를 형성한다.
도 4를 참조하면, 상기 제1 마스크 패턴을 제거한 후, 바이폴라 트랜지스터의 베이스 영역을 노출시키는 창을 갖는 제2 마스크 패턴(54)을 반도체층(46) 상에 형성한다. 상기 제2 마스크 패턴(54)을 마스크로 하여 p형의 불순물 이온(56)을 주입함으로써 상기 콜렉터(42) 내에 p형의 베이스(52)를 형성한다.
도 5를 참조하면, 상기 제2 마스크 패턴을 제거한 후, PMOS가 형성될 영역을 노출시키는 창을 갖는 제3 마스크 패턴(58)을 반도체층(46) 상에 형성한다. 이어서, 상기 제3 마스크 패턴(58)을 마스크로 하여 n형의 불순물 이온(60)을 저농도로 주입함으로써 상기 p-형의 반도체층(46)에 n-형의 불순물층(62)을 형성한다.
도 6을 참조하면, 상기 제3 마스크 패턴을 제거한 후, 상기 NMOS가 형성될 영역 및 상기 불순물층(62)을 덮는 모양의 제4 마스크 패턴(64)을 형성한다. 상기 제4 마스크 패턴(64)을 이용하여 p-형의 불순물층(46) 및 n-형의 불순물층(62)을 제외한 영역에 필드 산화막(66)을 형성한다.
도 7을 참조하면, 상기 제4 마스크 패턴을 제거한 후, 결과물 기판 전면에 게이트 산화막(68)과 게이트 전극 형성을 위한 도전물질층(70)을 적층한다. 이후, 상기 도전물질층(70) 상에 NMOS 및 PMOS의 게이트 전극을 형성하기 위한 제5 마스크 패턴(72)을 형성한다.
도 8을 참조하면, 상기 제5 마스크 패턴(도 7의 72)을 이용한 식각공정으로 상기 도전물질층 및 게이트 산화막(68)을 식각함으로써 PMOS의 게이트 전극(70a)과 NMOS의 게이트 전극(70b)을 형성한다. 이후, 상기 제5 마스크 패턴을 제거하고, p- 반도체층을 노출시키는 창을 갖는 제6 마스크 패턴(74)을 형성한 후, n형의 불순물 이온(76)을 주입함으로써 상기 NMOS 게이트 전극(70b) 양측의 반도체층에 NMOS의 소오스/ 드레인(78)을 형성한다.
도 9를 참조하면, 상기 제6 마스크 패턴을 제거한 후, n-형 불순물층(62)과 바이폴라 트랜지스터의 베이스의 랜딩 패드가 형성될 영역 (베이스(52) 상부 중 상기 n-형 불순물층(62)과 중첩하지 않는 영역)을 노출시키는 창을 갖는 제7 마스크 패턴(80)을 형성한다. 이후, 상기 제7 마스크 패턴(80)을 마스크로 하여 p형 불순물 이온(82)을 고농도로 주입함으로써 상기 PMOS의 소오스/ 드레인(84)과 바이폴라 트랜지스터의 베이스(52)의 랜딩 패드층(86)을 형성한다.
도 10을 참조하면, 상기 제7 마스크 패턴을 제거한 후, 상기 PMOS의 드레인 (또는 소오스)(84)과 그 하부의 절연층(44)을 관통하는 제1 홀(90)과 NMOS의 드레인 (또는 소오스)(78)과 그 하부의 절연층(44)을 관통하는 제2 홀(92)을 제8 마스클 패턴(88)을 이용한 사진식각 공정으로 형성한다. 이후, 결과물 전면에 n형 불순물 이온을 고농도로 주입함으로써 상기 베이스(52) 내에는 바이폴라 트랜지스터의 에미터(94)를 형성하고, 상기 콜렉터(42) 내에는 콜렉터 플럭층(96)을 형성한다.
도 11을 참조하면, 상기 제8 마스크 패턴을 제거한 후, 상기 랜딩 패드(86)과 그 하부의 절연층(44)을 관통하는 제3 홀(100)을 제9 마스크 패턴(98)을 이용한 사진식각 공정으로 형성한다. 이후, 결과물 전면에 p형의 불순물 이온을 고농도로 주입함으로써 상기 베이스(52) 내에 베이스 플럭층(102)을 형성한다.
도 12를 참조하면, 상기 제9 마스크 패턴을 제거한 후, 텅스텐과 같은 도전물질로 상기 제1, 제2 및 제3 홀을 각각 매립함으로써 상기 에미터(94)와 접속하는 제1 비아층(104)를, 상기 베이스 플럭층(102)과 접속하는 제2 비아층(106) 및 상기 콜렉터 플럭층(96)과 접속하는 제3 비아층(108)을 각각 형성한다.
도 3 내지 도 12는 본 발명의 일 실시예에 의한 바이씨모스를 제조하는 방법에 대해 설명하고 있다. 따라서, 도 3 내지 도 12의 방법은 도 2의 구조를 구현하는데 한정된다. 도 2의 연결구조와 다른 연결구조를 가지는 본 발명의 다른 실시예(CMOS를 구성하는 각 요소들 (소오스, 드레인 및 게이트 전극)은 소자 구현의 필요에 따라 바이폴라 트랜지스터의 각 요소들 (에미터, 베이스 및 콜렉터)와 각각 임의적으로 연결하는 구조)에 의한 바이씨모스를 구현하고자 할 경우, CMOS를 구성하는 각 요소들과 바이폴라 트랜지스터의 각 요소들을 연결하는 순서를 구현하고자 하는 소자에 맞게 적절하게 변경하면 된다.
즉, p-형 반도체 기판(40), 절연층(44) 및 p-형 반도체층(46)으로 된 SOI 기판을 준비하는 단계와, 상기 p-형 반도체 기판(40)에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계와, 상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판(40) 수직으로 중첩되는 상부의 p-형 반도체층(46)에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계와, 상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성하는 단계와, CMOS를 구성하는 각 요소들과 바이폴라 트랜지스터를 구성하는 각 요소들 중 소자 구현에 필요에 따라 연결되어야하는 요소들 사이를 연결하기 위한 홀들을 형성하는 단계와, 상기 홀들을 도전물질로 매우므로써 CMOS의 임의의 요소와 바이폴라 트랜지스터의 임의의 요소를 전기적으로 연결하는 단계로 진행한다.
본 발명에서는 SOI 구조의 CMOS에서 사용되지 않는 반도체 기판에 수직형 바이폴라 트랜지스터를 형성함으로써 CMOS와 바이폴라 트랜지스터를 적층시킬 수 있다. 그리고, CMOS와 바이폴라 트랜지스터 사이에 절연층(44)이 존재하기 때문에 별도의 소자분리 공정(isolation process)이 요구되지 않는다. 그리고 CMOS와 BJT가 서로 다른 층에 개별적으로 형성시키기 때문에 공정이 간단해지고 복합화에 따른 소자의 성능 저하 또한 작아진다.
본 발명에 의한 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 및 그 제조방법에 의하면, 소이 구조의 씨모스와 바이폴라 트랜지스터를 절연층을 개재하여 각각 상부 반도체층 및 하부 반도체 기판에 중첩적으로 형성함으로써 소자의 집적도를 향상시킬 수 있다. 또한, 소이 구조의 씨모스와 바이폴라 트랜지스터 사이는 소이 구조에 사용되는 절연층을 개재시킴으로써 두 소자 사이의 절연을 용이하게 할 수 있다.

Claims (6)

  1. 반도체 기판, 절연층 및 반도체층으로 된 소이 기판;
    상기 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터;
    상기 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스; 및
    상기 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 상기 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 상기 절연층을 관통하여 형성된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.
  2. 제1항에 있어서,
    상기 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 어느 하나는 상기 절연층을 관통하여 형성된 제2 비아층을 통해 상기 반도체층에 형성된 랜딩 패드층와 연결되어 있는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.
  3. 제1항에 있어서,
    상기 제1 비아층과 접하는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 어느 하나에는 불순물 플럭층이 형성되어 있는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.
  4. 반도체 기판, 절연층 및 p-형 반도체층으로 된 SOI 기판을 준비하는 단계;
    상기 반도체 기판에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계;
    상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판과 중첩되는 상부의 반도체층에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계;
    상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성함으로써 상기 NMOS와 PMOS로 구성된 씨모스를 형성하는 단계;
    상기 CMOS를 구성하는 각 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 각 요소들 중 적어도 하나를 연결하기 위한 적어도 하나의 홀을 상기 절연층에 형성하는 단계; 및
    상기 홀을 도전물질로 채움으로써 CMOS를 구성하는 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 요소들 중 적어도 하나를 전기적으로 연결하는 단계를 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.
  5. 제4항에 있어서,
    상기 반도체층에 바이폴라 트랜지스터를 구성하는 요소들 중 어느 하나와 접속하기 위한 랜딩 패드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.
  6. 제4항에 있어서,
    상기 씨모스를 구성하는 요소들 중 적어도 하나와 전기적으로 연결되는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 적어도 어느 하나에 불순물 플럭층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.
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