JP2001237249A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001237249A
JP2001237249A JP2000048937A JP2000048937A JP2001237249A JP 2001237249 A JP2001237249 A JP 2001237249A JP 2000048937 A JP2000048937 A JP 2000048937A JP 2000048937 A JP2000048937 A JP 2000048937A JP 2001237249 A JP2001237249 A JP 2001237249A
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electrode
bipolar transistor
substrate
soi
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Takasumi Oyanagi
孝純 大柳
Tokuo Watanabe
篤雄 渡辺
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Hitachi Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H10D10/041—Manufacture or treatment of thin-film BJTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/311—Thin-film BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】縦形のバイポーラトランジスタに匹敵する性能
の横形のバイポーラトランジスタを備えた半導体装置を
構成する。 【解決手段】ＳＯＩ基板１００中の埋め込み酸化膜１０
１に到達するトレンチ溝に導電性の膜を充填して形成し
た導電性の膜５０をエミッタおよび／またはコレクタに
利用することにより簡単なプロセスでバイポーラトラン
ジスタを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】一般にＳｉ基板上またはＳＯＩ基板上に
形成するバイポーラトランジスタは、縦形構造に構成さ
れる。縦形にすることによりベース幅を薄くすることが
可能であると共に、エミッタ・ベース間の接合面積をほ
ぼ能動領域の大きさに止めることができるために、高性
能化が可能である。
【０００３】しかし、縦形構造にするためには、ｎ+埋
め込み層が必須となる。ところが、ｎ+埋め込み層のた
めにＳＯＩ基板を用いた場合には、デバイス形成領域の
Ｓｉ層の厚さが厚くならざるをえない。そこで、薄いＳ
ｉ層を持つＳＯＩ基板上で、横型のバイポーラトランジ
スタを形成する複数の提案がなされているが、プロセス
が複雑である。
【０００４】例えば、1993年のIEDM（IEDM93、p.75-7
8）では、Ｎ型のコレクタドリフト領域を酸化膜マスク
により決定し、コレクタ電極として高濃度のｎ型不純物
をイオン注入してコレクタ電極を形成し、その後、ｐ型
不純物をイオン注入してベース領域を形成し、その後、
コレクタドリフト領域を規定した酸化膜をマスクとし
て、ベース領域をシリコンエッチングして狭いベース領
域を形成し、その後、ｎ型のポリシリコンを堆積してエ
ミッタ電極を形成するバイポーラトランジスタが報告さ
れている。その他、IEDM91、p.663-667にもＳＯＩ基板
の上に形成したラテラルバイポーラトランジスタが報告
されている。
【０００５】
【発明が解決しようとする課題】従来のようにしてＳＯ
Ｉ基板上にラテラルバイポーラトランジスタを形成する
構成は、複雑な製造プロセスとならざるを得なかった。
【０００６】本発明の目的は、簡単な製造プロセスによ
り、デバイスの性能としても縦形のバイポーラトランジ
スタに匹敵する横型のバイポーラトランジスタを構成す
ることができる半導体装置およびその製造方法を提案す
ることにある。
【０００７】
【課題を解決するための手段】本発明は、ＳＯＩ基板中
の埋め込み酸化膜に到達する溝（トレンチ溝）を導電性
膜または金属膜で充填した電極をエミッタ電極および／
またはコレクタ電極に利用することにより製造プロセス
を簡単にし、デバイスの性能としても縦形のバイポーラ
トランジスタに匹敵する横型のバイポーラトランジスタ
を構成することを特徴とする。
【０００８】トレンチ溝を通して例えばｐ型不純物を気
相拡散またはプラズマドーピング法，斜めイオン注入法
などを用いて注入することにより、ＳＯＩ基板表面から
埋め込み酸化膜まで垂直方向に均一な濃度分布をもつ非
常に薄いベース層を形成することができる。また、エミ
ッタ層は、トレンチ溝に例えばｎ型ポリシリコンを充填
した後に基板全体を高温にさらすことでｎ型ポリシリコ
ンよりｎ型不純物を拡散させる方法をとることもでき
る。また、ベース層を形成した後にリンなどをドーピン
グする方法として古くから用いられているリンデポ法を
用いることにより、エミッタ領域を形成後に金属膜を充
填する方法も用いることができる。
【０００９】更に本発明のバイポーラトランジスタのエ
ミッタ電極およびコレクタ電極は、トレンチ溝を導電型
の半導体膜または金属で充填した構成とすることによ
り、基板表面から埋め込み酸化膜まで垂直方向に均一な
電圧を印加することができ、ラテラルバイポーラとして
の性能向上につながる。
【００１０】また、本発明の特徴して、層間絶縁膜を形
成後にバイポーラトランジスタのエミッタ電極および／
またはコレクタ電極を形成する製造方法とした。このこ
とにより、ＳＯＩ基板上に共に形成されるＭＯＳトラン
ジスタの微細加工に影響を及ぼさないため、微細ＭＯＳ
トランジスタと混在させることが容易である。しかも、
層間絶縁膜を形成後に行うことにより、エミッタ電極お
よび／またはコレクタ電極に金属膜を用いることも可能
である。
【００１１】
【発明の実施の形態】以下、本発明の複数の実施の形態
について説明する。各実施の形態における同一または等
価な構成手段については、同一の参照符号を付して重複
する説明を省略する。
【００１２】（第１の実施の形態）図１は、本発明の第
１の実施の形態であるバイポーラトランジスタの縦断側
面図である。
【００１３】このバイポーラトランジスタは、Ｓｉ層の
厚さが１〜２μｍ以下のｎ型のＳＯＩ(Silicon On Insu
lator)基板１００上に形成されたデバイスのアクティブ
領域と１層目配線間に形成された層間絶縁膜２０を貫通
して該ＳＯＩ基板１００中の埋め込み酸化膜１０１まで
到達する溝に例えばｎ型のポリシリコン膜のような導電
性の膜５０を埋め込んで形成したエミッタ電極を備え、
この埋め込まれた導電性の膜５０に沿って形成した均一
なｐ型のベース層７０を備えたＮＰＮ型のバイポーラト
ランジスタである。
【００１４】この実施の形態では、導電性の膜（ｎ型の
ポリシリコン膜）５０からＳＯＩ基板１００中に例えば
リンを拡散させることによりｎ型のエミッタ領域６０を
形成し、ｎ型のコレクタ領域４０はＳＯＩ基板１００の
表面に形成している。
【００１５】因に、１０，１１，１２はフィールド酸化
膜、３０，３１はトレンチ溝に充填した素子分離用絶縁
膜、４１はコレクタ用コンタクト穴、８０はベースコン
タクト用高濃度領域である。
【００１６】また、ベース領域とメタル配線とのコンタ
クト構造については、後述する第５の実施の形態で説明
する。
【００１７】この実施の形態は、ｎ型のＳＯＩ基板１０
０を使用した構成であるが、ｐ型のＳＯＩ基板を用いて
ｐ型のエミッタ電極を形成することにより、ＰＮＰ型の
トランジスタも同様に構成することができる。
【００１８】（第２の実施の形態）図２は、本発明の第
２の実施の形態であるバイポーラトランジスタの縦断側
面図である。
【００１９】このバイポーラトランジスタは、ｎ型のＳ
ＯＩ基板１００に形成されたデバイスのアクティブ領域
と１層め配線間に形成された層間絶縁膜２０を貫通して
該ＳＯＩ基板１００の埋め込み酸化膜１０１まで到達す
る溝に例えばｎ型のポリシリコン膜のような導電性の膜
５３を埋め込んで形成したコレクタ電極を備えたＮＰＮ
型のバイポーラトランジスタである。
【００２０】この実施の形態では、ｐ型のベース領域７
１は、ｐ型のポリシリコン膜７２からの拡散を利用する
ことにより形成する。また、エミッタ領域６１は、ｐ型
のポリシリコン膜７２の側壁に形成した絶縁膜によるサ
イドウォール７３をマスクとして、例えば砒素などのｎ
型の不純物をイオン注入することによりｎ型に形成す
る。
【００２１】因に、１０，１１はフィールド酸化膜、２
０は層間絶縁膜、３０，３１はトレンチ溝に充填した素
子分離用絶縁膜である。
【００２２】この実施の形態は、ｎ型のＳＯＩ基板１０
０を使用した構成であるが、ｐ型のＳＯＩ基板を用いて
ｐ型のコレクタ電極を形成することにより、ＰＮＰ型の
トランジスタも同様に構成することができる。
【００２３】（第３の実施の形態）図３の（ａ）〜
（ｉ）は、本発明の第１の実施の形態で説明したバイポ
ーラトランジスタの好ましい製造工程（方法）を工程順
に示したものである。
【００２４】（ａ）工程 ｎ型のＳＯＩ基板１００上に公知のプロセスによりフィ
ールド酸化膜１０，１１，１２を形成する。
【００２５】（ｂ）工程 ベース形成領域に例えばボロンイオンのようなｐ型不純
物を金属膜とオーミック接触が取れる程度の濃度のイオ
ン注入を行ってｐ型領域８０を形成し、コレクタ形成領
域に例えば砒素イオンのようなｎ型不純物をイオン注入
してｎ型領域４０を形成する。
【００２６】（ｃ）工程 層間絶縁膜２０として例えばシリコン酸化膜をＣＶＤ法
によりデポジションして形成する。
【００２７】（ｄ）工程 層間絶縁膜２０およびＳＯＩ基板１００のシリコン領域
を貫通して該ＳＯＩ基板１００中の埋め込み酸化膜１０
１に到達するようにトレンチ溝５１を形成する。
【００２８】（ｅ）工程 例えば気相拡散法またはプラズマドーピング法によりボ
ロンを前記トレンチ溝５１の縦方向の濃度が均一になる
ように拡散し、ｐ型のベース層７０を形成する。
【００２９】（ｆ）工程 例えばリンでドープされたｎ型のポリシリコン膜５０を
堆積させてトレンチ溝５１内を埋める。
【００３０】（ｇ）工程 ポリシリコン膜５０の不要領域を例えばドライエッチン
グ法により除去し、トレンチ溝５１に埋め込まれたエミ
ッタ形成領域にのみ該ポリシリコン膜５０を残す。
【００３１】（ｈ）工程 窒素雰囲気中でアニールすることによりリンでドープさ
れたポリシリコン膜５０からリンを染み出させてｎ型の
エミッタ領域６０を形成する。
【００３２】（ｉ）工程 コレクタ電極形成用に層間絶縁膜２０にコンタクト穴４
１を形成し、また、ベース領域８０とコンタクトを取れ
るようなコンタクト穴（図示省略）を形成する。 その
後は、公知の配線工程によりメタル配線を形成してバイ
ポーラトランジスタを完成する。
【００３３】（第４の実施の形態）図４の（ａ）〜
（ｊ）は、本発明の第２の実施の形態で説明したバイポ
ーラトランジスタの好ましい製造工程を工程順に示した
ものである。
【００３４】（ａ）工程 ｎ型のＳＯＩ基板１００上に公知のプロセスによりフィ
ールド酸化膜１０，１１を形成する。
【００３５】（ｂ）工程 例えばボロンがドープされたｐ型のポリシリコン膜７２
を堆積およびエッチングにより形成する。
【００３６】（ｃ）工程 窒素雰囲気中でアニールすることにより、ポリシリコン
膜７２からボロンをＳＯＩ基板１００のシリコン基板中
に拡散し、ベース領域７１を形成する。
【００３７】（ｄ）工程 ポリシリコン膜７１の側端面にシリコン酸化膜による側
壁７３を形成する。
【００３８】（ｅ）工程 例えば砒素イオンをイオン注入して、エミッタ領域６１
を形成する。
【００３９】（ｆ）工程 例えばシリコン酸化膜２０をＣＶＤ法により堆積する。
【００４０】（ｇ）工程 トレンチ溝５２を形成する。
【００４１】（ｈ）例えばリンでドープされたｎ型のポ
リシリコン膜５３を堆積させてトレンチ溝５２を充填す
る。
【００４２】（ｉ）工程 ポリシリコン膜５３をコレクタ電極としての必要領域の
みを残すように例えばドライエッチング法により加工す
る。
【００４３】（ｊ）工程 エミッタ領域６１のコンタクト穴６２およびポリシリコ
ン膜７２，ベース領域７１に接触するようなコンタクト
穴（図示省略）を形成する。その後は、公知の配線工程
によりメタル配線を形成してバイポーラトランジスタを
完成する。
【００４４】この製造工程は、（ｄ），（ｅ）工程を図
５の（ｋ）〜（ｎ）に示すように変形することができ
る。（ａ）〜（ｃ）工程および（ｆ）〜（ｊ）工程は同
一である。
【００４５】（ｋ）工程 （ｃ）工程においてｐ型のポリシリコン膜７２からの拡
散を利用してベース領域７１を形成後に、ＣＶＤ法など
によりシリコン酸化膜を堆積し、このシリコン酸化膜を
加工することによりｐ型ポリシリコン層７２を覆うシリ
コン酸化膜７４を形成する。
【００４６】（ｌ）工程 例えばＣＶＤ法などによりシリコン酸化膜を堆積した後
にエッチバックを行い、Ｐ型ポリシリコン膜７２および
その上のシリコン酸化膜７４の側橋壁にシリコン酸化膜
によるサイドウォール７３を形成する。
【００４７】（ｍ）工程 リンでドープされたｎ型のポリシリコン膜を全体に堆積
した後にエッチングして必要領域のみ残すことによりポ
リシリコン膜６３を形成する。
【００４８】（ｎ）工程 例えば窒素雰囲気中でアニールすることにより、ｎ型の
ポリシリコン膜６３からリンを拡散させることによりエ
ミッタ領域６２を形成する。
【００４９】（第５の実施の形態）図６は、本発明の第
１の実施の形態で説明したバイポーラトランジスタのた
めの好ましいレイアウトパターン（各マスクパターンを
重ね合わせたもの）を示したものである。
【００５０】２０１，２０２はデバイスのアクティブ領
域を定めるマスクパターンであり、内側がデバイスのア
クティブ領域となる。４０１はコレクタ領域を形成する
ためのマスクパターンであり、４０２はコレクタ領域を
形成するための層間絶縁膜にコンタクト穴を形成するマ
スクパターンである。
【００５１】６０１は、ベース領域のコンタクトをオー
ミック接触にするための高濃度領域を形成するためのも
のであり、ベースと同じ導電型のイオン注入を行うため
のマスクパターンである。６０２，６０３はベース領域
と層間絶縁膜との間にコンタクト穴を形成するためのマ
スクパターンである。
【００５２】５０１はトレンチ溝を形成するためのマス
クパターンであり、５０２はトレンチ溝を埋め込んだ導
電性の膜を加工するためのマスクパターンである。
【００５３】１０００は、素子領域分離を行うためのト
レンチ溝を形成するためのマスクパターンである。
【００５４】この実施の形態では図示説明を省略する
が、各コンタクト穴のマスクパターンおよびトレンチ溝
を埋め込んだ導電性の膜を加工するためのマスクパター
ンに接するように配線パターンを形成するためのマスク
パターンも使用する。
【００５５】（第６の実施の形態）図７は、本発明の第
２の実施の形態で説明したバイポーラトランジスタのた
めの好ましいレイアウトパターン（各マスクパターンを
重ね合わせたもの）を示したものである。
【００５６】２０１，２０２はデバイスのアクティブ領
域を定めるためのマスクパターンであり、内側がデバイ
スのアクティブ領域となる。７０３，７０４は、形成す
るベース層と同じ導電型のポリシリコン膜の領域を定め
るためのマスクパターンである。７０１はエミッタ領域
を形成するためのマスクパターンであり、６０２はエミ
ッタ領域を形成するための層間絶縁膜にコンタクト穴を
形成するためのマスクパターンである。
【００５７】５０３は、コレクタ電極を形成するトレン
チ溝を形成するためのマスクパターンであり、５０４は
トレンチ溝を埋め込んだ導電性の膜を加工するためのマ
スクパターンである。
【００５８】１０００は、素子領域分離を行うためのト
レンチ溝を形成するためのマスクである。
【００５９】この実施の形態では図示説明を省略する
が、各コンタクト穴のマスクパターンおよびトレンチ溝
を埋め込んだ導電性の膜を加工するためのマスクパター
ンに接するように配線パターンを形成するためのマスク
パターンも使用する。
【００６０】（第７の実施の形態）図８は、本発明の第
７の実施の形態であるバイポーラトランジスタの縦断側
面である。
【００６１】このバイポーラトランジスタは、ｎ型のＳ
ＯＩ基板１００に形成されたデバイスのアクティブ領域
と１層目配線間に形成された層間絶縁膜２０を貫通して
該ＳＯＩ基板１００の埋め込み酸化膜１０１まで到達す
る溝に例えばｎ型のポリシリコン膜のような導電性の膜
５０を埋め込んで形成したエミッタ電極と、デバイスの
アクティブ領域と１層目配線間に形成されたフィールド
酸化膜１１および層間絶縁膜２０を貫通して該ＳＯＩ基
板１００の埋め込み酸化膜１０１まで到達する溝に例え
ばｎ型のポリシリコン膜のような導電性の膜５１を埋め
込んで形成したコレクタ電極を備えたＮＰＮ型のバイポ
ーラトランジスタである。
【００６２】因に、１０はフィールド酸化膜、、３０，
３１はトレンチ溝に充填した素子分離用絶縁膜、６０は
ｎ型のエミッタ領域、７０はｐ型のベース層、８０はベ
ースコンタクト用高濃度領域である。
【００６３】この実施の形態例は、ｎ型のＳＯＩ基板１
００を使用した構成であるが、ｐ型のＳＯＩ基板を用い
てｐ型のコレクタ電極を形成することにより、ＰＮＰ型
のトランジスタも同様に構成することができる。
【００６４】（第８の実施の形態）図９の（ａ）〜
（ｊ）は、本発明の第７の実施の形態で説明したバイポ
ーラトランジスタの好ましい製造工程を工程順に示した
ものである。
【００６５】（ａ）工程 ｎ型のＳＯＩ基板１００の上にフィールド酸化膜１０，
１１を形成する。
【００６６】（ｂ）工程 例えばボロンイオンのイオン注入を行って高濃度のｐ型
領域８０を形成する。
【００６７】（ｃ）工程 例えばＣＶＤ法などによりシリコン酸化膜（層間絶縁
膜）２０を堆積する。
【００６８】（ｄ）工程 トレンチ溝５１を形成する。
【００６９】（ｅ）工程 例えば気相拡散法やプラズマドーピング法などによりボ
ロンを拡散させてｐ型のベース領域７０を形成する。
【００７０】（ｆ）工程 例えばリンでドープされたｎ型のポリシリコン膜５０を
ＣＶＤ法などにより堆積させてトレンチ溝５１を充填す
る。
【００７１】（ｇ）工程 ポリシリコン膜５０の不要領域を例えばドライエッチン
グ法などにより除去する。
【００７２】（ｈ）工程 トレンチ溝５２を形成する。
【００７３】（ｉ）工程 例えばリンでドープされたｎ型のポリシリコン膜５３を
堆積させてトレンチ溝５２を充填した後に不要領域をド
ライエッチング法などにより除去する。
【００７４】（ｊ）工程 例えば窒素雰囲気中でアニールすることにより、充填し
たポリシリコン膜５０からリンをＳＯＩ基板１００のシ
リコン基板中に染み出させることによりｎ型領域６０を
形成してバイポーラトランジスタを完成する。
【００７５】（第９の実施の形態）図１０および図１１
の（ａ）〜（ｈ）は、本発明の第１の実施の形態で説明
したバイポーラトランジスタとｎＭＯＳトランジスタを
１チップ上に形成する半導体装置の好ましい製造工程を
工程順に示したものである。
【００７６】（ａ）工程 ｎ型のＳＯＩ基板１００の上にフィールド酸化膜１０，
１１，１２，１３を形成する。
【００７７】（ｂ）工程 熱酸化膜およびｎ型にドープされたポリシリコン膜を堆
積し、例えばドライエッチング法などにより加工を行う
ことにより、ｎＭＯＳトランジスタのためのゲート酸化
膜９１およびゲート電極９２を形成する。
【００７８】（ｃ）工程 バイポーラトランジスタ形成領域には、例えばボロンイ
オンなどをイオン注入して高濃度のｐ型領域８０を形成
し、また、例えば砒素イオンなどをイオン注入すること
により、バイポーラトランジスタのコレクタ電極用のｎ
型の高濃度領域４０およびｎＭＯＳトランジスタのソー
ス電極９３とドレイン電極９４を形成する。
【００７９】また、素子分離用のトレンチ溝３３，３
４，３５を形成する。
【００８０】（ｄ）工程 例えばＣＶＤ法などによりシリコン酸化膜を堆積するこ
とにより、トレンチ溝３３，３４，３５を充填して素子
分離用絶縁膜３０，３１，３２を形成すると共にデバイ
スのアクティブ領域と１層目配線間の層間絶縁膜２０を
形成する。
【００８１】（ｅ）工程 レジスト等をマスク材として層間絶縁膜２０を加工して
トレンチ溝形成のための溝５５を形成する。
【００８２】（ｆ）工程 レジストを除去した後、層間絶縁膜２０をマスク材とし
て、シリコンにトレンチ溝５１を形成する。
【００８３】（ｇ）工程 例えば気相拡散法やプラズマドーピング法を用いてボロ
ンを注入してバイポーラトランジスタのベース領域７０
を形成する。
【００８４】（ｈ）工程 ｎ型のポリシリコン膜などを堆積してトレンチ溝５１を
充填した後に不要部分を除去する加工を行ってトレンチ
溝５１内に導電性の膜５０を形成し、また、バイポーラ
トランジスタのコレクタ電極およびｎＭＯＳトランジス
タのソース電極，ドレイン電極を形成するためのコンタ
クト穴４１，９５，９６を形成する。
【００８５】その後は、公知の配線工程によりメタル配
線を形成し、バイポーラトランジスタを完成する。
【００８６】この実施の形態は、本発明の第１の実施の
形態で説明したバイポーラトランジスタとｎＭＯＳトラ
ンジスタを１チップ上に形成するものについて述べた
が、バイポーラトランジスタは、第２または第７の実施
の形態で説明したものでも同様に実施することができ、
また、ｎＭＯＳトランジスタでなくｐＭＯＳトランジス
タやＣＭＯＳトランジスタでも同様に実施することがで
きる。
【００８７】（第１０の実施の形態）図１２および図１
３の（ａ）〜（ｈ）は、本発明の第１の実施の形態で説
明したバイポーラトランジスタと高耐圧の横形ｎＭＯＳ
トランジスタを１チップ上に形成する半導体装置の好ま
しい製造工程を工程順に示したものである。
【００８８】（ａ）工程 ｎ型のＳＯＩ基板１００の上にフィールド酸化膜１０，
１１，１２，１３，１４を形成する。
【００８９】（ｂ）工程 熱酸化膜およびｎ型にドープされたポリシリコン膜を堆
積し、例えばドライエッチング法などにより加工するこ
とによって、高耐圧ｎＭＯＳトランジスタのゲート酸化
膜９１およびゲート電極９２を形成する。
【００９０】（ｃ）工程 高耐圧ｎＭＯＳトランジスタ形成領域に、例えばボロン
などのｐ型不純物をイオン注入した後に、１１００℃程
度の温度で数十〜数百分程度の拡散を施して深いｐ型不
純物領域９５を形成する。
【００９１】（ｄ）工程 バイポーラトランジスタ形成領域には、高濃度のｐ型領
域８０を作成するため、例えばボロンイオンなどをイオ
ン注入し、また、バイポーラトランジスタのコレクタ電
極用のｎ型の高濃度領域４０を形成する。また、高耐圧
ｎＭＯＳトランジスタのソース領域およびドレイン領域
には例えば砒素などをイオン注入してｎ型の不純物領域
９８，９９を形成する。
【００９２】（ｅ）工程 素子分離用のトレンチ溝３３，３４，３５を形成する。
【００９３】（ｆ）工程 例えばＣＶＤ法などによりシリコン酸化膜を堆積するこ
とにより、トレンチ溝３３，３４，３５を充填して素子
分離要絶縁膜３０，３１，３２を形成すると共に、デバ
イスのアクティブ領域と１層目配線間の層間絶縁膜２０
を形成する。
【００９４】（ｇ）工程 ＳＯＩ基板１４０のシリコン基板にトレンチ溝５１を形
成する。
【００９５】（ｈ）工程 ボロンを例えば気相拡散法やプラズマドーピング法を用
いて注入してバイポーラトランジスタのベース領域７０
を形成する。その後、ｎ型のポリシリコン膜などを堆積
させてトレンチ溝５１を充填した後に加工してｎ型のポ
リシリコン膜５０を形成し、アニールすることによりポ
リシリコン膜５０からリンを染み出させてエミッタ領域
６０を形成する。また、バイポーラトランジスタのコレ
クタ電極および高耐圧のｎＭＯＳトランジスタのソー
ス，ドレイン電極を形成するためコンタクト穴４１，９
０５，９０６を形成する。
【００９６】その後、公知の配線工程によりメタル配線
を形成して半導体装置を完成する。
【００９７】この実施の形態は、本発明の第１の実施の
形態で説明したバイポーラトランジスタと高耐圧のｎＭ
ＯＳトランジスタを１チップ上に形成する半導体装置に
ついて述べたが、バイポーラトランジスタは、第２また
は第７の実施の形態で説明したものでも同様に実施する
ことができ、また、高耐圧のｎＭＯＳトランジスタでな
く高耐圧のｐＭＯＳトランジスタやＩＧＢＴ等の高耐圧
デバイスでも同様に実施することができる。
【００９８】本発明になるバイポーラトランジスタは、
コレクタのコンタクト位置をさまざまに設定することに
よりエミッタ電極からコレクタ電極へ通ずるコレクタド
リフト領域の距離をさまざまに設定することができ、そ
のドリフト領域の距離だけでバイポーラトランジスタの
耐圧を制御することができる。
【００９９】（第１１の実施の形態）図１４は、システ
ムＬＳＩのブロック図を示したものである。通常、メモ
リー部としてはＤＲＡＭあるいはＳＲＡＭが用いられて
いる。このメモリー部において、センスアンプ部および
デコーダ回路部に本発明のバイポーラトランジスタを用
いることにより、低コスト化と高速化を共に実現するこ
とができる。また、バイポーラトランジスタを用いた高
精度の基準電源発生回路や負荷容量の大きいところに選
択的にバイポーラトランジスタの高駆動能力を生かした
ドライバ回路を用いることなどにより、このシステムＬ
ＳＩの高速化を実現することができる。
【０１００】また、本発明のバイポーラトランジスタ
は、層間絶縁膜形成工程と配線形成工程の間にトレンチ
電極形成工程を付加するだけで、高性能のバイポーラト
ランジスタを実現することができるために、プロセスの
簡略化を実現し、微細ＭＯＳトランジスタとの混在も容
易にし、システムＬＳＩの高性能化に寄与することがで
きる。
【０１０１】（第１２の実施の形態）図１５は、通信シ
ステムの一例としての携帯電話システムのブロック図を
示したものである。携帯電話機（通信用機器）は、大き
く分けて、ＲＦ（ラジオフレケンシー）部とＢＢ（ベー
スバンド）部の２つに分けることができる。
【０１０２】ＢＢ部は、ＣＭＯＳで実現することができ
るが、ＲＦ部は受信部，送信部共に周波数の高周波数化
が進んでおり、現在は、数１００ＭＨｚ〜数ＧＨｚのア
ナログ信号を処理できなければならない。そこで、現在
は、ＧａＡｓなどの化合物半導体デバイスが用いている
が、高価である。
【０１０３】本発明のバイポーラトランジスタは、数Ｇ
Ｈｚのアナログ信号処理も可能であり、ＲＦ部に適用す
ることにより、ＲＦ部とＢＢ部の１チップ化を可能にす
る。更に、本発明のバイポーラトランジスタは、ＣＭＯ
Ｓ作成プロセスには影響を及ぼさないために、ＣＭＯＳ
の微細化への対応も容易である。
【０１０４】また、本発明のバイポーラトランジスタ構
造によれば、同一のプロセスで素子耐圧の異なるバイポ
ーラトランジスタを集積化することができるため、信号
処理部と電源部、アナログ部とディジタル部などの間
で、相互の特性を損なうことなく高性能な通信システム
を実現することができる。
【０１０５】（第１３の実施の形態）図１６は、カラー
テレビジョン受像機の一部を示すブロック図である。こ
の図の中で太線の枠内が、テレビ用１チップ信号処理Ｉ
Ｃのブロック図を示したものである。このＩＣは、チュ
ーナー部以外の小信号のアナログ処理を全て行うＩＣで
ある。このＩＣ中での信号処理は、高速処理と高い増幅
率が要求されるためにバイポーラトランジスタで実現さ
れるが、バスデコーダ，ディレーライン，同期偏向処理
などはＭＯＳトランジスタで構成されている。
【０１０６】従って、本発明のバイポーラトランジスタ
をこのＩＣに適用することにより、高走査線化により高
速のアナログ処理が要求される次世代のディジタルテレ
ビ受像機を容易に実現することができ、本発明のバイポ
ーラトランジスタはＭＯＳトランジスタとの混在も容易
であることから、このＩＣの１チップ化も容易に達成す
ることができる。
【０１０７】（第１４の実施の形態）図１７は、光伝送
システムのブロック図である。光伝送システムは、伝送
情報量の増大に対応するため、高速のアナログ信号処理
が要求されている。現在、このアナログ処理は、ＧａＡ
ｓなどの化合物半導体を用いることにより実現してい
る。
【０１０８】このアナログ信号処理に本発明のバイポー
ラトランジスタを適用することにより、化合物半導体を
用いることなく光伝送システムを構築することができる
ため、低価格化が実現できる。また、シリコンデバイス
でアナログ信号処理部を実現することができるために、
送信器，受信器とも１チップ化が実現できる。
【０１０９】
【発明の効果】本発明によれば、ＳＯＩ基板を用いて縦
形構造のバイポーラトランジスタに性能で匹敵する横形
のバイポーラトランジスタを形成することができる。
【０１１０】また、本発明のバイポーラトランジスタ
は、コレクタドリフト領域の距離を任意に設定すること
ができ、任意耐圧のバイポーラトランジスタを距離を変
化させるだけで実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるバイポーラ
トランジスタの縦断側面図である。
【図２】本発明の第２の実施の形態におけるバイポーラ
トランジスタの縦断側面図である。
【図３】本発明の第３の実施の形態を示すもので、第１
の実施の形態におけるバイポーラトランジスタを実現す
るための製造工程（方法）を示す縦断側面図である。
【図４】本発明の第４の実施の形態を示すもので、第２
の実施の形態におけるバイポーラトランジスタを実現す
るための製造工程（方法）の一部を示す縦断側面図であ
る。
【図５】本発明の第４の実施の形態を示すもので、第２
の実施の形態におけるバイポーラトランジスタを実現す
るための製造工程（方法）の変形例を示す縦断側面図で
ある。
【図６】本発明の第５の実施の形態を示すもので、第１
の実施の形態におけるバイポーラトランジスタを実現す
るためのレイアウトパターンの平面図である。
【図７】本発明の第６の実施の形態を示すもので、第２
の実施の形態におけるバイポーラトランジスタを実現す
るためのレイアウトパターンの平面図である。
【図８】本発明の第７の実施の形態におけるバイポーラ
トランジスタの縦断側面図である。
【図９】本発明の第８の実施の形態を示すもので、第７
の実施の形態におけるバイポーラトランジスタを実現す
るための製造工程（方法）を示す縦断側面図である。
【図１０】本発明の第９の実施の形態を示すもので、第
１の実施の形態におけるバイポーラトランジスタとｎＭ
ＯＳトランジスタを１チップ上に形成するための製造工
程（方法）の一部を示す縦断側面図である。
【図１１】本発明の第９の実施の形態を示すもので、第
１の実施の形態におけるバイポーラトランジスタとｎＭ
ＯＳトランジスタを１チップ上に形成するための製造工
程（方法）の他の一部を示す縦断側面図である。
【図１２】本発明の第１０の実施の形態を示すもので、
第１の実施の形態におけるバイポーラトランジスタと高
耐圧のｎＭＯＳトランジスタを１チップ上に形成するた
めの製造工程（方法）の一部を示す縦断側面図である。
【図１３】本発明の第１０の実施の形態を示すもので、
第１の実施の形態におけるバイポーラトランジスタと高
耐圧のｎＭＯＳトランジスタを１チップ上に形成するた
めの製造工程（方法）の他の一部を示す縦断側面図であ
る。
【図１４】本発明の第１１の実施の形態を示すもので、
バイポーラトランジスタを適用するシステムＬＳＩのブ
ロック図である。
【図１５】本発明の第１２の実施の形態を示すもので、
バイポーラトランジスタを適用する携帯電話機のブロッ
ク図である。
【図１６】本発明の第１３の実施の形態を示すもので、
バイポーラトランジスタを適用するカラーテレビジョン
受像機の一部を示すブロック図である。
【図１７】本発明の第１４の実施の形態を示すもので、
バイポーラトランジスタを適用する光伝送システムのブ
ロック図である。
【符号の説明】
１００…ＳＯＩ（Silicon On Insulator）基板、１０１
…埋め込みシリコン酸化膜、１０，１１，１２，１３…
フィールド酸化膜、２０…層間絶縁膜、３０，３１…素
子分離用絶縁膜、４０…コレクタ領域、４１…コンタク
ト穴、５０…導電性の膜、６０，６１…エミッタ領域、
７０，７１…ベース領域、８０…ベースコンタクト用高
濃度領域。
フロントページの続き Ｆターム(参考） 5F003 AZ03 BA27 BA97 BB05 BB07 BB90 BC07 BC08 BC90 BE07 BE08 BF03 BG03 BH18 BH93 BJ03 BJ15 BM01 BN01 BP02 BP06 BP22 BP42 BP94 5F048 AA01 AA05 AA09 AA10 AC01 AC03 AC07 BA16 BB05 BC01 BC03 BC07 BF03 BG12 BG13 CA00 CA04 CA16 DA06 5F083 GA24 GA27 HA02 NA02 PR03 PR37 ZA09

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜および／
    またはデバイス形成領域であるアクティブ面と第１層電
    極またはそれ以上の層の電極を分離する層間絶縁膜を貫
    通し、前記ＳＯＩ基板中の埋め込み酸化膜まで到達する
    ように形成された溝を第１導電型と同じ導電型の導電性
    の膜または金属膜で充填したエミッタ電極および／また
    はコレクタ電極を備えたバイポーラトランジスタを備え
    たことを特徴とする半導体装置。
  2. 【請求項２】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜および／
    またはデバイス形成領域であるアクティブ面と第１層電
    極またはそれ以上の層の電極を分離する層間絶縁膜を貫
    通し、前記ＳＯＩ基板中の酸化膜まで到達するように形
    成された溝を導電性の膜または金属膜で充填したコレク
    タ電極とエミッタ電極を備え、また前記ＳＯＩ基板中の
    酸化膜まで到達するように形成された溝（エミッタ部）
    に沿って前記ＳＯＩ基板の表面から該ＳＯＩ基板中の埋
    め込み酸化膜まで形成された前記第１導電型とは異なる
    第２導電型のベース層を備えたバイポーラトランジスタ
    を備えたことを特徴とする半導体装置。
  3. 【請求項３】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜およびデ
    バイス形成領域であるアクティブ面と第１層電極または
    それ以上の層の電極を分離する層間絶縁膜を貫通し、前
    記ＳＯＩ基板中の埋め込み酸化膜まで到達するように形
    成された溝を導電性の膜または金属膜で充填したエミッ
    タ電極を備え、前記エミッタ電極に沿って前記ＳＯＩ基
    板の表面から該ＳＯＩ基板中の埋め込み酸化膜まで垂直
    方向に均一な濃度分布をもつように形成した前記第１導
    電型とは異なる第２導電型のベース層を備え、更に前記
    第１導電型のコレクタ電極を前記ＳＯＩ基板の表面に設
    けたバイポーラトランジスタを備えたことを特徴とする
    半導体装置。
  4. 【請求項４】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜およびデ
    バイス形成領域であるアクティブ面と第１層電極または
    それ以上の層の電極を分離する層間絶縁膜を貫通し、前
    記ＳＯＩ基板中の埋め込み酸化膜まで到達するように形
    成した溝を導電性の膜または金属膜で充填したコレクタ
    電極を備えたバイポーラトランジスタを備えたことを特
    徴する半導体装置。
  5. 【請求項５】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に請求項１〜請求項４の何れか１項に述
    べた構造の第１導電型のエミッタおよびコレクタ領域を
    備えた第１のバイポーラトランジスタと、前記第１導電
    型であるＳＯＩ基板中に形成された第２導電型の領域に
    形成された請求項１〜請求項４の何れか１項に述べた構
    造の第２導電型のエミッタおよびコレクタ領域を備えた
    第２のバイポーラトランジスタを備えたことを特徴とす
    る半導体装置。
  6. 【請求項６】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に請求項１〜請求項４の何れか１項に述
    べた構造の第１導電型のエミッタおよびコレクタ領域を
    備えた第１のバイポーラトランジスタと、第２導電型の
    エミッタおよびコレクタ領域を備えた第２のバイポーラ
    トランジスタを備えたことを特徴とする半導体装置。
  7. 【請求項７】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜およびデ
    バイス形成領域であるアクティブ面と第１層電極または
    それ以上の層の電極を分離する層間絶縁膜を貫通し、前
    記ＳＯＩ基板中の酸化膜まで到達するように形成された
    溝を形成する第１の工程と、前記第１導電型とは異なる
    第２導電型の不純物を溝を通して前記ＳＯＩ基板中に拡
    散させる第２の工程と、更に第１導電型の不純物を前記
    溝を通して前記ＳＯＩ基板中に拡散させる第３の工程
    と、第１導電性の膜または金属膜で前記溝を充填する第
    ４の工程とを含むバイポーラトランジスタの製造方法。
  8. 【請求項８】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜およびデ
    バイス形成領域であるアクティブ面と第１層電極または
    それ以上の層の電極を分離する層間絶縁膜を貫通し、前
    記ＳＯＩ基板中の酸化膜まで到達するように形成された
    溝を形成する第１の工程と、前記第１導電型とは異なる
    第２導電型の不純物を溝を通して前記ＳＯＩ基板中に拡
    散させる第２の工程と、更に第１導電型の不純物を前記
    溝を通して前記ＳＯＩ基板中に拡散させる第３の工程
    と、第１導電性の膜または金属膜で前記溝を充填する第
    ４の工程とを含む半導体装置の製造方法。
  9. 【請求項９】第１導電型であるＳＯＩ(Silicon On Insu
    lator)基板の上に形成されたフィールド酸化膜およびデ
    バイス形成領域であるアクティブ面と第１層電極または
    それ以上の層の電極を分離する層間絶縁膜を貫通し、前
    記ＳＯＩ基板中の酸化膜まで到達するように形成された
    溝を形成する第１の工程と、前記第１導電型とは異なる
    第２導電型の不純物を溝を通して前記ＳＯＩ基板中に拡
    散させる第２の工程と、第１導電性の膜または金属膜で
    前記溝を充填する第４の工程と、高温にすることにより
    前記第４の工程で埋め込んだ第１導電性の膜を埋め込ん
    だ溝に沿って拡散させる第５の工程とを含むバイポーラ
    トランジスタの製造方法。
  10. 【請求項１０】第１導電型であるＳＯＩ(Silicon On In
    sulator)基板の上に形成されたフィールド酸化膜および
    デバイス形成領域であるアクティブ面と第１層電極また
    はそれ以上の層の電極を分離する層間絶縁膜を貫通し、
    前記ＳＯＩ基板中の酸化膜まで到達するように形成され
    た溝を形成する第１の工程と、前記第１導電型とは異な
    る第２導電型の不純物を溝を通して前記ＳＯＩ基板中に
    拡散させる第２の工程と、第１導電性の膜または金属膜
    で前記溝を充填する第４の工程と、高温にすることによ
    り前記第４の工程で埋め込んだ第１導電性の膜を埋め込
    んだ溝に沿って拡散させる第５の工程とを含む半導体装
    置の製造方法。
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