KR20020036643A - ＢｉＣＭＯＳ 반도체 집적회로장치 및 그 제조방법 - Google Patents

ＢｉＣＭＯＳ 반도체 집적회로장치 및 그 제조방법 Download PDF

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KR20020036643A
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

SOIMOS트랜지스터의 고속화, 저소비전력화를 도모하기 위해 (SOI층 + BOX층)의 두께를 0.35㎛이하로 얇게 하여도, 또는 SOI층의 두께를 0.15㎛ 이하로 얇게 하여도, SOI웨이퍼에 형성되는 종형 바이폴라트랜지스터의 내압을 확보하고, 베이스-콜렉터 간의 기생용량을 작게 억제한 고속동작용의 BICMOS집적회로 디바이스를 제공하는 것.
SIMOX기술에 의한 SOI웨이퍼를 이용하여, 바이폴라트랜지스터를 형성할 영역에 위치하는 SOI층 및 BOX층 아래의 반도체 영역 내부 깊게 고에너지 이온주입에 의해 콜렉터용 n+매립층을 형성하고, 그 위의 저농도 n-콜렉터층 하면을 MOSFET을 형성하는 SOI층 아래의 BOX층의 하면보다 아래에 위치시킨다. 또한, 베이스층을 구성하는 반도체 표면으로부터 그 깊은 콜렉터용 n+매립층에 달하는 홈을 베이스층의 주위에 설치하여 그 홈내부에 절연층을 매립함으로써 베이스·콜렉터간의 기생용량을 작게 한다.

Description

ＢｉＣＭＯＳ 반도체 집적회로장치 및 그 제조방법{BiCMOS semiconductor integrated circuit devices, and methods of fabricating the same devices}
본 발명은 BiCMOS(바이폴라·CMOS공존)집적회로장치 및 그 제조방법에 관한 것으로서, 특히 고속 광네트웍 시스템용 LSI, 광대역(廣帶域) 와이어리스 시스템용 LSI등에 이용되는 고속동작에 적합한 SOI(Silicon on Insulator)구조의 CMOSFET영역과 벌크 구조의 바이폴라트랜지스터 영역이 혼재하는 BiCMOS 디바이스 및 그 제조방법에 관한 것이다.
SOI구조영역과 벌크구조영역(SOI층이 없는 영역)이 혼재하고, SOI구조영역에 MOS트랜지스터, 벌크구조영역에 종형 바이폴라트랜지스터가 형성된 BiCMOS 디바이스에 대해서는, 아이·이·이·이 트랜젝션 온 일렉트론 디바이시즈 제41권 제8호 제1379쪽 ∼ 제1387쪽(1994년)(IEEE Transaction on Electron Devices, Vol. 41, No.8, pp1379∼1387(1994), 이하 제1 종래기술이라고 함)의 제1382페이지의 도 4에 기재되어 있다.
이 제1 종래기술에서는, 2회의 선택 에피택셜 성장(SEG; Selective epitaxial growth)와 2회의 평탄화 연마(planarization polishing)를 행하는 것이특징이고, 제1회째의 선택에피택셜 성장과 제1회째의 평탄화 연마에 의해 바이폴라트랜지스터의 콜렉터영역과 SOI구조용의 i형 벌크 기판영역이 형성되고, 그 콜렉터 영역으로의 고농도 불순물의 선택적 확산에 의해 n+형 콜렉터영역이 형성되며, 제2회째의 선택에피택셜 성장과 제2회째의 평탄화 연마에 의해 바이폴라트랜지스터의 n-형 콜렉터영역과 SOI영역이 형성되고, 그 n-형 콜렉터영역에 p형 베이스영역과 n형 에미터영역이 형성되어 npn바이폴라트랜지스터가 형성되고, 또한 SOI영역에 MOSFET이 형성되어 있다.
또한, 이외에 미국특허제5,484,738호(제2 종래기술), 일본 특개평6-310665호(제3 종래기술), 일본 특개평7-99259호(제4 종래기술) 등에는 SOI영역을 이용한 BICMOS기술이 개시되어 있고, 미국특허제5,399,507호(제5 종래기술)이나 미국특허제4,908,328호(제6 종래기술) 등에는 SOI를 이용한 IC디바이스가 개시되어 있으며, 그들 중, 제3, 4 및 5 종래기술에서는 반도체 기판 내부에 산소를 이온주입하여 SOI영역을 형성하는 소위 SIMOX(Separation by Implantation of Oxygen)기술이 이용되고 있다.
상기한 제1 종래기술을 근거로 본 발명자 등이 검토를 행한 BiCMOS 디바이스의 모식적인 종단면도를 도 7에 나타낸다. 여기서는 npn형 종형 바이폴라트랜지스터와 n채널 절연게이트형 트랜지스터(이하, MOS트랜지스터라고 함)만을 나타내고, p채널 MOS트랜지스터는 생략하고 있다. 또, 본 발명과 비교하여 밀접하게 관계가 없는 부분은 생략하고 있다.
도 7에 있어서, 부호 1은 p형 Si기판, 2는 SiO2층, 3은 p형 SOI층, 4는 n+형 Si층, 5는 저농도 n-형 Si층, 61, 7은 SiO2막, 8은 n+형 Si층, 9는 SiO2막, 10은 n+형 다결정 Si막, 11은 SiO2막, 12는 n+형 SOI층, 15는 p+형 다결정 Si막, 16, 17은 SiO2막, 18은 p형 Si층, 181은 p+형 Si층, 20은 n+형 다결정 Si막, 21은 n+형 Si층, 23은 SiO2막, 24는 금속플러그, 25 ∼ 29는 금속막을 나타내고 있다. 4가 바이폴라트랜지스터의 콜렉터용 매립 n+형 불순물층, 5가 저농도 n-형 콜렉터층, 18이 베이스층, 21이 에미터확산층, 12가 MOS트랜지스터의 소스·드레인 확산층으로서 작용한다. 금속전극 중, 25가 바이폴라트랜지스터의 베이스전극, 26이 에미터전극, 27이 콜렉터전극, 28이 MOS트랜지스터의 소스전극, 29가 드레인전극으로서 작용한다.
바이폴라트랜지스터의 콜렉터용 매립 불순물층(4)은 SOI구조의 벌크 기판(SOI층 지지기판)과 동일한 표면레벨로 형성되어 있다. 즉, 콜렉터용 매립 불순물층(4)의 상면, 환언하면 저농도 콜렉터층(5)의 하부(이하, 하면 또는 저부라고도 함)는 매립 산화(Buried Oxide(BOX))층(2)의 하부(하면 또는 저면)과 거의 동일한 높이레벨로 된다. 여기에서, 콜렉터용 매립 불순물층(4)과 저농도 콜렉터층(5)과의 경계는 콜렉터용 매립 불순물층(4)의 불순물농도의 피크보다도 약 1자리수 저하한 위치, 예컨대, 3 × 1018cm-3으로 되는 위치, 로 정의되는 것으로 한다. 또한, 벌크 구조영역의 Si기판표면(즉, 에미터층(21) 및 베이스인출층(181)의 표면)은 SOI층(3)의 상(上)표면과 동일한 높이레벨로 되어 있고, 기판표면 전체가 평탄화되어 있다. 이 벌크구조영역내에 있어서, 바이폴라트랜지스터의 저농도 콜렉터층(5), 베이스층(18), 베이스인출층(181) 및 에미터층(21)은 BOX층(2)의 하부(하면, 저면)레벨과 SOI층(3)의 상표면의 높이레벨과의 사이에 배치되어 있다.
도 9는 상기 도 7에 나타내는 검토예에서의 SOI층 표면(그 높이위치를 부호 A로 나타낸다), 벌크구조영역의 표면(동 B), BOX층 하면(동 C) 및 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)와 하면(동 E)의 위치관계를 모식적으로 나타낸 것이다. 본 예에서는 상기한 바와 같이 SOI층 표면의 높이위치(A)와 벌크구조영역의 표면의 높이위치(B)는 동일하고, 저농도 콜렉터층의 하면의 높이위치(E)는 BOX층 하면의 높이위치(C)와 거의 동일한 높이위치로 되어 있다. 따라서, 벌크구조영역의 표면의 높이위치(B)와 저농도 콜렉터층의 하면의 높이위치(E)의 차, 즉 (B-E)는 SOI층의 두께와 BOX층의 두께와의 합, 즉(A-C)와 거의 동일하다. 본 예에서는 (A-C)는 0.5㎛(미크론미터)로 되어 있다. 또한, 본 예에서는 베이스 확산층의 깊이는 약 0.1㎛(미크론미터)로 되어 있고, 그 결과 저농도 콜렉터층의 두께, 즉 (D-E)는 약 0.4㎛(미크론미터)로 되어 있다.
도 7이나 도 9에 나타낸 집적회로 디바이스 구조를 제조하는 다른 방식이 제안된다. 즉, 미리 Si반도체 기판의 주표면에 BOX층 및 SOI층을 설치한 후(즉, SOI웨이퍼를 준비한 후), 바이폴라트랜지스터를 형성하는 영역에 위치하는 SOI층 및 BOX막을 부분적으로 제거하고, 벌크 Si기판표면에 이온주입법 또는 열확산에 의해 n+형 콜렉터 불순물층을 형성하고, 콜렉터용 매립 불순물층(4)을 형성한다. 다음으로 그 n+형 불순물층을 시드로 하여 논도프 또는 n-형의 Si단결정을 선택적으로 에피택셜 성장시킨다. 다음으로, 연마에 의해 벌크구조영역의 Si단결정 표면을 깍아들어가 그 높이를 SOI층 표면과 동일하게 한다. 게다가, 그 벌크구조영역의 표면에 베이스층, 에미터층을 형성한다. 이러한 방식이면, 얇은 SOI층을 미리 형성해두므로 그 두께나 특성을 제어하기 쉬워 대량생산하는데 적합하다.
그런데, SOI층상의 MOS트랜지스터의 고속화, 저소비전력화를 도모하기 위해서는 SOI층의 두께를 0.15㎛(미크론미터)이하, 가능하면 0.05㎛(미크론미터)정도로 매우 얇게 하는 것이 바람직하다. 왜냐하면, 그것에 의해 게이트전극 아래의 공핍층 용량(capacitance of the depletion layer)을 저감할 수 있기 때문이다. 특히, SOI층에 형성한 MOSFET을 완전 공핍화(fully depleted)된 상태로 동작시키기 위해서는 0.05㎛(미크론미터)정도 내지 그 이하로 얇게 하는 것이 바람직하다.
이와 같이 매우 얇은 SOI층을 저코스트, 고정도(高精度)로 형성하기 위한 유망한 프로세스로서 상기한 바와 같이 SIMOX프로세스가 있지만, 본 발명자 등의 시작(試作)실험에 의하면 SIMOX에 의한 SOI구조의 경우, SOI층을 얇게 하려고 하면 그 아래의 BOX막도 얇게 되어 버린다는 것이 판명되었다. 예컨대, SOI층(Si층)의 두께를 0.15㎛(미크론미터)이하로 얇게 하려고 하면 대부분의 경우 BOX막(SiO2막)의 두께는 0.2㎛(미크론미터) 이하로 되어 버린다. 그 결과, 대부분의 경우에 있어서, (SOI층 + BOX층)의 두께, 즉 상기한 도 9에서의 (A-C)는 0.35㎛(미크론미터)이하로 되어버린다는 것을 알 수 있었다.
그 결과, 이와 같이 SIMOX기술을 사용하여 (SOI층+BOX층)의 두께를 얇게 하여 도 7에 나타내는 바와 같은 구조의 BICMOS디바이스를 형성한 경우에는, 도 8에나타내는 바와 같은 구조로 되어 버린다. 그 경우의 A∼E의 위치관계를 도 10에 모식적으로 나타낸다. 베이스확산층(18)의 깊이는 약 0.1㎛(미크론미터)이상이다. 따라서, 높이위치 A∼E의 상대관계가 상기 도 7이나 도 9와 동일하게 한 경우에는, 저농도 콜렉터층(5)의 두께(D-E)는 0.25㎛(미크론미터)이하로 되어 버린다. 이와 같이 저농도 콜렉터층(5)을 얇게 하고 있었던 경우, 트랜지스터의 최대 차단주파수(maximum cut-off frequency)(fT)는 증대하지만 기생용량도 증대해버린다. 0.25㎛(미크론미터)까지 얇게 되면, 기생용량(parasitic capacitance)의 증대를 최소한으로 억제하면서 fT를 더욱 향상시키기 위해서는 불순물 이온주입에 의해 트랜지스터 진성영역에서의 저농도 콜렉터층의 불순물농도를 올리는 쪽이 효과적이지만, 저농도 콜렉터층의 더욱 박층화는, fT향상의 효과는 작고 기생용량을 대폭적으로 증대시키는 것으로 되어버려 바람직하지 않다. 또한, (SOI층 + BOX층)의 두께를 또 0.2㎛(미크론미터)까지 얇게 하여 저농도 콜렉터층의 두께를 0.1㎛(미크론미터)이하로 하면, 에미터·콜렉터간 절연내압(BVCE)(breakdown voltage between the emitter and the collector)이 2V를 하회(下回)하고, 베이스-콜렉터간의 기생용량이 허용상한의 1.5배 이상으로 되어 버린다.
따라서, SIMOX에 의한 SOI구조에 있어서 벌크구조영역에 바이폴라트랜지스터를 형성하는 경우, 도 8에 나타낸 구조, 즉 상기 높이위치(A∼E)의 상대관계가 도 10과 동일해서는 양호한 트랜지스터 특성을 얻는 것이 곤란하게 된다.
또 한편, 도 7의 기본구조를 SIMOX기술에 의한 SOI를 이용하여 형성한 경우에는 또 다른 제2의 과제가 발생한다. 즉, 도 7에 나타내는 바와 같이 바이폴라트랜지스터의 활성영역에 접하여 그것을 둘러싸는 절연막은 SOI층 표면의 높이위치(A)와 SOI구조영역의 벌크기판표면의 높이위치(C)와의 사이에 위치하고, 그 두께는 거의 (SOI층 + BOX막) 두께로 되어 있다. 특히 상술한 바와 같이, SIMOX기술을 이용하면 대부분의 경우(SOI층 + BOX막)의 두께는 0.35㎛(미크론미터)이하로 되기 때문에, 도 10에 나타내는 바와 같이 상기 절연막의 막두께도 동일하게 되어 버린다. 이 부분의 막두께는 최저라도 0.4㎛(미크론미터)인 것이 바람직하고, 그것이 감소함으로써 베이스·콜렉터간의 기생용량이 증대하는 문제가 생긴다. 예컨대, 비교적 점유면적이 큰 베이스 인출전극(15)과 n+콜렉터층(4)과의 사이의 기생용량이 증대해버려 바이폴라트랜지스터의 고주파특성을 나쁘게 해버린다.
이상의 설명에서 이해되는 바와 같이, SIMOX기술에 의해 형성된 두께가 0.15㎛(미크론미터)이하의 SOI층으로 구성된 MOSFET과 2V이상의 에미터·콜렉터간 절연내압(BVCE)을 가지는 종형(縱型) 바이폴라트랜지스터를 1매의 반도체 기판에 집적화하여 형성하는 것은 곤란하다.
따라서, 본 발명의 목적은, 고속동작에 적합한 SOI(Silicon on Insulator)구조의 MOSFET영역과 벌크구조의 바이폴라트랜지스터영역이 혼재하는 BiCMOS(바이폴라·CMOS공존)디바이스를 제공하는 것이다.
또한, 본 발명의 다른 목적은 SIMOX에 의한 SOI구조에 있어서 벌크구조영역에 바이폴라트랜지스터를 형성한 경우의 상기 과제를 개선하는 저코스트의 제조방법을 제공하는 것이다.
또, 본 발명의 더욱 구체적인 목적은, 고속 광네트웍 시스템용 LSI, 광대역 와이어리스 시스템용 LSI 등에 이용되는 고속동작에 적합한 SOI(Silicon on Insulator)구조의 CMOSFET영역과 벌크구조의 종형 바이폴라트랜지스터 영역이 혼재하는 개량된 BiCMOS 디바이스 및 그 제조방법을 제공하는 것이다.
도 1은, 본 발명의 실시형태 1의 BiCMOS 디바이스의 단면도,
도 2는, 본 발명의 실시형태 2의 BiCMOS 디바이스의 단면도,
도 3은, 본 발명의 실시형태 3의 BiCMOS 디바이스의 단면도,
도 4는, 본 발명의 실시형태 4의 BiCMOS 디바이스의 단면도,
도 5는, 본 발명의 실시형태 5의 BiCMOS 디바이스의 단면도,
도 6은, 본 발명의 실시형태 6의 BiCMOS 디바이스의 단면도,
도 7은, 본 발명의 해결과제를 설명하기 위한 BiCMOS 디바이스의 단면도,
도 8은, 본 발명의 해결과제를 더 설명하기 위한 BiCMOS 디바이스의 단면도,
도 9는, 본 발명의 해결과제를 설명하기 위한 도 7에 대응한 BiCMOS 디바이스의 모식적인 단면도,
도 10은, 본 발명의 해결과제를 설명하기 위한 도 8에 대응한 BiCMOS 디바이스의 모식적인 단면도,
도 11은, 본 발명의 실시형태 1의 BiCMOS 디바이스의 모식적인 단면도,
도 12는, 본 발명의 실시형태 2의 BiCMOS 디바이스의 모식적인 단면도,
도 13은, 본 발명의 실시형태 4의 BiCMOS 디바이스의 모식적인 단면도,
도 14는, 본 발명의 실시형태 3의 BiCMOS 디바이스의 모식적인 단면도,
도 15는, 본 발명의 실시형태 5의 BiCMOS 디바이스의 모식적인 단면도,
도 16은, 본 발명의 실시형태 6의 BiCMOS 디바이스의 모식적인 단면도,
도 17은, 본 발명의 실시형태 1의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 18은, 본 발명의 실시형태 1의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 19는, 본 발명의 실시형태 1의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 20은, 본 발명의 실시형태 1의 BiCMOS 디바이스의 다른 제조방법에서의 주요공정마다의 단면도,
도 21은, 본 발명의 실시형태 2의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 22는, 본 발명의 실시형태 3의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 23은, 본 발명의 실시형태 3의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 24는, 본 발명의 실시형태 4의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 25는, 본 발명의 실시형태 4의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 26은, 본 발명의 실시형태 5 및 실시형태 6의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 27은, 본 발명의 실시형태 5 및 실시형태 6의 BiCMOS 디바이스의 제조방법에서의 주요공정마다의 단면도,
도 28은, 본 발명의 BiCMOS 집적회로 디바이스를 적용한 광대역 무선통신시스템의 주요부분의 블럭도,
도 29는, 본 발명의 BiCMOS 집적회로 디바이스를 적용한 고속 광네트웍 시스템의 주요부분의 블럭도,
1 . . . p형 Si 기판, 2 . . . SiO2층, 3 . . . p형 SOI층(Si층)
4 . . . n+형 Si층, 5 . . . 저농도 n-형 Si층, 6 . . . SiO2막
61 . . . SiO2막, 7 . . . SiO2막, 8 . . . n+형 Si층
9 . . . SiO2막, 10 . . . n+형 다결정 Si막, 11 . . . SiO2막
12 . . . n+형 SOI층, 13 . . . SiO2막, 14 . . . Si3N4막
15 . . . p+형 다결정 Si막, 16 . . . SiO2막, 17 . . . SiO2막
18 . . . p형 Si층, 181 . . . p+형 Si층, 182 . . . p형 SiGe혼정층
20 . . . n+형 다결정 Si막, 21 . . .n+형 Si층, 22 . . .실리사이드막
23 . . . SiO2막, 24 . . . 금속플러그, 25 ∼ 29 . . . 금속막
30 . . . 광대역 무선통신시스템용 LSI,
33 . . . 고속 광네트웍 시스템용 LSI
101 . . . 포토레지스트막, 102 . . . SiO2막, 103 . . . 다결정 Si막,
104 . . . SiO2막, 105 ∼ 107 . . . Si3N4막, 108 ∼ 109 . . . n-형 Si층
110 . . . n-형 다결정 Si층, 111 . . . SiO2막, 112 ∼ 113 . . . Si3N4막,
114 ∼ 115 . . . SiO2막
상기한 과제는, 도 8 및 도 10과 같이 (SOI층 + BOX층)의 두께 중에 n-형 저농도 콜렉터, 베이스 및 에미터를 채워넣는 구조인 것이 요인으로 되어 있다. 따라서, 기본적으로는 저농도 콜렉터 하면의 높이위치(E)를 BOX층 하면의 높이위치(C)보다도 아래로 가져가거나, 저농도 콜렉터 상면의 높이위치(D)를 C보다 0.25㎛(미크론미터)높이위치보다도 더 위로 가져 가는 것에 의해 그 과제를 해결할 수 있다. 저코스트로 그들을 실현할 수 있는 대표적인 디바이스구조 및 그 제조방법을 이하에 설명한다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치는, 내부에 부분적으로 매립된 절연층과 상기 절연층 상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판 중에 매립된 콜렉터용 고농도 불순물층 및 상기 콜렉터용 고농도 불순물층 상에 배치된 저불순물농도의 콜렉터층을 가지고, 상기 저불순물농도의 콜렉터층의 하부의 높이 레벨이 상기 절연층의 하부의 높이레벨보다 아래에 위치하고 있는 것을 특징으로 하고 있다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치는, 내부에 부분적으로 매립된 절연층과 상기 절연층상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판의 표면에 불순물이 도핑되어 형성된 콜렉터용 고농도 불순물층, 상기 콜렉터용 고농도 불순물층 상에 퇴적되어 상기 반도체층의 상표면의 높이레벨과 거의 동일한 높이레벨을 가지는 저불순물농도의 콜렉터층 및, 상기 저불순물농도의 콜렉터층의 상표면에 퇴적된 베이스층으로 이루어지는 것을 특징으로 하고 있다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치는, 내부에 부분적으로 매립된 절연층과 상기 절연층상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판의 표면에 불순물이 도핑되어 형성된 콜렉터용 고농도 불순물층 및, 상기 콜렉터용 고농도 불순물층 상에 퇴적되어 상기 반도체층의 상표면의 높이레벨보다도 높은 높이레벨을 가지는 저불순물농도의 콜렉터층으로 이루어지는 것을 특징으로 하고 있다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치는, 내부에 부분적으로 매립된 절연층과 상기 절연층 상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판 중에 형성된종형 바이폴라트랜지스터의 콜렉터용 고농도 불순물층, 상기 콜렉터용 고농도 불순물층 상에 배치된 저불순물농도의 콜렉터층 및, 상기 저불순물농도의 콜렉터층의 상표면부에 형성된 베이스층 및 에미터층으로 이루어지고, 상기 베이스층과 상기 고농도 불순물층과의 사이의 상기 저불순물농도의 콜렉터층은 상기 절연층의 두께와 상기 반도체층 두께의 총합 이상의 두께를 가지고 있는 것을 특징으로 하고 있다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치는, 반도체 영역내에 부분적으로 설치된 매립 절연층, 상기 절연층 상에 배치된 0.15㎛(미크론미터)이하의 두께를 가지는 복수의 반도체층, 상기 반도체층에 형성된 복수의 n형, p형의 절연게이트형 트랜지스터 및, 상기 절연층이 설치되어 있지 않은 상기 반도체 영역에 형성된 콜렉터용의 고불순물농도층과, 상기 고불순물농도층의 상부에 배치된 저불순물농도의 콜렉터층과, 상기 저불순물농도의 콜렉터층의 상표면부에 설치된 베이스층 및 에미터층으로 이루어지고 2V이상의 콜렉터-에미터간 절연내압을 가지는 종형 바이폴라트랜지스터로 이루어지는 것을 특징으로 하고 있다.
본 발명의 일형태에 관한 BICMOS 반도체 집적회로장치의 제조방법은, 반도체 영역 내에 매립된 절연층과 상기 절연층 상에 배치된 반도체층을 가지는 반도체 웨이퍼를 준비하고, 상기 반도체층과 그 아래의 상기 절연층을 부분적으로 제거하여 그들 아래의 상기 반도체 영역을 노출하고, 상기 노출된 반도체영역의 내부에 이온주입에 의해 종형 바이폴라트랜지스터의 콜렉터용의 매립 고불순물농도층을 형성하며, 상기 반도체영역의 내부에서 또한 상기 매립 고불순물농도층 상에 저불순물농도의 콜렉터층의 적어도 일부를 형성하고, 상기 콜렉터층의 표면부에 베이스층 및 에미터층을 형성하는 것을 특징으로 하고 있다.
여기서, 본 발명에 관한 여러가지의 특징을 모식적인 도면을 이용하여 구체적으로 설명하면 다음과 같다.
우선 제1의 발명에서는, 도 11, 도 12에 모식적으로 나타내는 바와 같이, 저농도 콜렉터층의 상면의 높이위치(D)가 BOX층(절연층)의 하면(C)과 거의 동일한 높이이거나 그보다 하방에 위치하고, 저농도 콜렉터층의 하면의 높이위치(E)가 또 그보다 0.25㎛(미크론미터)이상 하방에 위치하는 디바이스 구조로 되어 있다.
구체적으로는 n+콜렉터용 매립 불순물층과 n-저농도 콜렉터층의 형성을 이하의 방법에 의해 행한다. 즉, 저불순물농도의 Si영역(벌크 Si기판)의 내부에 산소이온을 주입하여 매립된 SiO2층(BOX층)이 형성되고 그위에 얇은 Si층(SOI층)이 남은 SOI웨이퍼를 준비하고, 바이폴라트랜지스터를 형성할 영역의 SOI층과 BOX막을 선택적으로 제거하여 벌크 Si기판표면을 노출한 후, 포토리소그라피와 가속에너지 수백 KeV이상의 고에너지 이온주입법에 의해 n형 불순물을 그 벌크 Si 기판중에 선택적으로 주입하는 것으로 n+콜렉터용 불순물 매립층을 형성한다. 이 불순물층과 벌크 Si기판표면에 끼워진 부분이 저농도 콜렉터층으로 되므로 그것을 위한 에피택셜성장공정이 불필요하게 된다. 벌크 Si기판표면에서, 콜렉터용 불순물 매립층의 상면 즉 저농도 콜렉터의 하면까지의 거리가 0.35㎛(미크론미터)이상의 소망하는 값이 되도록 이온주입의 가속에너지를 조절한다. 베이스·에미터층은 그 저농도 콜렉터영역 내에 불순물을 확산하는 것에 의해 형성한다.
또한, 저농도 콜렉터영역 상에 베이스·에미터층을 도 12와 같이 에피택셜성장시키는 것도 가능하다. 그 경우에는 고불순물농도로 얇은 베이스층을 형성할 수 있고, 또한 저농도 콜렉터층이 베이스·에미터층에 의해 눌리는 일이 없으므로, 벌크 Si 기판표면으로부터 저농도 콜렉터층의 하면까지의 거리는 0.25㎛(미크론미터)이상이면 좋다. 또한, 저농도 콜렉터층 상에 SiGe혼정을 성장시키는 것에 의해 베이스층을 형성하고, 그 위에 Si을 성장시켜 에미터층을 형성함으로써, 전류증폭율이 보다 크고 보다 고속동작 가능한 종형 바이폴라트랜지스터를 형성할 수 있다.
다음으로 제2의 발명에서는 도 13에 모식적으로 나타내는 바와 같이, 저농도 콜렉터층 하면의 높이위치(E)가 BOX층 하면(C)과 거의 동일하다고 해도, 벌크구조영역의 기판표면의 높이위치(B)가 SOI층 표면(A)보다 위에 있는 디바이스구조로 되어 있다.
구체적인 실현방법으로서는, 우선 상기와 마찬가지로 바이폴라트랜지스터를 형성하는 영역의 SOI층과 BOX막을 제거한 후, 벌크 Si 기판표면에 이온주입법 또는 열확산에 의해 n+형 불순물층을 형성한다. 이것이 콜렉터용 매립 불순물층으로 된다. 다음으로 그 n+형 불순물층을 시드로 하여 논도프 또는 n-형의 Si 단결정을 선택적으로 에피택셜성장시킨다. 다음으로, 연마법에 의해 벌크구조영역의 Si단결정 표면을 깍아들어가지만, 그 표면의 높이를 SOI층 표면보다 0.1㎛(미크론미터)이상 높게 되도록 한다. 게다가, 그 벌크구조영역의 표면에 베이스층, 에미터층을 형성한다. 이것에 의해 저농도 콜렉터층의 두께를 0.25㎛(미크론미터)이상으로 할 수 있다.
다만, 상기 구체화 방법에 있어서 벌크구조영역의 Si 단결정 표면의 높이를 SOI층 표면보다 일정폭만큼 높게 깍아남기는 것은 웨이퍼표면의 평탄성을 나쁘게 하여 그 이후의 공정이 복잡하게 되는 불리한 점을 발생시킨다. 그 문제를 회피할 수 있는 또 하나의 구체화책으로서, 다음의 방법이 있다. 즉, 도 14에 모식적으로 나타내는 바와 같이 (SOI층 + BOX층)의 두께를 0.25㎛(미크론미터)이상으로 하여, 벌크구조영역의 깍임은 Si 단결정 표면이 SOI층 표면과 동일한 높이가 되도록 한다. 또한, 그 벌크구조영역, 즉 저농도 콜렉터영역 상의 적어도 일부에, 베이스·에미터층을 에피택셜 성장시키는 것에 의해 형성한다. 이 베이스·에미터층 형성은 웨이퍼의 평탄성이 필요한 소자분리구조, MOS트랜지스터의 주요부분의 형성이 끝난 후에 행하도록 한다. 그때문에, 웨이퍼의 평탄성 악화에 의한 상기의 문제를 발생시키지 않는다.
다음으로 제3의 발명에서는, 도 15, 도 16에 모식적으로 나타내는 바와 같이, 저농도 콜렉터층 상면의 높이위치(D)가 BOX층 하면(C)보다 위에 위치하고, 저농도 콜렉터층 하면의 높이위치(E)가 BOX층 하면(C)보다 아래에, 또한 상기 D보다도 0.25㎛(미크론미터)이상 아래에 위치하는 디바이스구조로 되어 있다.
구체적으로는 콜렉터용 매립 불순물층과 저농도 콜렉터층의 형성을 다음의 방법에 의해 행한다. 우선, 콜렉터용 매립 불순물층은 상기 제1의 방법과 마찬가지로 SOI층과 BOX막을 제거한 후, 포토리소그라피와 가속에너지 수백keV이상의 고에너지 이온주입법에 의해 불순물을 그 영역의 벌크 Si 기판중에 선택적으로 주입하는 것에 의해 n+콜렉터용 매립 불순물층을 형성한다. 그 후 상기 제2의 방법과 마찬가지로 그 영역상에 논도프 또는 n-형의 Si단결정을 선택적으로 얇게 에피택셜 성장시키고, 연마에 의해 벌크구조영역의 Si단결정 표면을 깍아 평탄화한다. 또한, 상기 제2의 방법과 동일하게 그 벌크구조영역 내에 베이스·에미터층을 확산이나 에피택셜 성장에 의해 형성한다. 이 경우, 저농도 콜렉터층은 원래 벌크 Si 기판의 콜렉터용 매립 불순물층보다도 위의 부분과, 에피택셜 성장시킨 논도프 또는 n-형의 Si 단결정의 적층으로 이루어진다.
상기 제1 또는 제3의 방법에 있어서, 콜렉터용 매립 불순물층 형성을 위한 이온주입 에너지를 트랜지스터에 의해 변화시키는 것에 의해, 매립 불순물층 깊이가 다른 복수 타입의 트랜지스터를 동일 기판상에 형성할 수 있으므로, LSI의 회로설계가 용이하게 된다.
또한, 상기 제2의 방법에 의한 트랜지스터와 제3의 방법에 의한 트랜지스터를 동일 기판상에 나누어 만들도록 하여도 좋다.
다음으로, 상기한 제2의 과제, 즉 바이폴라트랜지스터의 활성영역에 접하여 둘러싸는 절연막에 관한 문제점을 개선할 방법에 대하여 설명한다. 바이폴라트랜지스터의 활성영역, 특히 베이스층, 에 접하여 그것을 둘러싸는 절연막은 도 8, 도 10에 나타낸 디바이스에서는 SOI층 표면의 높이위치(A)와 BOX층 하면의 높이위치(C)의 사이에 위치하고 있었지만, 웨이퍼 표면의 평탄성을 희생하지 않고 그 두께를 증가시키기 위해서는, 도 11 ∼ 도 16에 나타내는 바와 같이 그 하면의 위치가 상기 높이위치(C)보다도 아래가 되도록 하면 좋다. 또한, MOS 트랜지스터의 소자분리용으로서 이 구조의 절연막을 SOI구조영역에도 형성하여도 좋다. 이 절연막의 형성을 위한 구체적 방법을 다음에 설명한다.
우선, SOI기판중 특정 영역의 SOI층과 매립 산화막을 선택적으로 제거하여 SOI층이 존재하는 영역과 존재하지 않는 영역을 형성한다. 그후, 종형 바이폴라트랜지스터의 베이스층 표면의 높이에서 활성영역(예컨대, 베이스층)의 주변부의 벌크 Si기판을 깊이 파내 홈을 형성한다. 게다가 그들 홈내에 SiO2막을 매립하고, 웨이퍼 표면을 연마하는 것에 의해 그들 홈내부 이외의 SiO2막을 제거한다. 이 매립된 SiO2막의 상부에 베이스 전극배선이 연재하여 설치된다. SOI영역에도 동일한 홈을 동시에 형성하기 위해서는 벌크구조영역에 홈을 파냄과 동시에, 홈으로 되는 부분의 SOI층과 매립 산화막을 제거하고, 또한 그 아래의 벌크 Si기판도 파들어가도록 하면 좋다. 게다가, 그들 홈에 SiO2막을 매립하여 연마함으로써 그들 홈내부 이외의 SiO2막을 제거한다.
본 발명에 의하면, (SOI층 + BOX층)의 두께가 0.35㎛(미크론미터)이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛(미크론미터)이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOI MOSFET과의 융합이 가능하게 되어, 1매의 SOI웨이퍼에 고밀도로 집적화가 가능하게 된다.
(실시형태 1)
본 발명의 제1의 실시형태를 도 1에 기초하여 설명한다. 도 1은 본 발명의 제1의 실시형태의 BiCMOS 디바이스의 종단면구조를 나타낸 것이다.
본 도면에 있어서 부호 1은 p형 Si기판, 2는 SiO2층, 3은 p형 SOI층, 4는 n+형 Si층, 5는 저농도 n-형 Si층, 6, 7은 SiO2막, 8은 n+형 Si층, 9는 SiO2막, 10은n+형 다결정 Si막, 11은 SiO2막, 12는 n+형 SOI층, 15는 p+형 다결정 Si막, 16, 17은 SiO2막, 18은 p형 Si층, 181은 p+형 Si층, 20은 n+형 다결정 Si막, 21은 n+형 Si층, 22는 실리사이드막, 23은 SiO2막, 24는 금속플러그, 25 ∼ 29는 금속막이다. 4가 바이폴라트랜지스터의 콜렉터용 매립 n+불순물층, 5가 저농도 n-콜렉터층, 18이 p형 베이스층, 181이 베이스전극용의 p+인출층, 21이 n형 에미터확산층, 12가 MOS트랜지스터의 소스·드레인확산층으로서 작용한다. 금속전극중, 25가 바이폴라트랜지스터의 베이스전극, 26이 에미터전극, 27이 콜렉터전극, 28이 MOS트랜지스터의 소스전극, 29가 드레인전극으로서 작용한다. 여기서는 npn형 종형 바이폴라트랜지스터와 n형 MOS트랜지스터만을 나타내고, p형 MOS트랜지스터는 생략하고 있다. 또한, 종형 바이폴라트랜지스터가 pnp형이라도 상관없다.
본 실시형태 1에서는 SOI층 표면(높이위치 A), 벌크구조영역의 표면(동 B), BOX층 하면(동 C) 및, 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)와 하면(동 E)의 위치관계는 도 11에 나타낸 경우와 일치하고 있다. 즉, 벌크구조영역의 표면의 높이위치(B)는 BOX층 하면(C)과 일치하고 있다. 또한, 저농도 콜렉터층(5)의 상면(D)와 하면(E)은 BOX층 하면의 높이위치(C)로부터 각각 약 0.1㎛와 약 0.4㎛ 내려간 곳에 위치하고 있으며, 저농도 콜렉터층(5)의 두께는 약 0.3㎛로 되어 있다. (BOX층 두께 + SOI층 두께)는 0.2㎛로 되어 있다.
본 실시형태 1에 있어서는 바이폴라트랜지스터의 활성영역에 접하여 그것을 둘러싸는 절연막은 그 하면의 위치가 BOX층 하면의 높이위치(C)보다도 아래로 되어 있다. 또한, MOS트랜지스터의 소자분리용으로서 SOI구조영역에도 이 구조의 절연막이 형성되어 있다.
다음으로, 본 실시형태 1의 BiCMOS 디바이스의 제조방법을, 도 17(a) ∼ (e), 도 18(a) ∼ (d), 도 19(a), (b)에 의해 설명한다. 이들 도면은 종형 npn 바이폴라트랜지스터와 n형 MOS트랜지스터의 제조 주요공정마다의 종단면구조를 나타내고 있다.
우선, p형 벌크 Si기판(1)에 SIMOX법에 의해 매립 SiO2막(BOX층)(2)과 SOI층(3)을 형성한다(즉, SOI웨이퍼를 준비한다). 이 경우, 상기한 바와 같이 (BOX층 두께 + SOI층 두께)가 0.2㎛가 되도록 산소이온의 주입조건을 설정한다. 다음으로, 포토리소그라피와 드라이에칭 및 웨트에칭에 의해, 바이폴라트랜지스터를 형성하는 영역의 BOX층(2)과 SOI층(3)을 선택적으로 제거한다. 게다가, SOI구조 영역을 두께 2㎛의 포토레지스트(101)로 피복한 상태에서, 이온주입법에 의해 인이온(P+)을 가속에너지 500keV로 벌크 Si기판내에 고농도로 주입한다. 또한, 동일한 영역에 인이온을 가속에너지 100keV로 소량 주입한다(다만, 이 이온주입은 p형 영역을 n형 영역으로 변화시키기 위한 것이어서 극히 소량의 이온주입으로 충분하며, 상기 고농도 이온주입시에 동시에 실행하는 것이 가능하므로 생략할 수 있다). 또한 그 인이온이 고농도로 주입된 영역의 일부에 접하도록 선택적으로 인이온을 가속에너지 100keV로 고농도로 주입한다. 그후 가열하는 것에 의해, 각각 콜렉터용 매립 n+형 Si층(4), 콜렉터용 n-형 Si층(5) 및 콜렉터인출을 위한 n+형 Si층(8)을 형성한다(도 17(a)).
다음으로, 포토레지스트(101)를 제거한 후, Chemical Vapor Deposition(CVD)법에 의해 SiO2막(102), 다결정 Si막(103), SiO2막(104)을 퇴적한다. 다결정 Si막(103)과 SiO2막(104)의 두께의 합은 (BOX층 두께 + SOI층 두께)와 동일한 0.2㎛로 되어 있다. 이 막두께로 설정하는 목적은, 기판의 평탄성을 좋게 하고, 뒤의 소자분리홈으로의 매립된 SiO2막의 연마법에 의한 평탄화를 가능하게 하기 위함이다. 다결정 Si막(103)은 뒤에 MOS트랜지스터의 게이트전극과 그 측벽의 산화막을 형성하는 공정에 있어서, 바이폴라트랜지스터영역의 표면이 드라이에칭에 의해 깍이지 않도록 보호하는 역할을 가진다. 다음으로, 포토리소그라피와 드라이에칭에 의해 SOI층 상의 다결정 Si막(103), SiO2막(104)을 선택적으로 제거한다. 또한, CVD법에 의해 Si3N4막(105)을 퇴적한다(도 17(b)).
다음으로, 포토리소그라피와 드라이에칭에 의해 바이폴라트랜지스터와 MOS트랜지스터의 활성영역 이외의 부분의 Si3N4막(105), SiO2막(104) 및 SiO2막(102)을 선택적으로 제거한다(도 17(c)).
또한, 드라이에칭에 의해, 우선 바이폴라트랜지스터와 MOS트랜지스터의 활성영역이외의 부분의 SOI층과 다결정 Si막(103), 다음에 그들 막의 아래의 BOX층(2)과 SiO2막(102)을 선택적으로 제거한다. 또, 그 드라이에칭에 의해 노출한 p형 벌크 Si기판을 약 0.2㎛ 깊이 파낸다(도 17(d)).
다음으로, CVD법에 의해 SiO2막(6)을 퇴적한 후, CMP등의 연마법에 의한 평탄화에 의해 홈의 안 이외의 그 퇴적한 SiO2막 부분을 제거한다. 이 공정에서 Si3N4막(105)은 연마의 스토퍼로서 작용한다(도 17(e)).
다음에, Si3N4막(105)을 제거한 후, CVD법에 의해 재차 Si3N4막(106)을 퇴적한다. 다음으로, 포토리소그라피와 드라이에칭에 의해 특정 영역의 Si3N4막(106)을 제거한다. 게다가, 동일한 영역의 SiO2막(6)과 단결정 Si기판(1)을 이방성 드라이에칭에 의해 파들어가, 홈을 형성한다. 다음에, CVD법에 의해 SiO2막(7)을 퇴적한 후, 연마법에 의한 평탄화에 의해 홈의 안 이외의 부분을 제거한다. Si3N4막(106)은 연마의 스토퍼로서 작용한다. 이 SiO2막이 매립된 홈은 소자분리의 역할을 맡고 있다(도 18(a)).
다음으로, Si3N4막(106)과 SiO2막(102, 104)을 제거한다(도 18(b)).
그후, MOS트랜지스터의 게이트부분의 형성을 행한다. 우선, SOI층 및 다결정 Si막(103)의 표면을 열산화하는 것에 의해 SiO2막(9)을 형성한다. 다음으로, CVD법에 의해 다결정 Si막(10)을 퇴적한다. 그후, 포토리소그라피와 드라이에칭에 의해 다결정 Si막(10)을 패터닝하고, 게이트전극을 형성한다.
다음에, MOS트랜지스터의 영역에 이온주입법에 의해 비소(As+)를 첨가한다. 또한, CVD법에 의해 SiO2막(11)을 퇴적하고, 그 다결정 Si막(10)의 측벽 이외의 부분을 이방성 드라이에칭에 의해 제거한다. 다결정 Si막(103)은 그때의 에칭스토퍼로 된다. 그후, MOS트랜지스터의 영역에 이온주입법에 의해 비소를 첨가함으로써, 소스·드레인확산층(12)을 형성하고, 동시에 다결정 Si막(10)을 n+형화한다(도 18(c)). 다음으로 다결정 Si막(103) 및 SiO2막(102)을 제거한다(도 18(d)).
다음에 바이폴라트랜지스터의 주요부분의 형성을 행한다. CVD법에 의해 SiO2막(114)을 퇴적한 후, 바이폴라트랜지스터의 베이스·에미터를 형성하는 영역의 그막을 선택적으로 제거한다. 그후, CVD법에 의해 p+형 다결정 Si막(15) 및SiO2막(16)을 퇴적한다(도 19(a)).
다음으로, 포토리소그라피와 드라이에칭에 의해, SiO2막(16) 및 p+형 다결정 Si막(15)을 선택적으로 제거하여 에미터개구부를 형성한다. 게다가, CVD법에 의한 퇴적과 이방성 드라이에칭에 의해 그 개구부의 측벽에 SiO2막(17)을 형성한다. 다음에, CVD법에 의해 n+형 다결정 Si막(20)을 퇴적하고, 포토리소그라피와 드라이에칭에 의해 에미터전극으로서 패터닝한다. 다음으로, 열처리에 의해 n+형 Si층(21)을 형성한다. 다음에, SiO2막(16)도 동일한 형태로 패터닝하여 p+형 다결정 Si막(15)을 노출시키고, 또한 그막을 베이스인출전극으로서 패터닝한다(도 19(b)).
이 이후는, 통상의 방법에 의해 각종 배선구조를 형성하는 것에 의해 BiCMOS 디바이스로서 완성시킨다. 이상으로, 본 발명의 제1 실시형태의 형성방법에 대하여 설명을 끝낸다.
다음으로, 그 제1의 실시형태의 또 하나의 형성방법을 도 20(a) ∼ (e)에 기초하여 설명한다. 우선, p형 벌크기판(1)에 SIMOX법에 의해, 매립 SiO2막(BOX층)(2)과 SOI층(3)을 형성한다. 다음으로, SOI층 및 BOX층을 그대로 남기고, SOI구조영역으로 되는 부분을 두께 2㎛의 포토레지스트(101)로 피복한 상태에서 (즉, 바이폴라트랜지스터 형성영역의 SOI층을 부분적으로 노출한 상태에서), 이온주입법에 의해 인(P+)이온을 가속에너지 700keV로 벌크 Si기판내부에 주입한다. 또한, 동일한 영역에 인이온을 가속에너지 100keV로 소량주입한다(다만, 상기 고농도 이온주입시에 동시에 실행하는 것이 가능하므로 이 이온주입은 생략할 수 있다). 또한, 그 인이온이 고농도로 주입된 매립영역의 일부분에 접하도록 선택적으로 인이온을 가속에너지 300keV로 고농도로 주입한다. 그후 가열하는 것에 의해, 각각 콜렉터용 매립 n+형 Si층(4), 콜렉터용 n-형 Si층(5) 및, 콜렉터 인출을 위한 n+형 Si층(8)을 형성한다. 이와 같이 SOI층(3)과 BOX층(2)을 통과시켜 이온주입을 행하는 것이 상기 제1의 형성방법과 가장 다른 점이다(도 20(a)).
다음으로, 포토레지스트(101)를 제거한 후 CVD법에 의해 SiO2막(102), Si3N4막(105)을 퇴적한다. 다음에, 포토리소그라피와 드라이에칭에 의해, 바이폴라트랜지스터와 MOS트랜지스터의 활성영역 이외의 부분의 Si3N4막(105), SiO2막((102), SOI층(3), BOX층(2)을 선택적으로 제거한다. 또한, 노출한 p형 벌크 Si기판을 약 0.2㎛ 깊이 파낸다(도 20(b)).
다음으로, CVD법에 의해 SiO2막(6)을 퇴적한 후, 연마법에 의한 평탄화에 의해 그막의 홈의 안 이외의 부분을 제거한다. Si3N4막(105)은 연마의 스토퍼로서 작용한다(도 20(c)).
다음에, 상기 제1의 형성방법의 설명인 도 18(a)와 (b)에서 설명한 방법에 의해, 이 SiO2막이 매립된 홈(7)을 형성한다. 또한, 절연막을 제거하여 SOI층(3)을 노출시킨다. 이 단계에서는 바이폴라트랜지스터상에 SOI층이 남아 있고, 그것이 상기 제1의 형성방법에서의 다결정 Si막(103)의 대신으로 되어 있다(도 20(d)).
다음으로 상기 제1의 형성방법과 동일한 방법에 의해 MOS트랜지스터를 형성한 후, 바이폴라트랜지스터 상의 SOI층(3)과 BOX층(2)을 제거한다(도 20(e)).
이 이후의 공정은, 상기 제1의 형성방법과 동일하다. 상기 제1의 형성방법과 비교하여 본 방법의 쪽이 CVD법에 의한 막퇴적이나 드라이에칭의 회수가 적고, 공정을 간략화할 수 있는 이점이 있다.
본 제1의 실시형태에 의하면, 상술한 문제점을 개선할 수 있다. 즉, (SOI층 + BOX층)의 두께가 0.35㎛이하라도 고내압이며 저기생용량의 종형 바이폴라트랜지스터와의 융합이 가능하게 된다. 바이폴라트랜지스터의 내압과 기생용량은, 콜렉터용 매립 불순물층을 위한 이온주입의 깊이를 변화시키는 것에 의해 임의로 설계하는 것이 가능하게 된다. 또한, 본 실시형태 1에서는 저농도 콜렉터층을 콜렉터용 매립 불순물층 형성시의 이온주입마스크를 이용하여 형성할 수 있으므로, 도 7이나 도 8에서 설명한 저농도 콜렉터층 형성을 위한 단결정 Si의 에피택셜 성장과 연마에 의한 평탄화의 공정이 불필요하게 된다. 이들의 공정은 스루풋이 낮아 이들을 없앰으로써 대폭적인 코스트저감을 실현할 수 있는 효과도 있다.
본 실시형태 1에 있어서는 바이폴라트랜지스터의 활성영역에 접하여 그것을 둘러싸는 절연막은 그 하면의 위치가 BOX층 하면의 높이위치(C)보다도 아래로 되어 있다. 그것에 의해, 베이스-콜렉터 사이의 기생용량이 더욱 작게 되는 효과가 있다. 또한, MOS트랜지스터의 소자분리용으로서 SOI구조영역에도 이 구조의 절연막이 형성되어 있다. 그것에 의해, MOS트랜지스터의 소자분리구조형성을 바이폴라트랜지스터의 소자분리홈(trench isolation)의 형성과 동시에 행할 수 있어, 공정의 간략화가 가능하게 되는 효과도 있다.
또, 동일 칩상의 바이폴라트랜지스터의 사이에서 n+형 Si층(4)을 형성하기 위한 이온주입의 에너지를 변화시켜 그 깊이를 변화시키는 것만으로, 내압과 동작속도에 차이가 있고 역할이 다른 복수 종류의 바이폴라트랜지스터를 SOIMOSFET과혼재하여 동일 칩상에 간단하게 집적할 수 있는 효과도 있다.
본 실시형태 1에 의하면, (SOI층 + BOX층)의 두께가 0.35㎛ 이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛ 이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다.
(실시형태 2)
본 발명의 제2의 실시형태를 도 2에 기초하여 설명한다. 도 2는 본 발명의 제2의 실시형태의 BiCMOS디바이스의 종단면구조를 나타낸 것이다. 본 도면에 있어서 도 1과 동일한 부호는 도 1의 경우와 동일한 재료, 부위를 나타내고 있다. 도 1에 포함되어 있지 않은 부호에 관해서는, 부호 13은 SiO2막, 14는 Si3N4막, 182는 p형 SiGe혼정(混晶)층, 19는 논도프 단결정 Si층으로 되어 있다. 4가 바이폴라트랜지스터의 콜렉터용 n+형 매립 불순물층, 5가 n-형 저농도 콜렉터층, 182가 베이스층, 21이 에미터 확산층으로서 작용한다. 저농도 콜렉터층(5)과 p형 SiGe혼정층의 베이스층(182)의 사이에, 10nm(나노미터) ∼ 50nm(나노미터)정도의 두께의 논도프의 SiGe혼정층을 삽입하여도 좋다.
본 실시형태에서는 SOI층 표면(높이 위치 A), 벌크 구조영역의 표면(동 B), BOX층 하면(동 C) 및 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)과 하면(동 E)의 위치관계는 도 12에 나타낸 경우와 일치하고 있다. 즉, 저농도 콜렉터층(5)의 상면의 높이위치(D)는 BOX층 하면(C)과 일치하고 있다. 또한, 저농도 콜렉터층(5)의 하면(E)은 BOX층 하면(C)으로부터 약 0.3㎛ 내려간 곳에 위치하고 있다. 즉, 저농도 콜렉터층(5)의 두께는 약 0.3㎛(미크론미터)로 되어 있다.(BOX층 두께 + SOI층 두께)는 0.2㎛(미크론미터)로 되어 있다.
다음으로, 본 실시형태 2의 BiCMOS 디바이스의 제조방법을 설명한다. 본 실시형태 2의 형성방법은, 도 18(a)로부터 (d), 또는 도 20(a)로부터 (e)의 공정까지는 제1의 실시형태와 거의 동일하다. 다만, 콜렉터용 n+형 매립 불순물층(4)을 형성하기 위한 이온주입의 에너지는 제1의 실시형태의 경우보다 약 100keV 낮게 설정하고 있다. 왜냐하면, 벌크 Si표면위치를 기준으로 한 콜렉터용 n+형 매립 불순물층(4)의 깊이위치가 제1의 실시예와 비교하여 약 0.1㎛ 얕기 때문이다.
그 후의 형성공정을 도 21(a) ∼(c)에 기초하여 설명한다. 이들 도면은 종형 바이폴라트랜지스터와 nMOS트랜지스터의 주요공정에서의 종단면구조를 나타내고 있다. 우선, CVD법에 의해 SiO2막(13), Si3N4막(14), p+형 다결정 Si막(15), SiO2막(16)을 퇴적한다. 다음으로, 포토리소그라피와 드라이에칭에 의해 SiO2막(16) 및 p+형 다결정 Si막(15)을 선택적으로 제거하여 에미터 개구부를 형성한다. 게다가, CVD법에 의한 퇴적과 이방성 드라이에칭에 의해 그 개구부의 측벽에 SiO2막(115)을 형성한다. 게다가 웨트에칭에 의해 Si3N4막(14) 및 SiO2막(13)을 제거하고, 벌크 Si기판을 노출시킨다(도 21(a)).
다음으로, CVD법에 의해 노출시킨 벌크 Si기판 상에 p형 SiGe혼정층(182)과 논도프 단결정 Si층(19)을 성장시킨다(도 21(b)).
그후, 상기한 제1의 실시형태의 경우와 동일한 방법에 의해, n+형 다결정 Si막(20)을 퇴적하여 에미터 전극으로서 패터닝하고, 다음으로 열처리에 의해 n+형 Si층(21)을 형성한다. 게다가, 베이스인출전극(15)을 패터닝한다(도 21(c)).
본 제2의 실시형태에 의하면, 상기한 제1의 실시형태와 동일한 효과가 있다. 또한, 벌크구조영역의 Si표면의 높이위치가, 제1의 실시형태와 비교하여 높게 되므로, 기판의 평탄성이 개선된다. 그 결과 에미터 개구부를 제1의 실시형태의 경우보다 고정도로 형성할 수 있어, 트랜지스터의 수율이 개선되는 효과도 있다. 또한, 베이스층과 에미터층이 에피택셜 성장에 의해 형성되어 있으므로, 이온주입에 의한 데미지가 남는 벌크 Si기판에 확산에 의해 형성하는 제1의 실시형태와 비교하여, 트랜지스터의 수율이 더욱 높게 되는 효과도 있다. 또한, 상술한 바와 같이 고불순물농도의 베이스 영역을 얇게 형성할 수 있고, 또 SiGe혼정의 베이스영역으로 하는 것에 의해 보다 고속동작가능한 바이폴라트랜지스터를 SOI로 형성된 고속 MOSFET과 혼재하여 1매의 반도체 기판에 집적화할 수 있다. 즉, (SOI층 + BOX층)의 두께가 0.35㎛(미크론미터)이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛(미크론미터)이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다.
(실시형태 3)
본 발명의 제3의 실시형태를 도 3에 기초하여 설명한다. 도 3은 본 발명의 제3의 실시형태의 BiCMOS 디바이스의 종단면구조를 나타낸 것이다. 본 도면에서의 동일한 부호는 도 2의 경우와 동일한 재료, 부위를 나타내고 있다.
4가 바이폴라트랜지스터의 콜렉터용 매립 불순물층, 5가 저농도 콜렉터층, 182가 베이스층, 21이 에미터 확산층이다. 저농도 콜렉터층(5)과 p형 SiGe혼정층의 베이스층(182)의 사이에 10nm(나노미터) ∼ 50nm(나노미터)정도 두께의 논도프의SiGe혼정층을 삽입하여도 좋다.
본 실시형태 3에서는 SOI층 표면(높이위치 A), 벌크구조영역의 표면(동 B), BOX층 하면(동 C) 및 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)과 하면(동 E)의 위치관계는 도 14에 나타낸 경우와 일치하고 있다. 즉, 저농도 콜렉터층(5)의 상면의 높이위치(D)는 SOI층 표면(A)과 일치하고 있고, 벌크구조영역의 표면의 높이위치(B)는 SOI층 표면(A)보다도 높게 되어 있다. 또한, 저농도 콜렉터층(5)의 하면(E)은 BOX층 하면(C)과 일치하고 있다. 따라서 저농도 콜렉터층의 두께는 (BOX층 두께 + SOI층 두께)와 일치하고 있어 0.3㎛(미크론미터)로 되어 있다.
다음으로, 본 실시형태의 BiCMOS 디바이스의 제조방법을 도 22(a) ∼ (f), 도 23(a) ∼(e)에 기초하여 설명한다. 이들 도면은 종형 npn 바이폴라트랜지스터와 n형 MOS트랜지스터의 제조주요공정에서의 종단면구조를 나타내고 있다.
우선, p형 벌크기판(1)에 SIMOX법에 의해 매립 SiO2막(BOX층)(2)과 SOI층(3)을 형성한다(즉, SOI웨이퍼를 준비한다). 이경우, 상기한 바와 같이 (BOX층 두께 + SOI층 두께)가 0.3㎛가 되도록 산소이온주입조건을 설정한다. 다음으로, CVD법으로 SiO2막(102)과 Si3N4막(107)을 퇴적한다. 게다가, SOI구조영역으로 되는 부분에 포토레지스트(101)를 덮은 상태에서 이온주입법에 의해 인이온(P+)을 가속에너지 200keV로 벌크 Si기판에 주입한다. 그 후 가열하는 것에 의해 n+형 Si층(4)을 형성한다(도 22(a)).
다음으로, n+형 Si층(4) 상의 Si3N4막(107), Si02막(102), SOI층(3) 및 BOX층(2)을 드라이에칭과 웨트에칭에 의해 선택적으로 제거하여 n+형 Si층(4)을 노출시킨다(도 22(b)).
다음으로, CVD법에 의해 n+형 Si층(4) 상에 n-형 단결정 Si층(108)을, Si3N4막(107)상에 다결정 Si막(110)을 성장시킨다. n-형 단결정 Si층(108)의 표면의 높이가 SOI층 표면과 거의 동일하게 되도록 그 성장막두께를 조정한다(도 22(c)).
다음에, CVD법에 의해 SiO2막(111) 및 Si3N4막(112)을 퇴적한 후, SOI구조영역 상의 그들 막을 선택적으로 제거한다(도 22(d)). 이들 막의 두께는 각각 SiO2막(102) 및 Si3N4막(107)과 거의 동일하게 되도록 설정한다. 이 막두께의 설정은 연마법에 의한 평탄화를 가능하게 할 목적이 있다. 즉, 다음 공정에서, Si3N4막(107, 112)을 스토퍼로 하여, 연마법에 의해 SOI구조영역 상의 다결정 Si막(110)을 제거한다(도 22(e)).
또한, 웨트에칭에 의해 Si3N4막(107, 112), SiO2막(102, 111)을 제거한다. n+형 Si층(4)은 콜렉터 매립 불순물층, n-형 단결정 Si층(108)은 저농도 콜렉터층으로 된다(도 22(f)).
다음으로, n+형 Si층(4)상의 일부의 영역에 선택적으로 인이온(P+)을 가속에너지 100keV로 주입하여 n+형 Si층(8)을 형성한다. 다음에, CVD법에 의해 SiO2막(104), Si3N4막(105)을 퇴적한다. 다음으로, 포토리소그라피, 드라이에칭에 의해 바이폴라트랜지스터와 MOS트랜지스터의 활성영역으로 되는 부분이외의 영역상의 그들 막을 선택적으로 제거한다(도 23(a)).
다음에, 동 영역의 SOI층(3), 다결정 Si막(110), BOX층(2)을 선택적으로 제거한다. 게다가, 그 드라이에칭에 의해 노출한 p형 벌크 Si기판을 약 0.2㎛ 깊이 파낸다(도 23(b)).
다음으로, CVD법에 의해 SiO2막(6)을 퇴적한 후, 연마법에 의한 평탄화에 의해 그 막의 홈의 안 이외의 부분을 제거한다. Si3N4막(105)은 연마의 스토퍼로서 작용한다(도 23(c)).
다음에, 상기 제1의 실시형태의 형성방법의 설명에 있어서 도 18(a)와 (b)에서 설명한 방법에 의해, SiO2막이 매립된 홈(7)을 형성한다(도 23(d)). 게다가, 절연막을 제거하여 SOI층(3), n-형 단결정 Si층(5)을 노출시킨다(도 23(e)). 이이후의 공정은 도 21(a) ∼ (c)에서 설명한 본 발명의 제2의 실시형태의 경우와 동일한 방법에 의한다.
본 제3의 실시형태에 의하면, 상기한 문제점을 개선하는 것이 가능하다. 즉, (SOI층 + BOX층)의 두께가 0.35㎛ 이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛ 이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다. 또한, 본 실시형태 3에서는 상기한 제1, 제2의 실시형태의 경우와 같이 이온주입에 의해 저농도 콜렉터층을 형성한 경우에 문제가 될 것같은 그러한 저농도 콜렉터층에서의 결정결함의 발생이 없고, 바이폴라트랜지스터의 수율을 보다 높게 할 수 있다. 또한, 기판의 평탄성이 제1, 제2의 실시형태의 경우보다 좋으므로, 에미터 개구부를 제1의 실시형태의 경우보다 고정도로 형성할 수 있어, 수율을 보다 높게 할 수 있다. 따라서, 바이폴라트랜지스터의 개수가 많은 집적회로에 적용할 경우에는, 본 실시형태가 보다 유리하게 된다. 또한, 저농도콜렉터층 형성을 위한 에피택셜 성장후의 연마법에 의한 평탄화에 있어서, 벌크구조영역 표면과 SOI층 표면이 동일한 높이로 된다. 그때문에, 이들이 동일한 높이가 아닌 후술하는 본 발명의 제4의 실시형태와 비교하면, 이 평탄화가 보다 간단한 방법에 의해 행해질 수 있는 효과도 있다.
(실시형태 4)
본 발명의 제4의 실시형태를 도 4에 기초하여 설명한다. 도 4는 본 발명의 제4의 실시형태의 BiCMOS 디바이스의 종단면구조를 나타낸 것이다. 본 도면에서의 동일한 부호는 도 1의 경우와 동일한 재료, 부위를 나타내고 있다. 4가 바이폴라트랜지스터의 콜렉터용 매립 불순물층, 5가 저농도 콜렉터층, 18이 베이스층, 21이 에미터 확산층이다.
본 실시형태에서는, SOI층표면(높이위치(A)), 벌크구조영역의 표면(동 B), BOX층 하면(동 C), 및 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)과 하면(동 E)의 위치관계는 도 13에 나타낸 경우와 일치하고 있다. 즉, 벌크구조영역의 표면의 높이위치(B) 및 저농도 콜렉터층(5)의 상면의 높이위치(D)는 SOI층 표면(A)보다도 0.15㎛ 높게 되어 있다. 또한, 저농도 콜렉터층(5)의 하면(E)은, BOX층 하면(C)과 일치하고 있다. (BOX층 두께 + SOI층 두께)는 0.25㎛(미크론미터)이며, 저농도 콜렉터층(5)의 두께는 0.3㎛(미크론미터)로 되어 있다.
다음으로, 본 실시형태 3의 BiCMOS 디바이스의 제조방법을 도 24(a) ∼ (f)및 도 25(a) ∼ (e)에 기초하여 설명한다. 이들 도면은 종형 npn 바이폴라트랜지스터와 n형 MOS트랜지스터의 제조주요공정에서의 종단면구조를 나타내고 있다. 본 실시형태의 제조방법에 있어서 도 24(a) ∼ (f), 도 25(a) ∼ (c)의 공정은, 도 22(a) ∼ (f), 도 23(a) ∼ (c)에 나타낸 제3의 실시형태의 경우와 기본적으로 동일하다. 다만 본 실시형태의 경우, 벌크구조영역의 표면이 SOI층 표면보다도 높게 되어 있다. 그 때문에, 연마법에 의한 평탄화의 공정에 있어서, 스토퍼로 되는 절연막의 두께를 벌크구조영역 위와 SOI층 위에서 다르게 하고 있다.
우선, SIMOX법에 의해 SiO2막(BOX층)(2)과 SOI층(3)을 형성한다(즉, SOI 웨이퍼를 준비한다). 이 경우, 상기한 바와 같이 (BOX층 두께 + SOI층 두께)가 0.25㎛가 되도록 산소이온주입조건을 설정한다. 다음으로, CVD법에 의해 SiO2막(102)과 막두께 0.2㎛의 Si3N4막(107)을 퇴적한다. 게다가, SOI구조영역으로 되는 부분에 포토레지스트(101)를 덮은 상태에서 이온주입법에 의해 인이온(P+)을 가속에너지 300keV로 벌크 Si기판에 주입한다. 그 후 가열하는 것에 의해 n+형 Si층(4)을 형성한다(도 24(a)).
다음으로, n+형 Si층(4)상의 Si3N4막(107), SiO2막(102), SOI층(3) 및 SiO2막(2)을 드라이에칭과 웨트에칭에 의해 선택적으로 제거하여 n+형 Si층(4)을 노출시킨다(도 24(b)).
다음에, CVD법에 의해, n+형 Si층(4) 상에 n-형 단결정 Si층(108)을, Si3N4막(107) 상에 다결정 Si막(110)을 성장시킨다. 이들 층의 두께는 0.4㎛로 한다(도 24(C)).
다음으로, CVD법에 의해 SiO2막(111) 및 막두께 0.05㎛의 Si3N4막(112)을 퇴적한 후, SOI구조영역 상의 그들 막을 선택적으로 제거한다(도 24(d)). 다음에, 연마법에 의해 SOI구조영역 상의 다결정 Si막(110)을 제거한다. 여기서, Si3N4막(107, 112)은 연마의 스토퍼로서 작용한다(도 24(e)). 게다가, 웨트에칭에 의해 Si3N4막(107, 112), SiO2막(102, 111)을 제거한다. n+형 Si층(4)은 콜렉터용 매립 불순물층, n-형 단결정 Si층(108)은 저농도 콜렉터층(5)으로 된다(도 24(f)).
다음으로, n+형 Si층(4)상의 일부의 영역에 선택적으로 인이온(P+)을 가속에너지 100keV로 주입하여 n+형 Si층(8)을 형성한다. 다음에, CVD법에 의해 막두께 0.15㎛의 SiO2막(104)을 퇴적한다. 다음에, 포토리소그라피, 드라이에칭에 의해, MOS트랜지스터의 활성영역 이외의 그 막을 선택적으로 제거한다. 다음으로, CVD법에 의해 막두께 0.05㎛의 SiO2막(113)과 Si3N4막(105)을 퇴적한다. 다음에, 포토리소그라피, 드라이에칭에 의해 바이폴라트랜지스터와 MOS트랜지스터의 활성영역으로 되는 부분이외의 그들 막을 선택적으로 제거한다(도 25(a)).
다음으로, 상기 활성영역으로 되는 부분이외의 영역의 SOI층(3), 다결정 Si막(110), BOX층(2)을 선택적으로 제거한다. 또한, 그 드라이에칭에 의해 노출한 p형 벌크Si기판을 약 0.2㎛ 깊이 파낸다(도 25(b)). 다음으로, CVD법에 의해 SiO2막(6)을 퇴적한 후, 연마법에 의한 평탄화에 의해 그 막의 홈의 안 이외의 부분을 제거한다. Si3N4막(105)은 연마의 스토퍼로서 작용한다(도 25(c)).
다음으로, 상기 제1의 실시형태의 형성방법의 설명인 도 18(a)와 (b)에서 설명한 방법에 의해, 이 SiO2막이 매립된 홈(7)을 형성한다(도 25(d)). 또한, 절연막을 제거하여 SOI층(3), n-형 단결정 Si층(5)을 노출시킨다(도 25(e)). 이 이후의 공정은 도 19(a), (b)에서 설명한 본 발명의 제1의 실시형태의 경우와 동일한 방법에 따른다.
본 실시형태 4에 의하면, 상술한 문제점을 개선할 수 있다. 즉, (SOI층 + BOX층)의 두께가 0.35㎛이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛ 이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다.
(실시형태 5)
본 발명의 제5의 실시형태를 도 5에 기초하여 설명한다. 도 5는 본 발명의 제5의 실시형태의 BiCMOS 디바이스의 종단면구조를 나타낸 것이다. 본 도면에서의 동일한 부호는 도 1의 경우와 동일한 재료, 부위를 나타내고 있다. 4가 바이폴라트랜지스터의 콜렉터용 매립 불순물층, 5가 저농도 콜렉터층, 18이 베이스층, 21이 에미터확산층이다.
본 실시형태 5에서는 SOI층 표면(높이위치 A), 벌크구조영역의 표면(동 B), BOX층 하면(동 C) 및, 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)과 하면(동 E)의 위치관계는 도 15에 나타낸 경우와 일치하고 있다. 즉, 벌크구조영역의 표면의 높이위치(B)는 SOI층 표면(A)과 일치하고 있다. (BOX층 두께 + SOI층 두께)는 0.25 ㎛로 되어 있다. 저농도 콜렉터층(5)의 상면(D)과 하면(E)은 BOX층 하면(C)로부터 각각 약 0.15㎛ 올라간 곳과 약 0.25㎛ 내려간 곳에 위치하고 있어, 저농도 콜렉터층(5)의 두께는 0.4㎛로 되어 있다.
다음에, 본 실시형태 5의 BiCMOS 디바이스의 제조방법을 도 26(a) ∼ (e), 도 27(a) ∼ (d)에 기초하여 설명한다. 이들 도면은 종형 npn 바이폴라트랜지스터와 n형 MOS트랜지스터의 제조주요공정에서의 종단면구조를 나타내고 있다.
우선, p형 벌크기판(1)에 SIMOX법에 의해, 매립 SiO2막(BOX층)(2)과 SOI층(3)을 형성한다. 다음으로, SOI구조영역으로 되는 부분에 두께 2㎛의 포토레지스트(101)를 덮은 상태에서 이온주입법에 의해 인이온(P+)을 가속에너지 500keV로 벌크 Si기판에 주입한다. 그후 가열함으로써 n+형 Si층(4)을 형성한다(도 26(a)). 이 경우, 상기한 바와 같이 (BOX층 두께 + SOI층 두께)가 0.25㎛로 되도록 주입조건을 설정한다.
다음으로, CVD법에 의해 SiO2막(102)과 Si3N4막(107)을 퇴적한다. 다음에, n+형 Si층(4)상의 Si3N4막(107), SiO2막(102), SOI층(3) 및 SiO2막(2)을 드라이에칭과 웨트에칭에 의해 선택적으로 제거하여 벌크 Si기판(1)을 노출시킨다(도 26(b)).
다음에, CVD법에 의해 벌크 Si기판(1)상에 n-형 단결정 Si층(108)을 선택적으로 성장시킨다. n-형 단결정 Si층(108)의 표면의 높이가 SOI층 표면과 거의 동일하게 되도록 그 성장막두께를 조정한다. 이 경우, 개구부 측벽에 노출한 SOI층에는 단결정 Si(109)이 성장한다(도 26(c)).
다음으로, n-형 단결정 Si층(108)의 일부의 영역에 선택적으로 인이온(P+)을 가속에너지 100keV로 주입하여 n+형 Si층(8)을 형성한다. 게다가, 웨트에칭에 의해 Si3N4막(107) 및 SiO2막(102)을 제거한다. n+형 Si층(4)은 콜렉터용 매립 불순물층, n-형 단결정 Si층(108)은 저농도 콜렉터층(5)으로 된다(도 26(d)).
다음에, CVD법에 의해 SiO2막(104), Si3N4막(105)을 퇴적한다. 다음에, 포토리소그라피, 드라이에칭에 의해 바이폴라트랜지스터와 MOS트랜지스터의 활성영역으로 되는 부분이외의 영역 상의 그들 막을 선택적으로 제거한다(도 26(e)).
다음으로, 동영역의 SOI층(3), 단결정 Si(109), BOX층(2)을 선택적으로 제거한다. 또한, 그 드라이에칭에 의해 노출한 p형 벌크 Si기판을 약 0.2㎛ 깊이 파낸다(도 26(f)). 이어서 행해지는 도 27(a) ∼ (d)에 나타낸 공정은 도 23(b) ∼ (e)에 기초하여 설명한 제3의 실시형태의 경우와 동일한 방법에 의한다. 또한, 이 이후의 공정은 도 19(a), (b)에서 설명한 본 발명의 제1의 실시형태의 경우와 동일한 방법에 의한다.
본 실시형태 5에 의하면, 상기한 문제점을 개선할 수 있다. 즉, (SOI층 + BOX층)의 두께가 0.35㎛ 이하로 얇더라도, 또는 SOI층의 두께가 0.15㎛이하로 얇더라도 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다.
또한, 동일 칩상의 바이폴라트랜지스터의 사이에서, n+형 Si층(4)을 형성하기 위한 이온주입의 에너지를 변화시키는 것만으로, 상술한 제2의 실시형태에서의 바이폴라트랜지스터를 본 제5의 실시형태에서의 바이폴라트랜지스터와 동일 칩상에 집적하는 것이 가능하게 된다. 즉, 내압과 동작속도에 차이가 있고 역할이 다른 2종류의 바이폴라트랜지스터를 동일 칩상에 간단하게 집적할 수 있는 효과가 있어, LSI의 회로설계상 그 설계여유도를 향상할 수 있다.
(실시형태 6)
본 발명의 제6의 실시형태를 도 6에 기초하여 설명한다. 도 6은 본 발명의제6의 실시형태의 BiCMOS 디바이스의 종단면구조를 나타낸 것이다. 본 도면에서의 동일한 부호는 도 2의 경우와 동일한 재료, 부위를 나타내고 있다. 4가 바이폴라트랜지스터의 콜렉터용 매립 불순물층, 5가 저농도 콜렉터층, 182가 베이스층, 21이 에미터확산층이다. 저농도 콜렉터층(5)과 p형 SiGe혼정층의 베이스층(182)의 사이에 10nm(나노미터) ∼ 50nm(나노미터)정도 두께의 논도프의 SiGe혼정층을 삽입하여도 좋다.
본 실시형태 6에서는 SOI층 표면(높이위치 A), 벌크 구조영역의 표면(동 B), BOX층 하면(동 C) 및, 바이폴라트랜지스터의 저농도 콜렉터층의 상면(동 D)과 하면(동 E)의 위치관계는 도 16에 나타낸 경우와 일치하고 있다. 즉, 저농도 콜렉터층(5)의 상면의 높이위치(D)는 SOI층 표면(A)과 일치하고 있다. (BOX층 두께 + SOI층 두께)는 0.25㎛로 되어 있다. 저농도 콜렉터층(5) 하면(E)은 BOX층 하면(C)으로부터 약 0.25㎛내려간 곳에 위치하고 있고, 저농도 콜렉터층(5)의 두께는 0.5㎛로 되어 있다.
다음으로, 본 실시형태의 BiCMOS 디바이스의 제조방법을 설명한다. 본 실시형태의 베이스-에미터층의 형성이전의 공정은 도 26(a) ∼ (e), 도 27(a) ∼(d)에 기초하여 설명한 제5의 실시형태의 경우와 동일한 방법에 따른다. 또한, 이 이후의 공정은 도 21(a) ∼ (c)에서 설명한 본 발명의 제2의 실시형태의 경우와 동일한 방법에 의한다.
본 실시형태 6에 의하면, 상기한 문제점을 개선할 수 있다. 즉, (SOI층 + BOX층)의 두께를 0.35㎛ 이하로 얇더라도, 또는 SOI층의 두께를 0.15㎛이하로 얇더라도, 고내압이며 저기생용량의 종형 바이폴라트랜지스터와 SOIMOSFET과의 융합이 가능하게 된다.
또한, 동일 칩상의 바이폴라트랜지스터의 사이에서, n+형 Si층(4)을 형성하기 위한 이온주입의 에너지를 변화시키는 것만으로, 상술한 제3의 실시형태에서의 바이폴라트랜지스터를 본 제6의 실시형태에서의 바이폴라트랜지스터와 동일 칩상에 집적하는 것이 가능하게 된다. 즉, 내압과 동작속도에 차이가 있고 역할이 다른 2종류의 바이폴라트랜지스터를 동일 칩상에 간단하게 집적할 수 있는 효과가 있고, 회로설계의 자유도를 개선할 수 있다.
(실시형태 7)
도 28은 본 발명의 BiCMOS 집적회로 디바이스를 적용한 광대역 무선통신시스템(broad-band wireless communication systems)의 주요부분의 블럭도이다. 본 도면에 있어서 30은 광대역 무선통신시스템용 LSI, 31은 안테나, 32는 송수신 전환스위치이다. 30의 광대역 무선통신시스템용 LSI 중의 회로는 처리하는 신호주파수의 차이로부터 고주파부(301)(radio-frequency part), 중간주파수부(302)(intermediate-frequency part), 베이스밴드부(303)(baseband part)의 3개의 부분으로 나눌 수 있다. 본 발명에 관한 바이폴라트랜지스터는 주로 고주파부(301)에 이용되고, 또한 본 발명에 관한 박층 SOI-CMOS는 주로 중간주파수부(302) 및 베이스밴드부(303)에 이용되고, 광대역 무선통신시스템의 고속동작을 실현할 수 있다.
(실시형태 8)
도 29는 본 발명의 BiCMOS 집적회로 디바이스를 적용한 고속 광네트웍 시스템(high-speed optical network systems)의 주요부분의 블럭도이다. 33은 고속 광네트웍 시스템용 LSI, 34는 레이저드라이버, 35는 프리앰프, 36은 반도체 레이저, 37은 포토다이오드, 38, 39는 광화이버이다. 33의 고속 광네트웍 시스템용 LSI 중의 회로는 고속신호처리부(331)와, 입출력(I/O)버퍼부(332)로 나눌 수 있다. 본 발명에 관한 바이폴라트랜지스터는 주로 고속신호처리부(331)에 이용되고, 또한 본 발명에 관한 박층 SOI-CMOS는 주로 입출력(I/O)버퍼부(332)에 이용되며, 광네트웍 시스템의 고속동작을 실현할 수 있다.
SOI웨이퍼의 SOI층에 MOS트랜지스터를, 벌크영역 상에 종형 바이폴라트랜지스터를 형성한 고속의 BiCMOS 집적회로 디바이스에 있어서는 MOS트랜지스터의 고속화, 저소비전력화를 도모하기 위해 (SOI층 + BOX층)의 두께를 0.35㎛(미크론미터)이하로, 특히 SOI층의 두께를 0.15㎛(미크론미터)이하로 얇게 하는 것이 바람직하다. 그와 같이 박막화되어도, 바이폴라트랜지스터의 BVCE내압을 2V이상으로 확보하고, 또한 베이스·콜렉터 사이의 기생용량을 작게 억제할 수 있도록 하였다. 또한, 그와 같이 뛰어난 특성을 가지는 BICMOS집적회로 디바이스의 제조코스트를 저감할 수 있다.

Claims (16)

  1. 내부에 부분적으로 매립된 절연층과 상기 절연층 상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판 중에 매립된 콜렉터용 고농도 불순물층(a highly-doped collector layer) 및, 상기 콜렉터용 고농도 불순물층 상에 배치된 저불순물농도의 콜렉터층을 가지며, 상기 저불순물농도의 콜렉터층의 하부의 높이레벨이 상기 절연층의 하부의 높이레벨보다 아래에 위치하고 있는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 저불순물농도의 콜렉터층의 상(上)표면의 높이레벨이 상기 절연층의 하부의 높이레벨과 거의 동일하게 형성되고, 상기 저불순물농도의 콜렉터층의 상(上)표면 내에 베이스층이 불순물도핑되어 형성되어 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  3. 제1항에 있어서,
    상기 저불순물농도의 콜렉터층의 상표면의 높이레벨이 상기 절연층의 하부의 높이레벨과 거의 동일하게 형성되고, 상기 저불순물농도의 콜렉터층의 상표면에 베이스층이 퇴적되어 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  4. 제3항에 있어서,
    상기 저불순물농도의 콜렉터층은 Si으로 이루어지고, 그 위에 퇴적된 상기 베이스층은 SiGe혼정(alloy)으로 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  5. 제1항에 있어서,
    상기 저불순물농도의 콜렉터층의 상표면의 높이레벨이 상기 반도체층의 상표면 높이레벨과 거의 동일하게 형성되고, 상기 저불순물농도의 콜렉터층의 상표면 내에 베이스층이 불순물도핑되어 형성되어 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  6. 제1항에 있어서,
    상기 저불순물농도의 콜렉터층의 상표면의 높이레벨이 상기 반도체층의 상표면의 높이레벨과 거의 동일하게 형성되고, 상기 저불순물농도의 콜렉터층의 상표면에 베이스층이 퇴적되어 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  7. 내부에 부분적으로 매립된 절연층과 상기 절연층상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판의 표면에 불순물이 도핑되어 형성된 콜렉터용 고농도 불순물층, 상기 콜렉터용 고농도 불순물층 상에 퇴적되어 상기 반도체층의 상표면의 높이레벨과 거의 동일한 높이레벨을 가지는 저불순물농도의 콜렉터층 및, 상기 저불순물농도의 콜렉터층의 상표면에 퇴적된 베이스층으로 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  8. 내부에 부분적으로 매립된 절연층과 상기 절연층 상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판의 표면에 불순물이 도핑되어 형성된 콜렉터용 고농도 불순물층 및, 상기 콜렉터용 고농도 불순물층 상에 퇴적되어 상기 반도체층의 상표면의 높이레벨보다도 높은 높이레벨을 가지는 저불순물농도의 콜렉터층으로 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  9. 내부에 부분적으로 매립된 절연층과 상기 절연층상에 배치된 복수의 반도체층을 가지는 반도체 기판, 상기 복수의 반도체층 중에 형성된 n채널 절연게이트형 트랜지스터와 p채널 절연게이트형 트랜지스터, 상기 절연층이 존재하지 않는 상기 반도체 기판 중에 형성된 종형 바이폴라트랜지스터(vertical bipolar transistor)의 콜렉터용 고농도 불순물층, 상기 콜렉터용 고농도 불순물층 상에 배치된 저불순물농도의 콜렉터층 및, 상기 저불순물농도의 콜렉터층의 상표면부에 형성된 베이스층 및 에미터층으로 이루어지고, 상기 베이스층과 상기 고농도 불순물층과의 사이의 상기 저불순물농도의 콜렉터층은 상기 절연층의 두께와 상기 반도체층의 두께와의 총합이상의 두께를 가지고 있는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  10. 반도체 영역내에 부분적으로 설치된 매립 절연층, 상기 절연층 상에 배치된 0.15㎛ 이하의 두께를 가지는 복수의 반도체층, 상기 반도체층에 형성된 복수의 n형, p형의 절연게이트형 트랜지스터 및, 상기 절연층이 설치되어 있지 않은 상기 반도체 영역에 형성된 콜렉터용의 고불순물농도층과, 상기 고불순물농도층의 상부에 배치된 저불순물농도의 콜렉터층과, 상기 저불순물농도의 콜렉터층의 상표면부에 설치된 베이스층 및 에미터층으로 이루어지고 2V이상의 콜렉터-에미터간 절연내압을 가지는 종형 바이폴라트랜지스터로 이루어지는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  11. 제10항에 있어서,
    상기 매립 절연층과 그 위의 상기 반도체층의 두께의 총합이 0.35㎛ 이하인 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  12. 제10항에 있어서,
    상기 절연층이 설치되어 있지 않은 상기 반도체 영역에 상기 저불순물농도의 콜렉터층의 두께가 다른 복수의 종형 바이폴라트랜지스터가 형성되어 있는 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  13. 제10항에 있어서,
    상기 종형 바이폴라트랜지스터의 상기 베이스층과 상기 절연게이트형 트랜지스터의 소스, 드레인층을 둘러싸고 상기 고불순물농도층에 도달하는 홈이 설치되고, 상기 홈내에 절연물이 매립된 것을 특징으로 하는 BICMOS 반도체 집적회로장치.
  14. 반도체 영역내에 매립된 절연층과 상기 절연층 상에 배치된 반도체층을 가지는 반도체 웨이퍼를 준비하고, 상기 반도체층과 그 아래의 상기 절연층을 부분적으로 제거하여 그들 아래의 상기 반도체 영역을 노출하며, 상기 노출된 반도체 영역의 내부에 이온주입에 의해 종형 바이폴라트랜지스터의 콜렉터용 매립 고불순물농도층을 형성하고, 상기 반도체 영역의 내부에서 또한 상기 매립 고불순물농도층 상에 저불순물농도의 콜렉터층의 적어도 일부를 형성하며, 상기 콜렉터층의 표면부에 베이스층 및 에미터층을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제14항에 있어서,
    상기 저불순물농도의 콜렉터층을 형성한 후에 상기 남은 반도체층에 절연게이트형 트랜지스터의 소스·드레인영역을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 반도체 영역내에 매립된 절연층과 상기 절연층 상에 배치된 반도체층을 가지는 반도체 웨이퍼를 준비하고, 상기 반도체층과 그 아래의 상기 절연층을 통하여 그들 아래의 상기 반도체 영역의 내부에 이온주입에 의해 콜렉터용의 매립 고불순물농도층을 부분적으로 형성하고, 상기 매립 고불순물농도층 상의 상기 반도체층과 상기 절연층을 제거하여, 상기 매립 고불순물농도층 상에 저불순물농도의 콜렉터층을 형성하고, 상기 콜렉터층의 표면부에 베이스층 및 에미터층을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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