CN108878367B - BiCMOS集成电路器件的制造方法及器件 - Google Patents
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Abstract
本发明提供一个新的低成本高性能BiCMOS集成电路器件的制造方法，包括：提供第一衬底；在所述第一衬底的第一表面上制备第一场效应晶体管以及形成第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；在所述第一衬底的第一表面上形成覆盖第一栅极和第一表面的第一介电质层；提供第二衬底；将第二衬底与第一介质层键合；以第二衬底为底部衬托，第一半导体层厚度减至第二厚度，并形成第六表面；从第六表面注入第一双极晶体管的第一集电极掺杂区；由于从第六表面进行掺杂形成集电极掺杂区，既实现了场效应晶体管和双极晶体管兼容的集成，又形成了底部类似于SOI的介电质绝缘，同时降低了形成BiCMOS器件的难度和成本、提高了BiCMOS的器件性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种BiCOMS集成电路器件及其制造方法。
背景技术
集成双极型晶体管(Bipolar Junction Transistor,BJT)和金属氧化物半导体场效应晶体管(Metal Oxide Silicon Field Effect Transistor,MOSFET，简称“场效应晶体管”)的BiCMOS(Bipolar Complementary Metal Oxide Silicon Field EffectTransistor)集成电路器件，既兼备BJT和场效应晶体管两大种类晶体管的技术优点，又具有很高的集成度，半导体产业已经制造和应用BiCMOS器件长达数十年，尤其是普通体硅BiCMOS技术已被广泛采用。
双极晶体管(BJT)是由两个彼此非常接近的p-n结组成的半导体器件，典型的双极晶体管包括三个器件区域及端极：发射极、基极和集电极。如果发射极和集电极是N型掺杂，基极是P型掺杂，则器件是“NPN”晶体管。可选的，如果使用相反的掺杂结构，则器件是“PNP”晶体管。双极晶体管通常采用发射极、集电极以及基极位于单一层的横向结构。
相对于体硅半导体衬底表面而言，体硅双极晶体管(BJT)有两种基本构型：横向双极晶体管和纵向双极晶体管；其中，横向双极晶体管的集电极与发射极和基极一起被同时制备于衬底表面，而纵向双极晶体管的集电极则制备于发射极和基极的垂直下部。在传统体硅BiCMOS集成电路器件中，虽然相对于横向双极晶体管而言纵向双极晶体管具有更好的载流及放大性能，但仍然在其加工成本和技术性能方面均有待提高。
首先，传统体硅BiCMOS中纵向双极晶体管的深埋入集电极，是通过重掺杂离子注入来实现的，以避免离子注入之后的硅晶体外延等一系列后续加热过程导致这些重掺杂离子注入的过度扩散。然而，采用重掺杂离子作为载流子，埋入BJT底部的集电极的迁移率较差，从而影响了整个BJT的导电性能以及BiCMOS的整体电学性能。
此外，不同场效应晶体管和BJT之间、以及场效应晶体管与BJT相互之间的电学隔离，一直是提高BiCMOS整体性能和缩小器件尺寸的关键。传统的浅沟槽隔离，由于其本身的深度局限，其能发挥的电学隔离作用相当有限，而传统的深沟槽隔离工艺复杂、成本较高。
同时，传统体硅BiCMOS中的场效应晶体管和BJT的底部由于缺少物理上的电学隔离，各种衍生BJT导致的电学闭锁(Latch up)一直是一个根本性的技术难题。采用SOI衬底和底部隔离结构，可以从这些器件的底部通过硅氧化物层形成底部物理绝缘和隔离，从根本上消除了很多衍生BJT导致的电学闭锁问题。然而，由于SOI衬底的成本较高采用SOI衬底的BiCMOS集成电路器件相对较高。
发明内容
本发明的目的在于，提出一种新的BiCMOS集成电路器件的低成本制造方法，从而解决纵向BJT导电性较差、各个晶体管底部电学隔离以及晶体管间的相互电学隔离等技术问题。
本发明一方面提供一个新的BiCMOS集成电路器件的制造方法，所述BiCMOS集成电路器件包含第一场效应晶体管和第一双极晶体管，所述制造BiCMOS集成电路的方法包括：
提供第一衬底，所述第一衬底具有平行的第一表面和第二表面，所述第一衬底包括位于所述第一表面下的第一半导体层；
在所述第一衬底的第一表面上制备第一场效应晶体管的第一栅极，并利用第一栅极做掩膜向第一半导体层内注入掺杂离子，形成第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区、以及形成第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；
在所述第一衬底的第一表面上形成覆盖第一栅极和第一表面的第一介电质层，所述第一介电质层与所述第一衬底背离的表面为第三表面；
提供第二衬底，所述第二衬底具有平行的第四表面和第五表面；
通过所述第一介电质层的第三表面和第二衬底的第四表面，将第二衬底与第一介质层键合；
以第二衬底为底部衬托，通过第一衬底的第二表面减薄第一衬底，使得第一半导体层厚度减至第二厚度，并形成第六表面；
从第六表面注入第一双极晶体管的第一集电极掺杂区。
相应的，本发明还提供了一种BiCMOS集成电路器件，包括：
第一衬底，所述第一衬底具有平行的第一表面和第二表面，所述第一衬底包括位于所述第一表面的第一半导体层；
位于所述第一衬底的第一表面上的第一场效应晶体管的第一栅极，位于第一衬底内分布于第一栅极两侧的第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区；
位于第一衬底内靠近第一表面的第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；
位于第一衬底的第二表面的第一双极晶体管的第一集电极掺杂区。
在本发明中，由于从第六表面进行掺杂形成集电极掺杂区，因此可以利用较高迁移率的离子掺杂，例如N型掺杂的磷离子和P型掺杂的硼离子，其迁移率较高、导电性较好。以此，解决了从第一表面掺杂只能较重掺杂(如N型掺杂的砷离子、锑离子和P型掺杂的镓离子、铝离子)的迁移率较低、导电性较差的局限。同时，本发明利用体硅衬底背减薄工艺，既实现了场效应晶体管和纵向双极晶体管的集成，又降低了具有底部介质层绝缘的BiCMOS集成电路器件的加工难度和制造成本。
附图说明
图1至图5为本发明一实施例的射频集成电路器件的制造方法示意图；
图6为本发明一实施例的射频集成电路器件剖面示意图。
具体实施方式
如上所述，本发明设计包括BiCMOS集成电路器件的结构和制造方法，例如CMOS和BJT器件，在这里将通过附图进行描述，附图不必按比例绘制。
下列公开提供了用于实现本公开的不同特征的多种不同实施例。以下将描述组件和布置的特定实施例以简化本公开。当然，这些仅是实施例并且不旨在限制本发明。例如，在以下描述中，使用诸如“在…之下”、“在…下面”、“下面的”、“上面的”等空间术语，以容易描述附图中所示的一个部件和另一个部件的位置关系，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位，例如旋转90度或在其他方位，并且通过在此使用的空间关系描述符进行相应的解释。
相对于横向双极晶体管，纵向双极晶体管是另一种类型的双极晶体管，但是通过传统体硅工艺加工的纵向BJT仍然存自身的技术局限：深层的集电极形成需要离子注入重离子，由于重离子的迁移率较差，因此导致纵向BJT的导电性能较差。
参考图1，所述第一衬底100具有第一表面1001和第二表面1002，在所述衬底的第一表面1001处包括第一半导体层101，所述第一半导体层101的材料包括但不限于Si、Ge、SiGe、GaAs、InAs、InP和所有其它III/V族化合物半导体。所述第一半导体层101的厚度可以为3～5微米，在本实施例中所述第一衬底为硅掺杂的半导体层。
这里也可以采用包括相同或不同半导电材料例如Si/SiGe等的层状衬底。这些材料中，优选衬底由Si构成。所述衬底可以是N型掺杂或者P型掺杂，并且在本实施例中第一半导体层101优选的包括不同掺杂程度的第一半导体子层1011和第二半导体子层1012的叠层结构，所述第一半导体子层1011可以为低浓度P掺杂(如硼离子)，掺杂浓度约为1x1015cm-3至5x1015cm-3，其电阻率约为8.5～11.5Ohm-sq；所述第二半导体子层1012可以为高浓度P掺杂(如硼离子)，掺杂浓度约为1x1017cm-3至9x1018cm-3，其电阻率约为0.200～0.009Ohm-sq。这种差异化的复合硅半导体层，针对以含有HF、HNO3等酸性液体为基础的湿法刻蚀，具有约高达100到500倍的刻蚀率选择比；因此，可以首先通过湿法刻蚀，快速去除第一衬底底部的高掺杂浓度、低电阻率的第二半导体子层1012。
所述第一衬底也可以为SOI结构。
继续参考图1，形成用于场效应晶体管和双极器件的浅沟槽隔离区(STI)。STI可以利用CVD等常规的淀积工艺在第一衬底的第一表面形成掩膜图形，并通过掩膜图形的暴露部分刻蚀浅沟槽。然后，对浅沟槽进行所属领域技术人员公知的常规工艺，这包括STI介质填充和平面化。STI程序可以选择性包括：在STI介质填充前，在浅沟槽中形成衬里，致密化STI介质。所述STI包括：第一浅沟槽隔离区103和第二浅沟槽隔离区104，所述第一浅沟槽隔离区将每个场效应晶体管包围，第二浅沟槽隔离区将每个双极晶体管的基极与发射极相隔绝。
在其他实施例中，也可以在其他步骤中形成STI，或者利用其他的方法进行隔离，上述STI的形成步骤不是实现本发明的必要步骤。
接着，继续参考图1，在所述第一衬底100的第一表面1001上制备场效应晶体管的栅极，例如如图1所示的第一场效应晶体管105的第一栅极105G，所述形成栅极的方法可以利用本领域技术人员熟知的方法，例如在第一半导体层101上形成多晶硅层，在多晶硅层上形成掩膜图形，利用掩膜进行刻蚀形成第一栅极105G，并利用第一栅极105G做掩膜向第一半导体层101内注入掺杂离子，形成第一场效应晶体管105的第一源极掺杂区105S和第一漏极掺杂区105D、以及形成第一双极晶体管的第一基极掺杂区106B和第一发射极掺杂区106E；例如在本实施例中所述第一源极掺杂区105S和第一漏极掺杂区105D以及第一发射极掺杂区106E为P型离子掺杂区，所述第一基极106B掺杂区为N型离子掺杂区。
在本实施例中，仅示意出了形成一个NMOS的第一场效应晶体管105和一个PMOS的第二场效应晶体管107，以及一个PNP的双极晶体管。在其他实施例中，如果需要形成多个场效应晶体管，例如包括NMOS和PMOS，需要利用不同的掩膜步骤进行掩膜和掺杂，同样对于需要形成多个双极晶体管，例如PNP晶体管和NPN晶体管，那么则同样可以利用不同的掩膜步骤，在不同的区域形成掩膜，进行离子注入形成掺杂区。
在上述形成晶体管的各极掺杂区之前，还可以包括：从第一衬底100的第一表面1001进行离子注入，形成第一半导体层101内包围第一场效应晶体管105的第一源极掺杂区105S和第一漏极掺杂区105D的第一阱掺杂区108。从第一表面1001注入形成第一半导体层101内包围第二场效应晶体管107的第二源极掺杂区和第二漏极掺杂区的第二阱掺杂区109。从第一表面1001注入于第一半导体层101内包括第一双极晶体管的第一基极掺杂区106B和第一发射极掺杂区106E的第三阱掺杂区110。
在其他实施例中，还可以包括第二双极晶体管，在该步骤中还可以包括从第一表面1001注入于第一半导体层101内包括第二双极晶体管的第二基极掺杂区和第二发射极掺杂区的第四阱掺杂区。所述阱掺杂区的形成方式可以是在衬底表面形成掩膜图形，然后进行选择区域的离子注入，为本领域技术人员所熟知，因此不再赘述。
上述工艺步骤形成了图1所述的结构。应注意，本申请的各附图仅示意制造一个NMOS器件、PMOS器件和一个PNP双极器件的BiCMOS结构，但利用本发明的方法可以形成任意数量的NMOS器件、PMOS器件和双极器件。另外，可以形成含NMOS器件、PMOS器件和PNP双极器件的BiCMOS结构，或者含NMOS器件、PMOS器件、PNP双极器件和NPN双极器件的BiCMOS结构，或者含任意多个PMOS器件、NMOS器件、PNP双极器件、NPN双极器件的组合的BiCMOS结构，上述本领域技术人员通过简单替换可以得到的方案都在本发明的保护范围之内。
作为非必要的优选方案，在对衬底进行掺杂之前还可以包括步骤：在第一衬底100的第一表面1001上形成第一保护层，例如保护层的材料可以为利用常规淀积工艺形成的Si3N4层，该保护层可以在制造器件期间对结构形成保护。
在上述形成场效应晶体管以及双极晶体管的具体的制造过程，在本实施例中也可以利用常规制造工艺，以PMOS为例，可以包括：N阱的光刻，N阱的注入，薄膜氧化物修正注入，双栅氧化物光刻，双栅氧化物再生长，栅光刻，栅刻蚀，热氧化间隔层形成，轻掺杂区(LDD)光刻，LDD注入，间隔层淀积，间隔层刻蚀，源/漏掺杂区注入，源/漏极掺杂区退火。因此在本实施例中，仅列出了与本发明之间相关的主要步骤，本领域技术人员所熟知的其他步骤，本发明不再赘述。
接着，参考图1，从第一表面1001注入第一双极晶体管的第一集电极顶部掺杂区111。具体的，在第一表面1001上形成掩膜图形，利用掩膜图形，在特定区域进行离子注入，形成第一集电极顶部掺杂区111，例如第一双极晶体管为PNP型，则第一集电极顶部掺杂区的掺杂离子可以为硼离子，剂量约为1x1010cm-2至1x1017cm-2，离子能量通常为1KeV-200KeV，该顶部集电极为本发明的非必要方案，在其他实施例中，也可以不形成所述第一集电极顶部掺杂。
在其他实施例中，还可以在上述步骤之后，从第一表面1001注入形成部分或者全部第一集电极垂直连接掺杂区，所述第一集电极垂直连接掺杂区与所述第一集电极顶部掺杂区相连接，例如对于PNP型双极晶体管，其掺杂离子可以为硼离子，剂量约为1x1010cm-2至1x1017cm-2，离子能量通常为1KeV-2000KeV。
接着，参考图2，在第一衬底100的第一表面1001上形成覆盖第一栅极105G和第一表面1001的第一介电质层112，第一电介质层112在本实施例中可以利用淀积的方式形成二氧化硅材料或者其他绝缘材料，所述第一介电质层112与所述第一衬底100背离的表面为第三表面1003。所述第一介电质层112用于形成对于第一衬底100表面器件的保护，并且用于和后续第二衬底的键合。
所述第一介电质层112可以为不同绝缘材料的叠层结构，在形成部分所述第一介电质层112之后，还可以在第一介电质层中形成互连接触孔1121，将所述晶体管的各电极掺杂区和外部的金属互连层互连1122，然后继续淀积形成全部的第一介电质层112。
接着，参考图3，提供第二衬底200，所述第二衬底200具有平行的第四表面2001和第五表面2002，所述第二衬底200的材料可以为硅衬底或者其他半导体材料，例如包括但不限于与第一衬底100或者第一半导体层相同的材料。
参考图4，接着通过所述第一介电质层112的第三表面1003和第二衬底200的第四表面2001，利用热键合的方式，例如利用第一介电质层112的二氧化硅层，通过加热使得二氧化硅层和第二衬底200键合，从而使得所述第二衬底200与所述第一介电质层112相键合，例如键合温度在200℃～400℃，键合的同时保证了所述半导体衬底表面的器件不受损伤。
在实施例中，优选的所述第一衬底100采用掺杂浓度不同的叠层结构形成，例如第一半导体层为第一半导体子层1011和第二半导体子层1012的叠层结构，其中所述第一半导体子层1011可以为低浓度P掺杂(如硼离子)，掺杂浓度约为1x1015cm-3至5x1015cm-3，其电阻率约为8.5～11.5Ohm-sq；所述第二半导体子层1012可以为高浓度P掺杂(如硼离子)，掺杂浓度约为1x1017cm-3至9x1018cm-3，其电阻率约为0.200～0.009Ohm-sq。这种差异化的复合硅半导体层，针对以含有HF、HNO3等酸性液体为基础的湿法刻蚀，具有约100～500倍的刻蚀率选择比；因此，可以首先通过湿法刻蚀，快速去除第一衬底底部的高掺杂浓度、低电阻率的第二半导体子层1012。
参考图5，以第二衬底200为底部衬托，通过第一衬底100的第二表面1002减薄第一衬底100，使得第一半导体层101厚度减至第二厚度，并形成第六表面1006；例如具体的可以采用化学机械研磨或者刻蚀的方法，所述第六表面1006至第一表面1001之间的厚度，即第二厚度介于3纳米与10微米之间，例如100纳米，1微米。
所述以第二衬底200为底部衬托通过第一衬底100的第二表面1002减薄第一衬底100的方法，包括：通过针对第一半导体子层1011与第二半导体子层1012的掺杂不同而具有选择性第一刻蚀方法，去除第二半导体子层1012的全部或大部分，例如所述第一半导体子层1011可以为低浓度P掺杂(如硼离子)，掺杂浓度约为1x1015cm-3至5x1015cm-3，其电阻率约为8.5～11.5Ohm-sq；所述第二半导体子层1012可以为高浓度P掺杂(如硼离子)，掺杂浓度约为1x1017cm-3至9x1018cm-3，其电阻率约为0.200～0.009Ohm-sq。这种差异化的复合硅半导体层，针对以含有HF、HNO3等酸性液体为基础的湿法刻蚀，具有约100～500倍的刻蚀率选择比；因此，可以首先通过湿法刻蚀，快速去除第一衬底底部的高掺杂浓度、低电阻率的第二半导体子层1012。
除此之外在其他实施例中，也可以采用化学机械研磨的工艺减薄第一衬底，所述第一衬底也可以仅包含单一半导体层。
接着，在本实施例中，还可以在第一衬底100的第六表面形成掩膜图形，然后利用掩膜图形，刻蚀用于双极器件的深沟槽隔离区，具体可以利用例如RIE或等离子刻蚀等常规干法刻蚀工艺，在结构中刻蚀沟槽，形成深沟槽隔离区。用例如氧化物等常规深沟槽衬里材料作为深沟槽的衬里，然后采用CVD或其它类似淀积工艺，用多晶硅或其它类似介质材料填充深沟槽。用例如化学机械抛光(CMP)等常规平面化工艺形成如图所示的平面结构。如图6所示，在本实施例中形成第一深沟槽隔离区113和第二深沟槽隔离区114，所述第一深沟槽隔离区113将第一场效应晶体管与第一双极晶体管相隔绝。所述第二深沟槽隔离区114将第一场效应晶体管与第二场效应晶体管相隔绝。除此之外，还可以包括其它的深沟槽隔离区。
在其他实施例中，还可以在形成场效应晶体管之前，在第一衬底100的第一表面1001形成掩膜图形，然后利用掩膜图形，刻蚀用于双极器件的深沟槽隔离区，具体可以利用例如RIE或等离子刻蚀等常规干法刻蚀工艺，在结构中刻蚀沟槽，形成深沟槽隔离区。用例如氧化物等常规深沟槽衬里材料作为深沟槽的衬里，然后采用CVD或其它类似淀积工艺，用多晶硅或其它类似介质材料填充深沟槽。用例如化学机械抛光(CMP)等常规平面化工艺形成如图所示的平面结构。
因此，在其他实施例中，也可以在其他步骤中形成深沟槽隔离区，或者利用其他的方法进行隔离，在本实施例中，上述深沟槽隔离区的形成步骤不是实现本发明的必要步骤，所述深沟槽隔离区的形成步骤仅为优选方案。
接着，从第六表面1006注入第一双极晶体管106的第一集电极掺杂区106C，例如对于PNP型双极晶体管，集电极掺杂区的掺杂离子为硼离子。在本实施例中还包括：通过局部物理加热的方式对第一半导体层101内的所述第一双极晶体管106的第一集电极掺杂区106C进行激活。所述局部物理加热优选的采用激光局部加热的方式。
在本发明中，由于从第六表面进行掺杂形成集电极掺杂区，因此可以利用较高迁移率的离子掺杂，例如N型掺杂的磷离子和P型掺杂的硼离子，其迁移率较高、导电性较好。以此，解决了从第一表面掺杂只能较重掺杂(如N型掺杂的砷离子、锑离子和P型掺杂的镓离子、铝离子)的迁移率较低、导电性较差的局限。
继续参考图6，从第六表面1006注入第一双极晶体管106的第二集极垂直连接掺杂区，对于PNP型双极晶体管，所述第二集极垂直连接掺杂的离子可以为硼，剂量约为1x1010cm-2至1x1017cm-2，离子能量通常为50KeV-2000KeV，所述第二集电极垂直连接掺杂区将集电极掺杂区和集电极顶部掺杂区互连，从而可以实现从与双极晶体管发射极，基极相同的互连层进行互连，在其它实施例中也可以不利用第二集电极垂直连接掺杂区以及集电极顶部掺杂区，而直接从第六表面形成互连层116，利用互连接触孔将集电极掺杂区106C与互连层116互连。
在其他实施例中，可以从第一表面1001形成一部分集电极垂直掺杂区，再从第六表面1006形成另外的一部分集电极垂直掺杂区，从而使得第一表面1001和第六表面1006形成的集电极垂直掺杂区相连接互通。集电极垂直掺杂区将集电极顶部掺杂区和集电极掺杂区相连，形成导通区域。
在本实施例中，由于集电极顶部掺杂区与集电极掺杂区互连，因此可以即通过集电极顶部掺杂区进行外部互连，也可以从底部的集电极掺杂区实现外部互连，因此扩展了互连方式。
进一步的，还可以在集电极掺杂区106C的表面形成金属化合物层，例如形成钛金属合金层，从而可以减小接触电阻。
在其他实施例中，还可以去除所述第二衬底200，将上述结构键合在其他结构上。
上述实施例中为MOS晶体管，除此之外也可以为其他类型的场效应晶体管。
本发明集成了场效应晶体管和双极晶体管，并且工艺兼容，简化了制造工艺。
上述实施例仅为举例说明，本领域技术人员将场效应晶体管的类型和数量做变化，以及双极晶体管的类型和数量做变化的方案都在本发明保护的范围内。
除此之外，本发明还提供了一种上述的BiCMOS集成电路器件的制造方法形成的BiCMOS集成电路器件，包括：
第一衬底，所述第一衬底具有平行的第一表面和第二表面，所述第一衬底包括位于所述第一表面的第一半导体层；
位于所述第一衬底的第一表面上的第一场效应晶体管的第一栅极，位于第一衬底内分布于第一栅极两侧的第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区；
位于第一衬底内靠近第一表面的第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；
位于第一衬底的第二表面的第一双极晶体管的第一集电极掺杂区。
优选的，还包括：
位于第一衬底内靠近第一表面的第一双极晶体管的第一集电极顶部掺杂区；
穿透所述第一衬底的第一集电极垂直连接掺杂区，所述第一集电极垂直连接掺杂区将所述第一集电极顶部掺杂区与第一集电极掺杂区相连。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (22)
1.一种BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件包含第一场效应晶体管和第一双极晶体管，所述BiCMOS集成电路器件的制造方法包括：
提供第一衬底，所述第一衬底具有平行的第一表面和第二表面，所述第一衬底包括位于所述第一表面下的第一半导体层；
在所述第一衬底的第一表面上制备第一场效应晶体管的第一栅极，并利用第一栅极做掩膜向第一半导体层内注入掺杂离子，形成第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区、以及形成第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；
在所述第一衬底的第一表面上形成覆盖第一栅极和第一表面的第一介电质层，所述第一介电质层与所述第一衬底背离的表面为第三表面；
提供第二衬底，所述第二衬底具有平行的第四表面和第五表面；
通过所述第一介电质层的第三表面和第二衬底的第四表面，将第二衬底与第一介电质层键合；
以第二衬底为底部衬托，通过第一衬底的第二表面减薄第一衬底，使得第一半导体层厚度减至第二厚度，并形成第六表面；
从第六表面注入第一双极晶体管的第一集电极掺杂区。
2.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件进一步包含第二场效应晶体管，所述BiCMOS集成电路器件的制造方法进一步包括：
在所述第一衬底的第一表面上制备第二场效应晶体管的第二栅极，并利用第二栅极做掩膜向第一半导体层内注入掺杂离子，形成第二场效应晶体管的第二源极掺杂区和第二漏极掺杂区；其中，所述第一场效应晶体管和第二场效应晶体管分别为N型和P型场效应晶体管。
3.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件进一步包括第二双极晶体管，所述BiCMOS集成电路器件的制造方法进一步包括：
从第一表面向第一半导体层内注入掺杂离子，形成第二双极晶体管的第二基极掺杂区和第二发射极掺杂区；其中，所述第一双极晶体管和第二双极晶体管分别为NPN型和PNP型双极晶体管。
4.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法进一步包括：
通过局部物理加热的方式对第一半导体层内的所述第一双极晶体管的第一集电极掺杂区进行激活。
5.如权利要求4所述的BiCMOS集成电路器件的制造方法，其特征在于，所述局部物理加热的方式对第一半导体层内的所述第一双极晶体管的第一集电极掺杂区进行激活，采用通过所述第六表面照射激光、通过激光对第六表面下第一半导体层局部实现加热的方式。
6.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法进一步包括：
从第一表面注入，形成第一半导体层内包括第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区的第一阱掺杂区。
7.如权利要求2所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法，进一步包括：
从第一表面注入，形成第一半导体层内包括第二场效应晶体管的第二源极掺杂区和第二漏极掺杂区的第二阱掺杂区。
8.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法进一步包括：
从第一表面注入于第一半导体层内包括第一双极晶体管的第一基极掺杂区和第一发射极掺杂区的第三阱掺杂区。
9.如权利要求3所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法进一步包括：
从第一表面注入于第一半导体层内包括第二双极晶体管的第二基极掺杂区和第二发射极掺杂区的第四阱掺杂区。
10.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述BiCMOS集成电路器件的制造方法进一步包括：
从第一表面注入第一双极晶体管的第一集电极顶部掺杂区以及与之相连的第一集电极垂直连接掺杂区。
11.如权利要求10所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的第一集电极垂直连接掺杂区进一步包括与第一集电极掺杂区相连。
12.如权利要求11所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的BiCMOS集成电路器件的制造方法进一步包括：
从第六表面注入第一双极晶体管的第二集电极垂直连接掺杂区，分别与所述第一集电极垂直连接掺杂区和第一集电极掺杂区相连。
13.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的BiCMOS集成电路器件的制造方法进一步包括：
从第一表面在第一半导体层内形成第一浅沟槽隔离区和第二浅沟槽隔离区；
其中，第一浅沟槽隔离区将第一场效应晶体管全部包围，第二浅沟槽隔离区将第一双极晶体管的第一基极与第一发射极相隔绝。
14.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的BiCMOS集成电路器件的制造方法进一步包括：
从第六表面形成穿透第一半导体层的第一深沟槽隔离区，所述第一深沟槽隔离区将第一场效应晶体管与第一双极晶体管相隔绝。
15.如权利要求2所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的BiCMOS集成电路器件的制造方法进一步包括：
从第六表面形成穿透第一半导体层的第二深沟槽隔离区，所述第二深沟槽隔离区将第一场效应晶体管与第二场效应晶体管相隔绝。
16.如权利要求3所述的BiCMOS集成电路器件的制造方法，其特征在于，所述的BiCMOS集成电路器件的制造方法进一步包括：
从第六表面形成穿透第一半导体层的第三深沟槽隔离区，所述第三深沟槽隔离区将第一双极晶体管与第二双极晶体管相隔绝。
17.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述第一半导体层为硅半导体层，所述第一介电质层为硅化合物构成。
18.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述第六表面至第一表面之间的厚度介于3纳米与10微米之间。
19.如权利要求1所述的BiCMOS集成电路器件的制造方法，其特征在于，所述第一半导体层包括第一半导体子层与第二半导体子层的叠层结构，所述第一半导体子层与第二半导体子层具有不同的掺杂浓度。
20.如权利要求19所述的BiCMOS集成电路器件的制造方法，其特征在于，所述以第二衬底为底部衬托通过第一衬底的第二表面减薄第一衬底的方法，包括：
通过针对第一半导体子层与第二半导体子层的掺杂不同而具有选择性第一刻蚀方法，去除第二半导体子层的全部或大部分；
通过第二刻蚀方法将遗留的所述第一半导体层减薄。
21.一种利用权利要求1所述的BiCMOS集成电路器件的制造方法形成的BiCMOS集成电路器件，其特征在于，包括：
第一衬底，所述第一衬底具有平行的第一表面和第二表面，所述第一衬底包括位于所述第一表面下的第一半导体层；
位于所述第一衬底的第一表面上的第一场效应晶体管的第一栅极，位于第一衬底内分布于第一栅极两侧的第一场效应晶体管的第一源极掺杂区和第一漏极掺杂区；
位于第一衬底内靠近第一表面的第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；
位于第一衬底内靠近第二表面的第一双极晶体管的第一集电极掺杂区。
22.如权利要求21所述的BiCMOS集成电路器件，其特征在于，还包括：
位于第一衬底内靠近第一表面的第一双极晶体管的第一集电极顶部掺杂区；
位于所述第一衬底内的第一集电极垂直连接掺杂区，所述第一集电极垂直连接掺杂区将所述第一集电极顶部掺杂区与第一集电极掺杂区相连。
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