JP3070674B2 - 半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 238000000605 extraction Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 239000003870 refractory metal Substances 0.000 claims 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 31
- 239000012535 impurity Substances 0.000 description 21
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 15
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- 239000011574 phosphorus Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 14
- 229910052785 arsenic Inorganic materials 0.000 description 13
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004151 rapid thermal annealing Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- MBYLVOKEDDQJDY-UHFFFAOYSA-N tris(2-aminoethyl)amine Chemical compound NCCN(CCN)CCN MBYLVOKEDDQJDY-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体基板上に形成されたバイポー
ラトランジスタと、相補型電界効果型トランジスタ(以
下、CMOSと記す)を合わせ持った半導体装置の製造
方法に関する。
方法に関し、特に、半導体基板上に形成されたバイポー
ラトランジスタと、相補型電界効果型トランジスタ(以
下、CMOSと記す)を合わせ持った半導体装置の製造
方法に関する。
【0002】
【従来の技術】従来、バイポーラトランジスタの持つ高
速動作・高駆動能力及びCMOSの低消費電力の両方の
性質を兼ね備え、これを同一チップ基板に形成した半導
体集積回路装置(以下、BiCMOSと記す)技術は、
近年の低消費電力化及び高速化の要求を実現するための
最も有効な手法の一つであるとして期待されている。
速動作・高駆動能力及びCMOSの低消費電力の両方の
性質を兼ね備え、これを同一チップ基板に形成した半導
体集積回路装置(以下、BiCMOSと記す)技術は、
近年の低消費電力化及び高速化の要求を実現するための
最も有効な手法の一つであるとして期待されている。
【0003】
【発明が解決しようとする課題】しかしながら、ますま
す高速化の要求と低消費電力と小型化の要求を満足する
ものは未だ十分ではない。そこで、かかる要求を満足す
る一例を出願中の特願平09−171657号について
説明する。該出願に記載の内容のBiCMOS(Bipola
r Complementary Metal Oxide Semiconductor)の製造
方法について、図9と図10,図11を用いて説明す
る。
す高速化の要求と低消費電力と小型化の要求を満足する
ものは未だ十分ではない。そこで、かかる要求を満足す
る一例を出願中の特願平09−171657号について
説明する。該出願に記載の内容のBiCMOS(Bipola
r Complementary Metal Oxide Semiconductor)の製造
方法について、図9と図10,図11を用いて説明す
る。
【0004】まず、図9(a)は、P型シリコン基板1
01中に、公知のLOCOS(Local Oxidation of Sil
icon:Siの局所酸化)分離法、STI(Shallow Tren
ch Isolation:シリサイド化したソース及びドレインの
接合)法等を用いて素子分離酸化膜107、第1の酸化
膜133を形成したものである。
01中に、公知のLOCOS(Local Oxidation of Sil
icon:Siの局所酸化)分離法、STI(Shallow Tren
ch Isolation:シリサイド化したソース及びドレインの
接合)法等を用いて素子分離酸化膜107、第1の酸化
膜133を形成したものである。
【0005】次に、図9(b)は、例えば、ボロンの3
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンの
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第1のN型ウエル領域106を形成したものであ
る。
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンの
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第1のN型ウエル領域106を形成したものであ
る。
【0006】次に、図9(c)は、P型シリコン基板表
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、エミッタコンタク
ト110及びコレクタコンタクト126を開孔した後、
150〜400nmの導電体の第1のポリシリコン11
2を成長したものである。
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、エミッタコンタク
ト110及びコレクタコンタクト126を開孔した後、
150〜400nmの導電体の第1のポリシリコン11
2を成長したものである。
【0007】次に、図10(d)は、フォトレジスト等
のマスクを用いて、公知の異方性エッチングによりゲー
ト電極113、エミッタ引き出し電極114を形成した
後、さらに前記フォトレジスト等のマスクとゲート酸化
膜108をそれぞれコレクタトレンチ形成時のマスクと
してエッチングを行い、コレクタトレンチ124を形成
し、前記フォトレジスト等のマスクを除去したものであ
る。なお、これらのエッチングは、同一条件で連続的に
行っても良いし、複数のステップで他段階に分けて行っ
ても良い。
のマスクを用いて、公知の異方性エッチングによりゲー
ト電極113、エミッタ引き出し電極114を形成した
後、さらに前記フォトレジスト等のマスクとゲート酸化
膜108をそれぞれコレクタトレンチ形成時のマスクと
してエッチングを行い、コレクタトレンチ124を形成
し、前記フォトレジスト等のマスクを除去したものであ
る。なお、これらのエッチングは、同一条件で連続的に
行っても良いし、複数のステップで他段階に分けて行っ
ても良い。
【0008】次に、図10(e)は、N型LDD(Ligh
tly Doped Drain:MOSFETのドレイン形成法)層
120、P型LDD層121を形成し、サイドウォール
用の酸化膜を成長後、公知の異方性エッチングにより、
ゲート電極113、エミッタ引き出し電極114、コレ
クタトレンチ124の各側壁にサイドウォール119を
形成したものである。
tly Doped Drain:MOSFETのドレイン形成法)層
120、P型LDD層121を形成し、サイドウォール
用の酸化膜を成長後、公知の異方性エッチングにより、
ゲート電極113、エミッタ引き出し電極114、コレ
クタトレンチ124の各側壁にサイドウォール119を
形成したものである。
【0009】次に、図10(f)は、5〜20nm程度
の薄い酸化膜132を形成後、リン、ヒ素等の不純物を
イオン注入により、NMOSのN+ 型ソース・ドレイン
122及びコレクタトレンチ124の底にN+ 型拡散層
128を形成し、続いてボロン、BF2 等の不純物をイ
オン注入により、PMOSのP+ 型ソース・ドレイン1
23及びP+ 型グラフトベース116を形成したもの
で、エミッタ引き出し電極114中への不純物の導入
は、NMOSのN+ 型ソース・ドレイン122形成の際
のリン、ヒ素等の不純物をイオン注入により行うか、別
に工程を追加してリン、ヒ素等の不純物を導入する方法
がある。
の薄い酸化膜132を形成後、リン、ヒ素等の不純物を
イオン注入により、NMOSのN+ 型ソース・ドレイン
122及びコレクタトレンチ124の底にN+ 型拡散層
128を形成し、続いてボロン、BF2 等の不純物をイ
オン注入により、PMOSのP+ 型ソース・ドレイン1
23及びP+ 型グラフトベース116を形成したもの
で、エミッタ引き出し電極114中への不純物の導入
は、NMOSのN+ 型ソース・ドレイン122形成の際
のリン、ヒ素等の不純物をイオン注入により行うか、別
に工程を追加してリン、ヒ素等の不純物を導入する方法
がある。
【0010】次に、図11(g)は、公知の方法によ
り、チタン、コバルト、ニッケル等の金属を用い、ゲー
ト電極113、エミッタ引き出し電極114、コレクタ
トレンチ124の底のN+ 型拡散層128、N+ 型ソー
ス・ドレイン122、P+ 型ソース・ドレイン123及
びP+ 型グラフトベース116の各表面をシリサイド化
し、シリサイド層125を形成したものである。
り、チタン、コバルト、ニッケル等の金属を用い、ゲー
ト電極113、エミッタ引き出し電極114、コレクタ
トレンチ124の底のN+ 型拡散層128、N+ 型ソー
ス・ドレイン122、P+ 型ソース・ドレイン123及
びP+ 型グラフトベース116の各表面をシリサイド化
し、シリサイド層125を形成したものである。
【0011】次に、図11(h)は、例えば、5nmの
酸化膜(TEOS−SiO2 膜)と800nmのBPS
G(boron-phosphorus-silicate-glass)で構成された
層間絶縁膜127を成長し、例えば、1050℃で、5
〜15秒のRTA(rapid thermal annealing)又は、
900℃で20〜30分の炉アニールを施しエミッタ拡
散層117を形成後、コンタクトを開孔し、バリアメタ
ル(図中に示していない)を介して、コンタクトプラグ
129を形成し、次に金属配線130を形成したもので
ある。
酸化膜(TEOS−SiO2 膜)と800nmのBPS
G(boron-phosphorus-silicate-glass)で構成された
層間絶縁膜127を成長し、例えば、1050℃で、5
〜15秒のRTA(rapid thermal annealing)又は、
900℃で20〜30分の炉アニールを施しエミッタ拡
散層117を形成後、コンタクトを開孔し、バリアメタ
ル(図中に示していない)を介して、コンタクトプラグ
129を形成し、次に金属配線130を形成したもので
ある。
【0012】これにより、バイポーラトランジスタとC
MOSトランジスタを1チップの半導体基板上に形成で
きることが示されている。
MOSトランジスタを1チップの半導体基板上に形成で
きることが示されている。
【0013】しかしながら、まず第1の問題点は、図1
0(d)に示したようにフォトレジスト等のマスクとゲ
ート酸化膜をそれぞれコレクタトレンチ形成時のマスク
とエッチングを行うため、MOSトランジスタの微細化
が進み、ゲート酸化膜の膜厚が薄くなると、マスクとし
ての役割を果たすのが難しくなる点である。
0(d)に示したようにフォトレジスト等のマスクとゲ
ート酸化膜をそれぞれコレクタトレンチ形成時のマスク
とエッチングを行うため、MOSトランジスタの微細化
が進み、ゲート酸化膜の膜厚が薄くなると、マスクとし
ての役割を果たすのが難しくなる点である。
【0014】また、第2の問題点は、BiCMOSの製
造方法において、ゲート電極とエミッタ引き出し電極の
配線層の共用化を行った場合、Pチャネル型MOS及
び、Nチャネル型MOSが、両方ともN型に形成されて
いれば問題ないが、微細CMOSの製造方法で用いられ
る、PNゲートと呼ばれる、Pチャネル型MOSにはP
型ゲート電極を、Nチャネル型MOSにはN型ゲート電
極を形成する製造方法では、エミッタ電極と配線層の共
用を行った場合、ゲート電極及びエミッタ引き出し電極
を構成するポリシリコン中で、フォトレジスト等によ
り、P型及びN型不純物の打ち分けが必要となり、工程
数の増加や、製造工程での自由度の低減を招く。
造方法において、ゲート電極とエミッタ引き出し電極の
配線層の共用化を行った場合、Pチャネル型MOS及
び、Nチャネル型MOSが、両方ともN型に形成されて
いれば問題ないが、微細CMOSの製造方法で用いられ
る、PNゲートと呼ばれる、Pチャネル型MOSにはP
型ゲート電極を、Nチャネル型MOSにはN型ゲート電
極を形成する製造方法では、エミッタ電極と配線層の共
用を行った場合、ゲート電極及びエミッタ引き出し電極
を構成するポリシリコン中で、フォトレジスト等によ
り、P型及びN型不純物の打ち分けが必要となり、工程
数の増加や、製造工程での自由度の低減を招く。
【0015】[発明の目的]本発明の目的は、前述した
問題点を解決することであるが、特にバイポーラトラン
ジスタのエミッタ引き出し電極及びコレクタトレンチ形
成の際のプロセスマージンを増加させる点にある。
問題点を解決することであるが、特にバイポーラトラン
ジスタのエミッタ引き出し電極及びコレクタトレンチ形
成の際のプロセスマージンを増加させる点にある。
【0016】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、コレクタ領域を形成する工
程と、ゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に第1の導電膜と第1の絶縁膜を形成する工程
と、バイポーラトランジスタのエミッタコンタクト部と
コレクタコンタクト部の前記第1の導電膜と第1の絶縁
膜を除去する工程と、エミッタ引き出し電極を構成する
第2の導電膜と第2の絶縁膜を形成する工程と、エミッ
タ引き出し電極を形成すると同時にコレクタコンタクト
部の前記コレクタ領域に溝を形成する工程と、第3の導
電膜を形成する工程と、前記第1の導電膜と前記第3の
導電膜の積層構造からなるゲート電極を形成する工程
と、を含むことを特徴とする。
造方法は、半導体基板上に、コレクタ領域を形成する工
程と、ゲート酸化膜を形成する工程と、前記ゲート酸化
膜の上に第1の導電膜と第1の絶縁膜を形成する工程
と、バイポーラトランジスタのエミッタコンタクト部と
コレクタコンタクト部の前記第1の導電膜と第1の絶縁
膜を除去する工程と、エミッタ引き出し電極を構成する
第2の導電膜と第2の絶縁膜を形成する工程と、エミッ
タ引き出し電極を形成すると同時にコレクタコンタクト
部の前記コレクタ領域に溝を形成する工程と、第3の導
電膜を形成する工程と、前記第1の導電膜と前記第3の
導電膜の積層構造からなるゲート電極を形成する工程
と、を含むことを特徴とする。
【0017】もしくは、半導体基板上に、コレクタ領域
を形成する工程と、ゲート酸化膜を形成する工程と、前
記ゲート酸化膜の上に第1の導電膜と第1の絶縁膜を形
成する工程と、バイポーラトランジスタのエミッタコン
タクト部とコレクタコンタクト部の前記第1の導電膜と
第1の絶縁膜を除去する工程と、少なくとも前記エミッ
タコンタクトの内部が埋まるように第2の導電膜を形成
する工程と、少なくとも前記エミッタコンタクトの内部
にのみ前記第2の導電膜を残存させる工程と、前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第3の導電膜を形成する工程と、前記第1の導電
膜と前記第3の導電膜の積層構造からなるゲート電極及
びエミッタ引き出し電極の配線部を形成する工程と、を
含むことを特徴とする。
を形成する工程と、ゲート酸化膜を形成する工程と、前
記ゲート酸化膜の上に第1の導電膜と第1の絶縁膜を形
成する工程と、バイポーラトランジスタのエミッタコン
タクト部とコレクタコンタクト部の前記第1の導電膜と
第1の絶縁膜を除去する工程と、少なくとも前記エミッ
タコンタクトの内部が埋まるように第2の導電膜を形成
する工程と、少なくとも前記エミッタコンタクトの内部
にのみ前記第2の導電膜を残存させる工程と、前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第3の導電膜を形成する工程と、前記第1の導電
膜と前記第3の導電膜の積層構造からなるゲート電極及
びエミッタ引き出し電極の配線部を形成する工程と、を
含むことを特徴とする。
【0018】また、上記半導体装置の製造方法におい
て、少なくともゲート電極の表面にシリサイド層を形成
する工程を含むことを特徴として構成される。
て、少なくともゲート電極の表面にシリサイド層を形成
する工程を含むことを特徴として構成される。
【0019】[作用]ゲート酸化膜上に、2層ポリシリ
コンからなるゲート電極を形成する工程で、ゲート電極
の下部を構成するポリシリコンと、第1の絶縁膜を形成
し、エミッタコンタクトとコレクタコンタクトを開口
し、次に、エミッタ引き出し電極を構成するポリシリコ
ンと第2の絶縁膜を形成し、マスクを用いてエミッタ引
き出し電極を形成し、オーバーエッチングを行ってコレ
クタトレンチを形成するが、この際に、従来技術のゲー
ト酸化膜に代わって、ゲート電極の下部を構成するポリ
シリコン上に形成された第1の絶縁膜をマスクとする。
コンからなるゲート電極を形成する工程で、ゲート電極
の下部を構成するポリシリコンと、第1の絶縁膜を形成
し、エミッタコンタクトとコレクタコンタクトを開口
し、次に、エミッタ引き出し電極を構成するポリシリコ
ンと第2の絶縁膜を形成し、マスクを用いてエミッタ引
き出し電極を形成し、オーバーエッチングを行ってコレ
クタトレンチを形成するが、この際に、従来技術のゲー
ト酸化膜に代わって、ゲート電極の下部を構成するポリ
シリコン上に形成された第1の絶縁膜をマスクとする。
【0020】
【発明の実施の形態】[第1の実施形態]まず、本発明
の第1の実施形態について図面を参照して説明する。図
1乃至図3の(a)〜(k)は、本発明の第1の実施形
態の製造方法を説明するための半導体素子の断面図であ
る。
の第1の実施形態について図面を参照して説明する。図
1乃至図3の(a)〜(k)は、本発明の第1の実施形
態の製造方法を説明するための半導体素子の断面図であ
る。
【0021】まず、図1(a)は、P型シリコン基板1
01中に、公知のLOCOS分離法、STI法等を用い
て素子分離酸化膜107、第1の酸化膜133を形成し
たものである。
01中に、公知のLOCOS分離法、STI法等を用い
て素子分離酸化膜107、第1の酸化膜133を形成し
たものである。
【0022】次に、図1(b)は、例えば、ボロンを3
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンを
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第1のN型ウエル領域106を形成したものであ
る。
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンを
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は、第1のN型ウエル領域106を形成したものであ
る。
【0023】次に、図1(c)は、P型シリコン基板表
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、50〜200nm
の第2のポリシリコン103を成長し、5〜100nm
のシリコン酸化膜もしくはシリコン窒化膜からなる第1
の絶縁膜104を形成し、フォトレジスト等の第1のマ
スク105を用いて、公知の異方性エッチングにより第
1の絶縁膜104、第2のポリシリコン103及び、ゲ
ート酸化膜108を除去し、エミッタコンタクト110
及びコレクタコンタクト126を開孔したものである。
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、50〜200nm
の第2のポリシリコン103を成長し、5〜100nm
のシリコン酸化膜もしくはシリコン窒化膜からなる第1
の絶縁膜104を形成し、フォトレジスト等の第1のマ
スク105を用いて、公知の異方性エッチングにより第
1の絶縁膜104、第2のポリシリコン103及び、ゲ
ート酸化膜108を除去し、エミッタコンタクト110
及びコレクタコンタクト126を開孔したものである。
【0024】次に、図2(d)は、第1のマスク105
を除去し、50〜200nmの第3のポリシリコン11
1と、5〜100nmのシリコン酸化膜もしくはシリコ
ン窒化膜からなる第2の絶縁膜115を形成したもので
ある。
を除去し、50〜200nmの第3のポリシリコン11
1と、5〜100nmのシリコン酸化膜もしくはシリコ
ン窒化膜からなる第2の絶縁膜115を形成したもので
ある。
【0025】この際に、リンもしくはヒ素などのイオン
注入技術によって、第3のポリシリコン111中の不純
物のピーク濃度が、1×1019〜1×1021cm-3とな
るように形成する。
注入技術によって、第3のポリシリコン111中の不純
物のピーク濃度が、1×1019〜1×1021cm-3とな
るように形成する。
【0026】次に、図2(e)は、フォトレジスト等の
第2のマスク118を用いて、公知の異方性エッチング
によりエミッタ引き出し電極114を形成した後、さら
に前記フォトレジスト等のマスクと第1の絶縁膜104
をそれぞれコレクタトレンチ形成時のマスクとしてエッ
チングを行い、コレクタトレンチ124を形成し、前記
フォトレジスト等のマスクを除去したもので、これらの
エッチングは、同一条件で連続的に行っても良いし、複
数のステップで他段階に分けて行っても良い。
第2のマスク118を用いて、公知の異方性エッチング
によりエミッタ引き出し電極114を形成した後、さら
に前記フォトレジスト等のマスクと第1の絶縁膜104
をそれぞれコレクタトレンチ形成時のマスクとしてエッ
チングを行い、コレクタトレンチ124を形成し、前記
フォトレジスト等のマスクを除去したもので、これらの
エッチングは、同一条件で連続的に行っても良いし、複
数のステップで他段階に分けて行っても良い。
【0027】次に、図2(f)は、エミッタ引き出し電
極114上の第2のマスク118を除去し、50〜30
0nmの第4のポリシリコン131を形成したものであ
る。
極114上の第2のマスク118を除去し、50〜30
0nmの第4のポリシリコン131を形成したものであ
る。
【0028】次に、図3(g)は、フォトレジスト等の
マスクを用いて、公知の異方性エッチングにより第2の
ポリシリコン103と第4のポリシリコン131からな
るゲート電極113を形成したものである。こうして、
CMOSのゲート電極113はウェル102,106上
にゲート酸化膜108、第2のポリシリコン103、第
4のポリシリコン131から順次構成される。
マスクを用いて、公知の異方性エッチングにより第2の
ポリシリコン103と第4のポリシリコン131からな
るゲート電極113を形成したものである。こうして、
CMOSのゲート電極113はウェル102,106上
にゲート酸化膜108、第2のポリシリコン103、第
4のポリシリコン131から順次構成される。
【0029】この際に、エミッタ引き出し電極114の
下部と、コレクタトレンチ124の側壁に第2のポリシ
リコン103が残る。
下部と、コレクタトレンチ124の側壁に第2のポリシ
リコン103が残る。
【0030】次に、図3(h)は、N型LDD層12
0、P型LDD層121を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極113、エミッタ引き出し電極114の各側壁
と、コレクタトレンチ124の側壁にある第2のポリシ
リコン103上にサイドウォール119を形成したもの
である。
0、P型LDD層121を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極113、エミッタ引き出し電極114の各側壁
と、コレクタトレンチ124の側壁にある第2のポリシ
リコン103上にサイドウォール119を形成したもの
である。
【0031】次に、図3(i)は、5〜20nm程度の
薄い酸化膜132を形成後、リン、ヒ素等の不純物をイ
オン注入により、NMOSのN+ 型ソース・ドレイン1
22及びコレクタトレンチ124の底にN+ 型拡散層1
28を形成し、続いてボロン、BF2 等の不純物をイオ
ン注入により、PMOSのP+ 型ソース・ドレイン12
3及びP+ 型グラフトベース116を形成したもので、
エミッタ引き出し電極114中への不純物の導入は、N
MOSのN+ 型ソース・ドレイン122形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
薄い酸化膜132を形成後、リン、ヒ素等の不純物をイ
オン注入により、NMOSのN+ 型ソース・ドレイン1
22及びコレクタトレンチ124の底にN+ 型拡散層1
28を形成し、続いてボロン、BF2 等の不純物をイオ
ン注入により、PMOSのP+ 型ソース・ドレイン12
3及びP+ 型グラフトベース116を形成したもので、
エミッタ引き出し電極114中への不純物の導入は、N
MOSのN+ 型ソース・ドレイン122形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
【0032】次に、図4(j)は、公知の方法により、
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極113、コレクタトレンチ124の底のN+ 型拡散層
128、N+ 型ソース・ドレイン122、P+ 型ソース
・ドレイン123及びP+ 型グラフトベース116の各
表面をシリサイド化し、シリサイド層125を形成した
ものである。
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極113、コレクタトレンチ124の底のN+ 型拡散層
128、N+ 型ソース・ドレイン122、P+ 型ソース
・ドレイン123及びP+ 型グラフトベース116の各
表面をシリサイド化し、シリサイド層125を形成した
ものである。
【0033】次に、図4(k)は、例えば、5nmの酸
化膜(TEOS−SiO2 膜)と800nmのBPSG
(boron-phosphorus-silicate-glass)で構成された層
間絶縁膜127を成長し、例えば、1050℃で5〜1
5秒のRTA(rapid thermal annealing)又は、90
0℃で20〜30分の炉アニールを施しエミッタ拡散層
117を形成後、コンタクトを開孔し、バリアメタル
(図中に示していない)を介して、コンタクトプラグ1
29を形成し、次に金属配線130を形成したものであ
る。
化膜(TEOS−SiO2 膜)と800nmのBPSG
(boron-phosphorus-silicate-glass)で構成された層
間絶縁膜127を成長し、例えば、1050℃で5〜1
5秒のRTA(rapid thermal annealing)又は、90
0℃で20〜30分の炉アニールを施しエミッタ拡散層
117を形成後、コンタクトを開孔し、バリアメタル
(図中に示していない)を介して、コンタクトプラグ1
29を形成し、次に金属配線130を形成したものであ
る。
【0034】上記実施形態中、バイポーラトランジスタ
は、そのエミッタ引き出し電極114のエミッタ領域
と、該エミッタ領域の下部のP型ベース領域109と接
続したシリサイド層125のベース領域と、コレクタト
レンチ124の底のN+ 型拡散層128のコレクタ領域
とで形成されている。
は、そのエミッタ引き出し電極114のエミッタ領域
と、該エミッタ領域の下部のP型ベース領域109と接
続したシリサイド層125のベース領域と、コレクタト
レンチ124の底のN+ 型拡散層128のコレクタ領域
とで形成されている。
【0035】本発明の第1の実施形態では、エミッタ引
き出し電極114となる図2(d)に示す第3のポリシ
リコン111に、リンもしくは、ヒ素などのイオン注入
技術によって、第3のポリシリコン111中の不純物の
ピーク濃度が、1×1019〜1×1021cm-3となるよ
うに形成している。しかし、バイポーラトランジスタが
微細化され、特にエミッタコンタクト110の幅が狭く
なった場合、イオン注入技術による第3のポリシリコン
111中への不純物の導入では、プラグ効果によって、
エミッタコンタクト110内の、第3のポリシリコン1
11中の不純物の濃度を均一に保つのが難しくなり、エ
ミッタ抵抗の増加や、電流増幅率ばらつきが生じてしま
う。
き出し電極114となる図2(d)に示す第3のポリシ
リコン111に、リンもしくは、ヒ素などのイオン注入
技術によって、第3のポリシリコン111中の不純物の
ピーク濃度が、1×1019〜1×1021cm-3となるよ
うに形成している。しかし、バイポーラトランジスタが
微細化され、特にエミッタコンタクト110の幅が狭く
なった場合、イオン注入技術による第3のポリシリコン
111中への不純物の導入では、プラグ効果によって、
エミッタコンタクト110内の、第3のポリシリコン1
11中の不純物の濃度を均一に保つのが難しくなり、エ
ミッタ抵抗の増加や、電流増幅率ばらつきが生じてしま
う。
【0036】さらに、本発明の第1の実施形態では、エ
ミッタ引き出し電極114上が、第2の絶縁膜115で
覆われているため、シリサイド層125を形成すること
ができず、バイポーラトランジスタが微細化された時
に、従来技術に比べ、エミッタ引き出し電極の引き出し
部の抵抗が高くなる可能性がある。
ミッタ引き出し電極114上が、第2の絶縁膜115で
覆われているため、シリサイド層125を形成すること
ができず、バイポーラトランジスタが微細化された時
に、従来技術に比べ、エミッタ引き出し電極の引き出し
部の抵抗が高くなる可能性がある。
【0037】[第2の実施形態]これらの問題を解決す
る方法が本発明の第2の実施形態で、図面を参照して本
発明の第2の実施形態について説明する。
る方法が本発明の第2の実施形態で、図面を参照して本
発明の第2の実施形態について説明する。
【0038】図5乃至図8の(a)〜(k)は、本発明
の第2の実施形態の製造方法を説明するための半導体素
子の断面図である。
の第2の実施形態の製造方法を説明するための半導体素
子の断面図である。
【0039】まず、図5(a)は、P型シリコン基板1
01中に、公知のLOCOS分離法、STI等を用いて
素子分離酸化膜107、第1の酸化膜133を形成した
ものである。
01中に、公知のLOCOS分離法、STI等を用いて
素子分離酸化膜107、第1の酸化膜133を形成した
ものである。
【0040】次に、図5(b)は、例えば、ボロンの3
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンの
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は第1のN型ウエル領域106を形成したものである。
50keVで5×1013cm-2注入により、NMOS形
成領域に第1のP型ウエル領域102を、また、リンの
700keVで5×1013cm-2注入により、PMOS
形成領域及びバイポーラトランジスタのコレクタ領域に
は第1のN型ウエル領域106を形成したものである。
【0041】次に、図5(c)は、P型シリコン基板表
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、50〜200nm
の第2のポリシリコン103を成長し、5〜100nm
のシリコン酸化膜もしくはシリコン窒化膜からなる第1
の絶縁膜104を形成し、フォトレジスト等の第1のマ
スク105を用いて、公知の異方性エッチングにより第
1の絶縁膜104、第2のポリシリコン103及び、ゲ
ート酸化膜108を除去し、エミッタコンタクト110
及びコレクタコンタクト126を開孔したものである。
面に5〜10nmのゲート酸化膜108を形成し、例え
ば、ボロンもしくはBF2 を10〜50keVのエネル
ギーで、1×1013〜5×1014cm-2の濃度で注入
し、P型ベース領域109を形成し、50〜200nm
の第2のポリシリコン103を成長し、5〜100nm
のシリコン酸化膜もしくはシリコン窒化膜からなる第1
の絶縁膜104を形成し、フォトレジスト等の第1のマ
スク105を用いて、公知の異方性エッチングにより第
1の絶縁膜104、第2のポリシリコン103及び、ゲ
ート酸化膜108を除去し、エミッタコンタクト110
及びコレクタコンタクト126を開孔したものである。
【0042】次に、図6(d)は、第1のマスク105
を除去し、ヒ素、リン等のN型の不純物を1×1019〜
1×1021cm-3含んだ50〜200nmの第5のポリ
シリコン134を形成し、少なくともエミッタコンタク
ト110内に第5のポリシリコン134を完全に埋め込
んだものである。
を除去し、ヒ素、リン等のN型の不純物を1×1019〜
1×1021cm-3含んだ50〜200nmの第5のポリ
シリコン134を形成し、少なくともエミッタコンタク
ト110内に第5のポリシリコン134を完全に埋め込
んだものである。
【0043】次に、図6(e)は、フォトレジスト等の
第3のマスク135を用いて、公知の異方性エッチング
によりコレクタトレンチ124を形成したものである。
第3のマスク135を用いて、公知の異方性エッチング
によりコレクタトレンチ124を形成したものである。
【0044】次に、図6(f)は、第3のマスク135
を除去し、50〜300nmの第4のポリシリコン13
1を形成したものである。
を除去し、50〜300nmの第4のポリシリコン13
1を形成したものである。
【0045】次に、図7(g)は、フォトレジスト等の
マスクを用いて、公知の異方性エッチングによりゲート
電極113及びエミッタ引き出し電極の引き出し部13
6を形成したものである。
マスクを用いて、公知の異方性エッチングによりゲート
電極113及びエミッタ引き出し電極の引き出し部13
6を形成したものである。
【0046】次に、図7(h)は、N型LDD層12
0、P型LDD層121を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極113、エミッタ引き出し電極114、コレクタ
トレンチ124の各側壁にサイドウォール119を形成
したものである。
0、P型LDD層121を形成し、サイドウォール用の
酸化膜を成長後、公知の異方性エッチングにより、ゲー
ト電極113、エミッタ引き出し電極114、コレクタ
トレンチ124の各側壁にサイドウォール119を形成
したものである。
【0047】次に、図7(i)は、5〜20nm程度の
薄い酸化膜132を形成後、リン、ヒ素等の不純物をイ
オン注入により、NMOSのN+ 型ソース・ドレイン1
22及びコレクタトレンチ124の底にN+ 型拡散層1
28を形成し、続いてボロン、BF2 等の不純物をイオ
ン注入により、PMOSのN+ 型ソース・ドレイン12
3及びP+ 型グラフトベース116を形成したもので、
エミッタ引き出し電極114中への不純物の導入は、N
MOSのN+ 型ソース・ドレイン122形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
薄い酸化膜132を形成後、リン、ヒ素等の不純物をイ
オン注入により、NMOSのN+ 型ソース・ドレイン1
22及びコレクタトレンチ124の底にN+ 型拡散層1
28を形成し、続いてボロン、BF2 等の不純物をイオ
ン注入により、PMOSのN+ 型ソース・ドレイン12
3及びP+ 型グラフトベース116を形成したもので、
エミッタ引き出し電極114中への不純物の導入は、N
MOSのN+ 型ソース・ドレイン122形成の際のリ
ン、ヒ素等の不純物をイオン注入により行うか、別に工
程を追加してリン、ヒ素等の不純物を導入する方法があ
る。
【0048】次に、図8(j)は、公知の方法により、
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極113、エミッタ引き出し電極114、コレクタトレ
ンチ124の底のN+ 型拡散層128、N+ 型ソース・
ドレイン122、P+ 型ソース・ドレイン123及びP
+ 型グラフトベース116の各表面をシリサイド化しシ
リサイド層125を形成したものである。
チタン、コバルト、ニッケル等の金属を用い、ゲート電
極113、エミッタ引き出し電極114、コレクタトレ
ンチ124の底のN+ 型拡散層128、N+ 型ソース・
ドレイン122、P+ 型ソース・ドレイン123及びP
+ 型グラフトベース116の各表面をシリサイド化しシ
リサイド層125を形成したものである。
【0049】次に、図8(k)は、例えば、5nmの酸
化膜(TEOS−SiO2 膜)と800nmのBPSG
(boron-phosphorus-silicate-glass)で構成された層
間絶縁膜127を成長し、例えば、1050℃で5〜1
5秒のRTA(rapid thermal annealing)又は、90
0℃で20〜30分の炉アニールを施しエミッタ拡散層
117を形成後、コンタクトを開孔し、バリアメタル
(図中に示していない)を介して、コンタクトプラグ1
29を形成し、次に金属配線130を形成したものであ
る。
化膜(TEOS−SiO2 膜)と800nmのBPSG
(boron-phosphorus-silicate-glass)で構成された層
間絶縁膜127を成長し、例えば、1050℃で5〜1
5秒のRTA(rapid thermal annealing)又は、90
0℃で20〜30分の炉アニールを施しエミッタ拡散層
117を形成後、コンタクトを開孔し、バリアメタル
(図中に示していない)を介して、コンタクトプラグ1
29を形成し、次に金属配線130を形成したものであ
る。
【0050】尚、図7(g)では、エミッタ引き出し電
極の引き出し部136の下部の第5のポリシリコンによ
るエミッタ引き出し電極134及びその配線部としてポ
リシリコンを用いているが、引き出し部136には、タ
ングステン等の高融点金属や、タングステンシリサイド
等の高融点金属のシリサイドを用いると、エミッタ引き
出し電極の配線部136の配線抵抗や、ゲート電極11
3の配線抵抗を低減できることは言うまでもない。
極の引き出し部136の下部の第5のポリシリコンによ
るエミッタ引き出し電極134及びその配線部としてポ
リシリコンを用いているが、引き出し部136には、タ
ングステン等の高融点金属や、タングステンシリサイド
等の高融点金属のシリサイドを用いると、エミッタ引き
出し電極の配線部136の配線抵抗や、ゲート電極11
3の配線抵抗を低減できることは言うまでもない。
【0051】
【発明の効果】本発明によれば、微細化が要求されてい
るBiCMOSの製造方法において、エミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成する際に、従来技術のゲート酸化膜に代わ
って、ゲート電極の下部を構成するポリシリコン上に形
成された第1の絶縁膜をマスクとすることにより、従来
技術に示したようにゲート酸化膜がエッチングされるこ
とを防ぐことができ、MOSトランジスタの微細化によ
るゲート酸化膜の薄膜化が可能となる。
るBiCMOSの製造方法において、エミッタ引き出し
電極を形成し、オーバーエッチングを行ってコレクタト
レンチを形成する際に、従来技術のゲート酸化膜に代わ
って、ゲート電極の下部を構成するポリシリコン上に形
成された第1の絶縁膜をマスクとすることにより、従来
技術に示したようにゲート酸化膜がエッチングされるこ
とを防ぐことができ、MOSトランジスタの微細化によ
るゲート酸化膜の薄膜化が可能となる。
【0052】また、本発明によれば、ゲート酸化膜上
に、2層ポリシリコンからなるゲート電極を形成する工
程で、ゲート電極の下部を構成するポリシリコンと、第
1の絶縁膜を形成し、エミッタコンタクトとコレクタコ
ンタクトを開口し、次に、エミッタ引き出し電極を構成
するポリシリコンと第2の絶縁膜を形成し、マスクを用
いてエミッタ引き出し電極を形成し、オーバーエッチン
グを行ってコレクタトレンチを形成し、次に、ゲート電
極の下部を構成するポリシリコンを形成し、2層ポリシ
リコンからなるゲート電極をマスクを用いて形成するこ
とにより、エミッタ引き出し電極とゲート電極を構成す
るポリシリコンを別々の配線層として形成することが可
能となり、バイポーラトランジスタが微細化され、例え
ば、プラグ効果を防ぐためにエミッタ引き出し電極とし
て、ヒ素、リン等のN型の高濃度の不純物を含んだポリ
シリコンを用いる場合に、CMOSのゲート電極に影響
を及ぼさずに適用することができる。
に、2層ポリシリコンからなるゲート電極を形成する工
程で、ゲート電極の下部を構成するポリシリコンと、第
1の絶縁膜を形成し、エミッタコンタクトとコレクタコ
ンタクトを開口し、次に、エミッタ引き出し電極を構成
するポリシリコンと第2の絶縁膜を形成し、マスクを用
いてエミッタ引き出し電極を形成し、オーバーエッチン
グを行ってコレクタトレンチを形成し、次に、ゲート電
極の下部を構成するポリシリコンを形成し、2層ポリシ
リコンからなるゲート電極をマスクを用いて形成するこ
とにより、エミッタ引き出し電極とゲート電極を構成す
るポリシリコンを別々の配線層として形成することが可
能となり、バイポーラトランジスタが微細化され、例え
ば、プラグ効果を防ぐためにエミッタ引き出し電極とし
て、ヒ素、リン等のN型の高濃度の不純物を含んだポリ
シリコンを用いる場合に、CMOSのゲート電極に影響
を及ぼさずに適用することができる。
【図1】本発明の第1の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図2】本発明の第1の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図3】本発明の第1の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図4】本発明の第1の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図5】本発明の第2の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図6】本発明の第2の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図7】本発明の第2の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図8】本発明の第2の実施形態を説明するための断面
図及び工程断面図である。
図及び工程断面図である。
【図9】本発明の背景技術を説明するための工程断面図
である。
である。
【図10】本発明の背景技術を説明するための工程断面
図である。
図である。
【図11】本発明の背景技術を説明するための工程断面
図である。
図である。
101 P型シリコン基板 102 第1のP型ウエル領域 103 第2のポリシリコン 104 第1の絶縁膜 105 第1のマスク 106 第1のN型ウエル領域 107 素子分離酸化膜 108 ゲート酸化膜 109 P型ベース領域 110 エミッタコンタクト 111 第3のポリシリコン 112 第1のポリシリコン 113 ゲート電極 114 エミッタ引き出し電極 115 第2の絶縁膜 116 P+ 型グラフトベース 117 エミッタ拡散層 118 第2のマスク 119 サイドウォール 120 N型LDD層 121 P型LDD層 122 N+ 型ソース・ドレイン 123 P+ 型ソース・ドレイン 124 コレクタトレンチ 125 シリサイド層 126 コレクタコンタクト 127 層間絶縁膜 128 N+ 型拡散層 129 コンタクトプラグ 130 金属配線 131 第4のポリシリコン 132 薄い酸化膜 133 第1の酸化膜 134 第5のポリシリコン 135 第3のマスク 136 エミッタ引き出し電極の配線部
Claims (6)
- 【請求項1】 半導体基板上に、コレクタ領域を形成す
る工程と、ゲート酸化膜を形成する工程と、前記ゲート
酸化膜の上に第1の導電膜と第1の絶縁膜を形成する工
程と、バイポーラトランジスタのエミッタコンタクト部
とコレクタコンタクト部の前記第1の導電膜と前記第1
の絶縁膜を除去する工程と、エミッタ引き出し電極を構
成する第2の導電膜と第2の絶縁膜を形成する工程と、
前記エミッタ引き出し電極を形成すると同時に前記コレ
クタコンタクト部の前記コレクタ領域に溝を形成する工
程と、第3の導電膜を形成する工程と、前記第1の導電
膜と前記第3の導電膜の積層構造からなるゲート電極を
形成する工程と、を含むことを特徴とする半導体装置の
製造方法。 - 【請求項2】 半導体基板上に、コレクタ領域を形成す
る工程と、ゲート酸化膜を形成する工程と、前記ゲート
酸化膜の上に第1の導電膜と第1の絶縁膜を形成する工
程と、バイポーラトランジスタのエミッタコンタクト部
とコレクタコンタクト部の前記第1の導電膜と前記第1
の絶縁膜を除去する工程と、少なくとも前記エミッタコ
ンタクトの内部が埋まるように第2の導電膜を形成する
工程と、少なくとも前記エミッタコンタクトの内部にの
み前記第2の導電膜を残存させる工程と、前記コレクタ
コンタクト部の前記コレクタ領域に溝を形成する工程
と、第3の導電膜を形成する工程と、前記第1の導電膜
と前記第3の導電膜の積層構造からなるゲート電極及び
エミッタ引き出し電極の配線部を形成する工程と、を含
むことを特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1又は2に記載の半導体装置の製
造方法において、少なくとも前記ゲート電極の表面にシ
リサイド層を形成する工程を含むことを特徴とする半導
体装置の製造方法。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
半導体装置の製造方法において、前記第1乃至第3の導
電膜がポリシリコンであることを特徴とする半導体装置
の製造方法。 - 【請求項5】 請求項2又は3に記載の半導体装置の製
造方法において、前記第3の導電膜が高融点金属もしく
は、高融点金属のシリサイドであることを特徴とする半
導体装置の製造方法。 - 【請求項6】 請求項1乃至5のいずれか1項に記載の
半導体装置の製造方法において、前記半導体装置はバイ
ポーラCMOSであることを特徴とする半導体装置の製
造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9304591A JP3070674B2 (ja) | 1997-11-06 | 1997-11-06 | 半導体装置の製造方法 |
US09/184,235 US6066520A (en) | 1997-11-06 | 1998-11-02 | Method of manufacturing a BiCMOS semiconductor device |
KR1019980047350A KR100279390B1 (ko) | 1997-11-06 | 1998-11-05 | Bicmos 반도체소자의 제조방법 |
CN98124452A CN1115727C (zh) | 1997-11-06 | 1998-11-05 | 制作BiCMOS半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9304591A JP3070674B2 (ja) | 1997-11-06 | 1997-11-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145306A JPH11145306A (ja) | 1999-05-28 |
JP3070674B2 true JP3070674B2 (ja) | 2000-07-31 |
Family
ID=17934852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9304591A Expired - Fee Related JP3070674B2 (ja) | 1997-11-06 | 1997-11-06 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6066520A (ja) |
JP (1) | JP3070674B2 (ja) |
KR (1) | KR100279390B1 (ja) |
CN (1) | CN1115727C (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3691963B2 (ja) * | 1998-05-28 | 2005-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2002033397A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
US6441462B1 (en) | 2001-07-10 | 2002-08-27 | International Business Machines Corporation | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
US6806159B2 (en) * | 2001-10-01 | 2004-10-19 | Texas Instruments Incorporated | Method for manufacturing a semiconductor device with sinker contact region |
JP4262433B2 (ja) * | 2002-02-20 | 2009-05-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
US7164186B2 (en) * | 2002-09-30 | 2007-01-16 | Texas Instruments Incorporated | Structure of semiconductor device with sinker contact region |
JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
CN100349284C (zh) * | 2004-08-13 | 2007-11-14 | 上海先进半导体制造有限公司 | 0.8微米硅双极互补金属氧化物半导体集成电路制造工艺 |
US7566605B2 (en) * | 2006-03-31 | 2009-07-28 | Intel Corporation | Epitaxial silicon germanium for reduced contact resistance in field-effect transistors |
US8049282B2 (en) | 2006-09-21 | 2011-11-01 | Agere Systems Inc. | Bipolar device having buried contacts |
JP5562628B2 (ja) * | 2009-12-21 | 2014-07-30 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
JP2012019095A (ja) * | 2010-07-08 | 2012-01-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
CN103035689B (zh) * | 2012-05-23 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 锗硅hbt的集电区引出结构及其制造方法 |
US9761700B2 (en) | 2012-06-28 | 2017-09-12 | Skyworks Solutions, Inc. | Bipolar transistor on high-resistivity substrate |
US9048284B2 (en) | 2012-06-28 | 2015-06-02 | Skyworks Solutions, Inc. | Integrated RF front end system |
US20140001602A1 (en) * | 2012-06-28 | 2014-01-02 | Skyworks Solutions, Inc. | Device manufacturing using high-resistivity bulk silicon wafer |
CN108878367B (zh) * | 2017-05-09 | 2021-02-05 | 上海珏芯光电科技有限公司 | BiCMOS集成电路器件的制造方法及器件 |
US11640975B2 (en) * | 2021-06-17 | 2023-05-02 | Nxp Usa, Inc. | Silicided collector structure |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
FR2758004B1 (fr) * | 1996-12-27 | 1999-03-05 | Sgs Thomson Microelectronics | Transistor bipolaire a isolement dielectrique |
JPH11171657A (ja) * | 1997-12-12 | 1999-06-29 | Hazuru Dolomite Kogyo Kk | キャスタブル耐火物 |
-
1997
- 1997-11-06 JP JP9304591A patent/JP3070674B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-02 US US09/184,235 patent/US6066520A/en not_active Expired - Fee Related
- 1998-11-05 KR KR1019980047350A patent/KR100279390B1/ko not_active IP Right Cessation
- 1998-11-05 CN CN98124452A patent/CN1115727C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1115727C (zh) | 2003-07-23 |
KR19990045046A (ko) | 1999-06-25 |
CN1217575A (zh) | 1999-05-26 |
KR100279390B1 (ko) | 2001-02-01 |
US6066520A (en) | 2000-05-23 |
JPH11145306A (ja) | 1999-05-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |