JPH10247730A - Ｍｉｓ型半導体装置の製造方法とｍｉｓ型半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 微細化したＭＩＳ型トランジスタにおいて、
ゲート絶縁膜やその下の半導体基板表面を不純物原子が
貫通することなく、ゲート電極層に十分量の不純物を導
入できるＭＩＳ型半導体装置の製造方法を提供する。 【解決手段】 半導体基板１の表面に形成したゲート絶
縁膜２上に、不純物のドープで導電体になるＳｉの第１
ゲート電極膜３を形成し、その上にシリサイドや金属か
らなる第２ゲート電極膜４を形成する。第２ゲート電極
膜上にレジストパターンを形成し選択エッチングして第
１ゲート電極膜上に第２ゲート電極パターンを残す。次
に露出した第１ゲート電極膜３に不純物イオン５を注入
した後熱処理し、注入した不純物を第２ゲート電極パタ
ーン下の領域まで拡散させる。第２ゲート電極パターン
をマスクとして第１ゲート電極膜３をパターニングしゲ
ート電極Ｇを形成する。さらに不純物イオン８を注入し
不純物ドープしたソース／ドレイン領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型半導体装
置の製造方法とＭＩＳ型半導体装置に関し、特に微細化
したＭＩＳトランジスタを有する半導体装置の製造方法
とそのＭＩＳ型半導体装置に関する。

【０００２】ＭＩＳは、本来、金属（Ｍ）−絶縁物
（Ｉ）−半導体（Ｓ）の略であるが、Ｍは金属のみでな
く絶縁ゲート電極に用いられる導電体（半導体等）を含
んで用いられる。Ｉは酸化物（Ｏ）が代表であるが、酸
化物に限定されない。酸化物を用いる場合はＭＯＳとな
る。

【０００３】

【従来の技術】電子機器は、情報通信産業に広く用いら
れ、その構成部品として高集積度の半導体装置（ＬＳ
Ｉ）が多量に用いられている。ＬＳＩの集積度をさらに
向上させ、高速性能をさらに向上させ、消費電力をさら
に低減させるために、ＬＳＩの構成要素であるＭＯＳ型
トランジスタの微細化が求められている。

【０００４】図９に、従来の技術によるＭＯＳトランジ
スタの製造方法を概略的に示す。ｐ型シリコン基板１の
表面に、ゲート酸化膜２を熱酸化によって形成し、その
上に多結晶シリコン層３をＣＶＤによりたとえば厚さ約
２００ｎｍ成長する。なお、シリコン基板１の活性領域
周辺は、ＬＯＣＯＳによって形成されたフィールド酸化
膜（図示せず）に囲まれている。

【０００５】多結晶シリコン層３に導電性を与えるた
め、イオン注入を行なう。たとえば、Ｐ⁺ イオンを加速
エネルギ２０ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2で多結
晶シリコン層３にイオン注入する。イオン注入後、たと
えば約１０００℃で１０秒間の熱処理を行い、イオン注
入した不純物（Ｐ）を活性化すると共に、多結晶シリコ
ン層３中に均等に拡散させる。なお、この熱処理は、後
に行なわれる熱処理で代用することも可能である。

【０００６】図９（Ｂ）に示すように、多結晶シリコン
層３全面上に、たとえばタングステンシリサイド（ＷＳ
ｉ）で形成された良導電率の上層ゲート電極層４を厚さ
約５０〜２００ｎｍスパッタリング等により形成する。

【０００７】上層ゲート電極層４上にレジストパターン
を形成し、このレジストパターンをマスクにして上層ゲ
ート電極層４およびその下に配置された多結晶シリコン
層３をエッチングし、ゲート電極を形成する。その後レ
ジストパターンは除去する。

【０００８】図９（Ｃ）に示すように、ゲート電極をマ
スクにしてＰ⁺ イオンを加速エネルギ２０ｋｅＶ、ドー
ズ量１×１０¹³ｃｍ^-2イオン注入し、低濃度ソース／ド
レイン（ＬＤＤ）領域９を形成する。

【０００９】図９（Ｄ）に示すように、基板全面上に酸
化シリコン等の絶縁膜を形成し、反応性イオンエッチン
グ等の異方性エッチングを行なってゲート電極側壁上に
のみサイドウォール１０を残す。

【００１０】ゲート電極およびその側壁上のサイドウォ
ールをマスクにし、Ｐ⁺ イオンを加速エネルギ２０ｋｅ
Ｖ、ドーズ量１×１０¹⁵ｃｍ^-2でイオン注入し、高濃度
のソース／ドレイン領域９ａを形成する。

【００１１】その後、たとえば１１００℃、１０秒間の
熱処理を行い、イオン注入した不純物の活性化を行なう
と共に、イオン注入により生じた半導体基板中の結晶欠
陥の回復を行なう。

【００１２】その後、基板全面上に絶縁膜を形成し、ソ
ース／ドレイン領域およびゲート電極に対するコンタク
トを形成するための開口部を形成し、開口部を介してこ
れらの領域に電気的接触を行なう電極を形成する。

【００１３】以上、ｎチャネルＭＯＳトランジスタを例
にとって説明したが、ｐチャネルＭＯＳトランジスタの
場合は全ての導電型が逆になる。ｐ型不純物としてはボ
ロン（Ｂ）等が用いられる。ＣＭＯＳ型装置の場合は、
ｐ型領域（ウェル）とｎ型領域（ウェル）を有するシリ
コン基板を用い、ｎチャネルＭＯＳトランジスタとｐチ
ャネルＭＯＳトランジスタとを作り分ける。

【００１４】ゲート電極は、ゲート絶縁膜下のチャネル
領域の電位を制御するためのものである。ゲート電極を
金属で作製すると、金属がゲート絶縁膜中を拡散し、さ
らにはその下のチャネル領域に侵入する。したがって、
ゲート絶縁膜上に直接金属のゲート電極を作製すること
はせず、シリコン等の半導体層を介在させる。半導体層
としては、通常不純物をドープしたシリコン層が用いら
れる。

【００１５】消費電力を低減するためには、ＣＭＯＳ型
回路が用いられる。ＣＭＯＳ型ＬＳＩにおいて、ｐチャ
ネルＭＯＳトランジスタとｎチャネルＭＯＳトランジス
タの特性を揃えるため、ｎチャネルＭＯＳトランジスタ
のゲート電極としては、ｎ型不純物をドープした多結晶
シリコンを用い、ｐチャネルＭＯＳトランジスタのゲー
ト電極にはｐ型不純物をドープした多結晶シリコンを用
いる。このような構成とすることにより、表面チャネル
型と呼ばれるトランジスタが形成され、ショートチャネ
ル効果に強い集積回路を形成することができる。

【００１６】また、ｎチャネルＭＯＳトランジスタのゲ
ート電極にｐ型不純物をドープした多結晶シリコンを用
い、ｐチャネルＭＯＳトランジスタのゲート電極にｎ型
不純物をドープした多結晶シリコンを用いることもでき
る。この場合は、埋込チャネル型トランジスタが形成さ
れ、高速化および電流駆動能力の向上が図れると共に、
ホットキャリア注入による特性変動も少なくできるトラ
ンジスタ構造が提供される。

【００１７】このように、ｐチャネルＭＯＳトランジス
タとｎチャネルＭＯＳトランジスタのゲート電極を異な
る導電型の不純物でドープする場合、ゲート電極となる
多結晶シリコン層への不純物導入は異なる工程で行なわ
れなければならない。

【００１８】すなわち、図９（Ａ）に示したようなイオ
ン注入を、ｐチャネルＭＯＳトランジスタ領域をレジス
トマスクで覆い、ｎ型不純物をイオン注入する工程と、
ｎチャネルＭＯＳトランジスタ領域をレジストマスクで
覆い、ｐ型不純物をイオン注入する工程とに分けて行な
う。

【００１９】トランジスタの微細化と共に、ゲート酸化
膜およびゲート半導体層の厚さも薄くなる。ゲート半導
体層のイオン注入において、注入されたイオンが半導体
層３で留まらず、その下のゲート絶縁膜２やさらにはそ
の下の半導体基板中にまで達してしまう問題が生じてき
た。

【００２０】ゲート絶縁膜中に不純物が侵入すると、ゲ
ート絶縁膜の耐圧が劣化する。半導体基板表面に不純物
が導入されると、形成されるＭＯＳトランジスタの閾値
を変動させてしまう。したがって、ゲート絶縁膜および
その下の半導体基板にはなるべく不純物が侵入しないよ
うにすることが望まれる。

【００２１】イオン注入において、注入される原子はそ
の大きさによって侵入深さが制限される。原子半径が小
さく、軽い原子ほどイオン注入において深く注入され
る。特に、ｐ型不純物のＢは、飛程距離が長く、多結晶
シリコンゲート電極層を簡単に突き抜けてしまう。

【００２２】不純物原子を深くイオン注入しないため
に、イオン注入の加速エネルギを下げることが考えられ
る。しかしながら、イオン注入装置は加速エネルギを低
下させると、それに伴ってイオン電流が指数関数的に減
少する。加速エネルギの低下は、スループットの低下に
つながり、大量生産プロセスにおいて、実用的な方法と
はならない。

【００２３】注入される不純物原子の侵入深さを浅くす
るために、不純物種を重くする方法が考えられる。Ｂイ
オンを注入する代わりに、ＢＦ₂ イオンを注入する方法
が提案されている。不純物イオンの質量が顕著に増大す
るため、イオン注入における侵入深さが浅くなる。しか
しながら、ＢＦ₂ イオンを用いると、Ｂと共にＦが注入
されてしまう。このＦの存在は、Ｂのゲート酸化膜中の
増速拡散等の現象を引き起こす。すなわち、イオン注入
において、浅く不純物イオンを注入しても、その後の熱
処理によって不純物が容易にゲート絶縁膜を突き抜けて
しまう。

【００２４】図９（Ａ）に示すように、半導体ゲート電
極層を形成した直後にイオン注入をする代わりに、図９
（Ｂ）に示すように、上層ゲート電極層を形成した後に
イオン注入を行なう方法も考えられる。半導体ゲート電
極層に達するイオン注入を行なうと、ゲート絶縁膜への
突き抜けが生じるので、上層ゲート電極層にイオン注入
し、その後半導体ゲート電極層に拡散させる。

【００２５】ところで、上層ゲート電極層４は、シリサ
イドや金属で形成される。上層ゲート電極層４がシリサ
イドの場合、多結晶シリコンに較べ、不純物の拡散係数
が１桁ないし２桁あるいはそれ以上高く、不純物を半導
体ゲート電極層まで拡散により導くためには都合が良い
が、そのかわり偏析係数も１桁ないし２桁高いので、界
面にまで到った不純物はシリサイド中の不純物が１桁か
ら２桁高い状態でつり合うように多結晶シリコン中に拡
散する。このため、多結晶中の不純物濃度を高くするこ
とができず、この部分の抵抗が高くなってしまう。この
ため、上層ゲート電極層４にイオン注入を行い、ここか
ら半導体ゲート電極層３に拡散させようとする場合、必
要な不純物量の１桁ないし２桁多い不純物をイオン注入
しなければ十分な多結晶シリコンの低抵抗化を図れない
ことになり、量産を考えると適切ではない。

【００２６】上層ゲート電極層４が金属の場合、ここに
不純物をイオン注入し、半導体ゲート電極層に拡散させ
ようとしても、不純物が拡散しない。

【００２７】このように、半導体ゲート電極層を作製し
た後、イオン注入を行なうことが必須のプロセスとなっ
ている。

【００２８】

【発明が解決しようとする課題】以上説明したように、
微細化したＭＩＳ型トランジスタにおいて、半導体ゲー
ト電極層にイオン注入を行なうと、注入した不純物原子
がゲート絶縁膜さらにはその下の半導体基板表面に突き
抜ける問題が生じる。

【００２９】本発明の目的は、微細化したＭＩＳ型トラ
ンジスタにおいて、ゲート絶縁膜やその下の半導体表面
に不純物原子を突き抜けさせることなく、半導体ゲート
電極層に不純物を十分量導入することのできるＭＩＳ型
半導体装置の製造方法を提供することである。

【００３０】本発明の目的は、このような製造方法によ
って製造することができる新規な構成を有するＭＩＳ型
半導体装置を提供することである。

【００３１】

【課題を解決するための手段】本発明の一観点によれ
ば、半導体基板の表面上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、不純物のドーピングによ
り導電体化が可能な第１ゲート電極膜を形成する工程
と、前記第１ゲート電極膜の上に導電体で形成された第
２ゲート電極膜を形成する工程と、前記第２ゲート電極
膜を選択的にエッチングし、前記第１ゲート電極膜上に
第２ゲート電極パターンを残す第１エッチング工程と、
露出する前記第１ゲート電極膜に不純物のイオン注入を
行なうイオン注入工程と、前記第１ゲート電極膜に熱処
理を行い、第１ゲート電極膜にイオン注入した不純物を
前記第２ゲート電極パターン下の領域まで拡散させる熱
処理工程と、前記第２ゲート電極パターンをマスクとし
て前記第１ゲート電極膜をエッチングし、ゲート電極を
形成する第２エッチング工程とを含むＭＩＳ型半導体装
置の製造方法が提供される。

【００３２】本発明の他の観点によれば、フィールド絶
縁膜によって囲まれた第１導電型の活性領域を有する半
導体基板と、前記活性領域上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上から前記フィールド絶縁膜上に
延在し、フィールド絶縁膜上でゲート絶縁膜上よりも幅
の広いコンタクト部を有する半導体ゲート電極層であっ
て、前記ゲート絶縁膜上の部分はほぼ均一に不純物をド
ープされているが、前記コンタクト部では中央部が周辺
部よりも低い不純物濃度を有する半導体ゲート電極層
と、前記半導体ゲート電極層上に配置され、シリサイド
または金属によって形成されている上層ゲート電極層と
を有するＭＩＳ型半導体装置が提供される。

【００３３】第１ゲート電極膜の上に第２ゲート電極膜
を形成した後、第２ゲート電極膜のみをパターニング
し、第１ゲート電極膜の上に第２ゲート電極パターンを
形成し、この状態でイオン注入を行なう。第２ゲート電
極パターン下の第１ゲート電極膜は、第２ゲート電極パ
ターンあるいは第２ゲート電極パターン上のレジストパ
ターンによって保護されているため、その下のゲート絶
縁膜や半導体基板表面にイオン注入されることを防止で
きる。第２ゲート電極パターン両側の第１ゲート電極膜
には十分量の不純物イオンが注入される。

【００３４】その後の熱処理により、第１ゲート電極膜
内において、第２ゲート電極パターン両側の不純物をド
ープされた領域から第２ゲート電極パターン下の領域に
熱拡散が生じ、第２ゲート電極パターン下の領域も十分
ドープすることができる。

【００３５】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。

【００３６】図１は、本発明の実施例による半導体装置
の製造方法を概略的に示す。図１（Ａ）に示すように、
半導体基板１の表面にゲート絶縁膜２を形成し、さらに
その上に半導体ゲート電極層３、上層ゲート電極層４を
積層する。ゲート絶縁膜２はたとえば厚さ１０ｎｍ程度
以下である。半導体ゲート電極層３は、たとえば多結晶
やアモルファスのシリコンで形成される。上層ゲート電
極層４は、シリサイドや金属で形成される。

【００３７】上層ゲート電極層４の上にレジストパター
ンを形成し、選択的にエッチングを行なうことにより、
ゲート電極の形状に上層ゲート電極層４をパターニング
する。半導体ゲート電極層３を残した状態でエッチング
を終了する。ゲート電極の電流方向の長さ（ゲート長）
は０．３μｍ以下、典型的には０．２μｍ以下である。
なお、半導体ゲート電極層３を残して上層ゲート電極層
４のみを選択的にエッチング除去する方法として、半導
体ゲート電極層３と上層ゲート電極層の間に薄い導電体
膜からなるエッチングストッパ層を入れても良い。

【００３８】この状態で、不純物イオン５を半導体ゲー
ト電極層３にイオン注入する。上層ゲート電極層４およ
びゲート電極層４上部のレジストパターンがイオン注入
に対するマスクとして働くため、半導体ゲート電極層３
は、上層ゲート電極層４下のノンドープ領域３ｂとその
両側のドープされた領域３ａとに分かれる。レジストパ
ターンはエッチング後、この段階までの間に除去する。

【００３９】図１（Ｂ）に示すように、一例として加熱
源６からの熱７により、半導体基板を加熱し、半導体ゲ
ート電極層３中の不純物を活性化すると共に拡散させ
る。ゲート長が短く、多結晶またはアモルファスの半導
体中の不純物拡散速度が著しく速いため、ドープされた
領域３ａからノンドープ領域３ｂへの不純物拡散は速や
かに生じ、全半導体ゲート電極層３がほぼ均一に不純物
でドープされる。

【００４０】図１（Ｃ）に示すように、上層ゲート電極
層４をエッチングマスクとし、半導体ゲート電極層３を
パターニングする。このようにして、半導体ゲート電極
層３と上層ゲート電極層４の積層でゲート電極Ｇが形成
される。

【００４１】この状態で、さらに不純物イオン８をイオ
ン注入し、半導体基板１中に不純物ドープされたソース
／ドレイン領域９を形成する。

【００４２】図１（Ｄ）は、図１（Ｃ）に示すイオン注
入を行なった状態での半導体基板の平面図を概略的に示
す。フィールド絶縁膜ＯＸで画定された活性領域中央部
に、活性領域を横切ってゲート電極Ｇが配置され、その
上端はフィールド絶縁膜ＯＸ上に延在して、幅の拡がっ
たコンタクト領域を形成している。ゲート電極Ｇ両側の
活性領域には、不純物がドープされ、ソース領域Ｓ、ド
レイン領域Ｄを形成している。

【００４３】ゲート電極Ｇの半導体ゲート電極層につい
て考察する。活性領域上の部分は、図１（Ｂ）に示す熱
拡散工程により、十分量の不純物がドープされている。
しかしながら、図中上部に示したコンタクト領域におい
ては、ゲート電極層の幅が拡がっているため、その周辺
部は十分不純物がドープされているが、中央部には十分
な不純物がドープされないノンドープ領域ＮＧが残る場
合も有る。これは、コンタクト領域の広さ（幅）にも依
存するので、一概には言えないが、横方向拡散の熱処理
を必要最小限とする場合はＮＧの領域が形成される。ノ
ンドープ領域ＮＧの不純物濃度は、周辺部および活性領
域上の半導体ゲート電極層の不純物濃度の１／２以下の
濃度を有する。より典型的には、コンタクト領域中央の
不純物濃度は、周縁部の不純物濃度より１桁以上低い濃
度である。

【００４４】なお、不純物の導電型を特定せずに説明を
行なったが、ｎチャネルＭＯＳトランジスタを作製する
場合には、不純物イオン５、８はｎ型不純物であり、ｐ
チャネルＭＯＳトランジスタを作成する場合は、不純物
イオン５、８はｐ型不純物である。または、場合によっ
てはこの逆でも良い。

【００４５】図１（Ａ）の工程において、不純物イオン
５が注入される領域は、パターニングされた上層ゲート
電極層４の両側の領域である。この領域は、図１（Ｃ）
のイオン注入において、半導体基板１表面に不純物イオ
ン８がイオン注入される領域であり、たとえ若干の不純
物イオン５がゲート絶縁膜２を突き抜けても問題は生じ
ない。

【００４６】上層ゲート電極層４の下の領域は、チャネ
ル領域上の領域であり、ゲート絶縁膜２を通って不純物
イオンが侵入するとトランジスタのスレッシュホールド
電圧（Ｖ_Th）がずれるという問題を生じる。図１（Ａ）
の工程においては、この領域は上層ゲート電極層４で保
護されているため、実質的に不純物イオン５は注入され
ない。注入された不純物イオンの突き抜けも生じない。

【００４７】図１（Ａ）のままでは、チャネル領域上の
半導体ゲート電極層３ｂはノンドープであるが、図１
（Ｂ）の工程において、両側の領域から不純物が拡散す
る。

【００４８】図２、３は、熱拡散により半導体ゲート電
極層中でどの程度の不純物拡散が起きるかを説明するた
めのグラフである。横軸は、ドープ領域とノンドープ領
域の境界からノンドープ領域内への距離ｘを単位μｍで
表し、縦軸は不純物濃度を単位ｃｍ^-3で示す。図２は、
不純物イオンとしてＰイオンを用いた場合であり、図３
は不純物イオンとしてＢを用いた場合である。

【００４９】図２において、多結晶シリコン層の限られ
た領域にＰイオンを５×１０²⁰ｃｍ ^-3の濃度でドープ
し、その後熱拡散を行なう。熱拡散後の不純物分布を各
曲線で示す。熱処理の条件は、温度７５０℃〜９００
℃、時間３０分、６０分である。

【００５０】図３においては、多結晶シリコン層の限ら
れた領域にＢを１×１０²¹ｃｍ^-3の濃度でドープし、そ
の後熱処理を行い、拡散を生じさせている。熱処理条件
は、温度７５０℃〜９００℃、時間３０分、６０分であ
る。

【００５１】図１（Ｂ）に示すように、不純物の拡散
は、ゲート電極の両側から生じる。したがって、ゲート
長の半分が片側からの熱拡散によってドープされればよ
い。つまり、ゲート長が０．３μｍの場合、熱拡散によ
って０．１５μｍがほぼ均一にドープされればよい。

【００５２】図２の場合、９００℃、３０分の熱処理に
より、約０．１５μｍのほぼ均一な不純物分布が生じて
いる。ゲート長が０．２μｍの場合、拡散させる距離は
０．１μｍとなり、熱拡散を生じさせる熱処理は８５０
℃、６０分でもよくなる。さらに、ゲート長が０．１μ
ｍの場合、拡散させる距離は０．０５μｍとなり、熱拡
散を生じさせる熱処理は８５０℃の３０分でよくなる。
ゲート長がさらに短くなれば、さらに低温または短時間
の熱処理で十分な熱拡散が生じる。

【００５３】図３に示すＢドープの場合は、図２の場合
と較べ、ドープ領域の不純物濃度も低いが、拡散する長
さが幾分短くなる。ゲート長０．３μｍの場合、熱処理
は９００℃であれば４０分程度行なえばよいであろう。
ゲート長が０．２μｍの場合は、９００℃、３０分の熱
処理であれば十分であり、時間を２０分程度まで短縮し
てもよいであろう。

【００５４】ＣＭＯＳ半導体装置の場合は、図１（Ａ）
に対応するイオン注入を、ｎチャネルＭＯＳトランジス
タ用とｐチャネルＭＯＳトランジスタとに分けて行な
う。図１（Ｂ）に示す熱拡散工程は、ｎチャネルＭＯＳ
トランジスタとｐチャネルＭＯＳトランジスタとに共通
の工程とすることができる。ゲート長０．３μｍの場
合、たとえば９００℃４０分間の熱処理を行なえばよ
い。ゲート長０．２μｍの場合は、たとえば９００℃２
０分間の熱処理となる。

【００５５】図１（Ｅ）は、図１（Ａ）、（Ｃ）に示し
たイオン注入工程の変形例を示す。上層ゲート電極層４
をパターニングした後、飛程の短いイオン５により半導
体ゲート電極層３のイオン注入を行ない、飛程の長いイ
オン８により半導体基板表面の不純物ドープ領域９のイ
オン注入を行なう。これらの飛程の異なるイオンのイオ
ン注入は、同一イオン種の加速エネルギを変えて行なっ
てもよく、同一加速エネルギで質量の異なるイオンをイ
オン注入してもよい。たとえば、ＡｓとＰを同一加速エ
ネルギでイオン注入すれば、Ａｓの飛程は短く、Ｐの飛
程は長い。異なる種類のイオンをイオン注入する時は、
同一工程で同時にイオン注入することも可能である。

【００５６】図４、５、６を参照し、本発明の実施例に
よるＣＭＯＳ型半導体装置の製造方法を説明する。

【００５７】図４（Ａ）に示すように、ｐ型シリコン基
板１１の所定領域にｎ型ウェル１２を形成し、表面にフ
ィールドオキサイド層１３を形成する。ウェルとフィー
ルドオキサイド層の形成の順序は、どちらが先でもよ
い。また、ｐ型シリコン基板１１が表面に露出している
場合を示しているが、ｐ型シリコン基板中にさらにｐ型
ウェルを形成し、ｎ型ウェルとｐ型ウェルが表面に露出
するようにしてもよい。

【００５８】図４（Ｂ）に示すように、フィールドオキ
サイド層１３で囲まれた活性領域表面に、厚さ１０ｎｍ
程度以下のゲート酸化膜１４を熱酸化により成長し、ゲ
ート酸化膜、フィールドオキサイド層表面上に、多結晶
シリコン層１５、シリサイド層１６を積層する。シリサ
イド層１６の上に、さらに酸化膜１７を堆積する。

【００５９】多結晶シリコン層１５は、たとえば厚さ５
０ｎｍ程度である。シリサイド層１６は、たとえば厚さ
１５０ｎｍ程度のＷＳｉ層である。酸化膜１７は、たと
えば厚さ５０ｎｍ程度の酸化シリコン膜である。多結晶
シリコン層１５、酸化膜１７は、ＣＶＤによって形成で
きる。シリサイド層１６は、たとえばスパッタリングに
よって形成できる。

【００６０】図４（Ｃ）に示すように、酸化膜１７上に
ゲート電極の形状にあわせたレジストマスクＭ１を形成
する。レジストマスクＭ１をエッチングマスクとし、そ
の下の酸化膜１７、シリサイド層１６をエッチングす
る。エッチングは、多結晶シリコン層１５表面が露出し
た状態で終了させる。

【００６１】図４（Ｄ）に示すように、ｐチャネルトラ
ンジスタ領域を覆うレジストマスクＭ２を形成し、ｎチ
ャネルＭＯＳトランジスタ領域にＰ⁺ イオンのイオン注
入を行なう。このイオン注入は、露出している多結晶シ
リコン層１５をｎ型にドープするためのものである。ｎ
チャネルＭＯＳトランジスタ領域の多結晶シリコン層１
５は、Ｐをドープされてｎ型多結晶シリコン層１５ｎと
なる。なお、酸化膜１７、シリサイド層１６のパターン
下の領域にはイオン注入がされず、多結晶シリコン層１
５はノンドープ状態である。イオン注入後、レジストマ
スクＭ２は除去する。

【００６２】図５（Ｅ）に示すように、ｎチャネルＭＯ
Ｓトランジスタ領域をレジストマスクＭ３で覆い、ｐチ
ャネルＭＯＳトランジスタ領域にＢ⁺ イオンのイオン注
入を行なう。このイオン注入は、ｐチャネルＭＯＳトラ
ンジスタ領域の多結晶シリコン層１５にｐ型不純物をド
ープし、ｐ型多結晶シリコン層１５ｐとするものであ
る。なお、酸化膜１７、シリサイド層１６のパターン下
の領域にはイオン注入がされず、ノンドープのまま残
る。

【００６３】Ｂ⁺ イオンのイオン注入は、たとえば加速
エネルギ１０ｋｅＶ、ドーズ領域１×１０¹⁵ｃｍ^-2で行
なう。その後レジストマスクＭ３は除去する。

【００６４】図５（Ｆ）で示すように、少なくとも半導
体基板表面を熱１８によって加熱し、多結晶シリコン層
１５の熱処理を行なう。この熱処理により、シリサイド
層１６下の領域にも、その両側にドープされた不純物が
熱拡散する。この熱処理条件は、上述のようにシリサイ
ド層中央部下の領域にも十分量の不純物が拡散するよう
に選択する。たとえば、ゲート長０．１５μｍの場合、
８００〜８５０℃の温度で３０分程度の熱処理を行な
う。多結晶シリコン中の不純物の拡散速度は高く、シリ
サイド層１６中央部下の多結晶シリコン層が十分不純物
でドープされる条件で熱処理を行なっても、その下のゲ
ート酸化膜１４に不純物が拡散することを防止すること
ができる。

【００６５】なお、シリサイド層１６両側の領域におい
ては、イオン注入時に既にゲート酸化膜１４中まで不純
物がわずかにドープされるが、この領域のゲート酸化膜
は後に除去されるものであり、さらにその下の半導体基
板は不純物ドープされる領域であるため、拡散が生じて
も問題はない。

【００６６】図５（Ｇ）に示すように、酸化膜１７、シ
リサイド層１６のパターンをマスクとし、その下の多結
晶シリコン層１５のエッチングを行なう。このようにし
て、ドープした多結晶シリコン層１５とシリサイド層１
６の積層からなるゲート電極Ｇｎ、Ｇｐを形成する。

【００６７】図５（Ｇ）に示すように、ｎチャネルＭＯ
Ｓトランジスタ領域には、低濃度のｎ型不純物をイオン
注入し、ｎ型低濃度ソース／ドレイン領域１９を形成す
る。また、ｐチャネルＭＯＳトランジスタ領域にはｐ型
不純物のイオン注入を行い、ｐ型低濃度ソース／ドレイ
ン領域２０を形成する。これらのイオン注入は、それぞ
れ図４（Ｄ）、図５（Ｅ）に示したのと同様のレジスト
マスクを形成してｎ型不純物、ｐ型不純物に対して別個
に行なう。

【００６８】その後、図５（Ｈ）に示すように、基板全
面上に酸化膜２１をＣＶＤにより積層し、異方性エッチ
ングを行なうことによってゲート電極構造側壁上にのみ
サイドウォール２１を残す。

【００６９】ゲート電極構造、サイドウォール２１、フ
ィールドオキサイド層１３をマスクとし、高濃度のイオ
ン注入を行なってｎチャネルＭＯＳトランジスタの高濃
度ｎ型ソース／ドレイン領域２２およびｐチャネルＭＯ
Ｓトランジスタの高濃度ｐ型ソース／ドレイン領域２３
を形成する。これらのイオン注入も、それぞれレジスト
マスクを用い、別個のイオン注入で行なう。その後、半
導体基板を熱処理し、イオン注入した不純物の活性化と
イオン注入時に生じた結晶欠陥の回復を行なう。

【００７０】図７は、図５（Ｈ）の状態の平面図を概略
的に示す。ｎチャネルＭＯＳトランジスタの電極Ｇｎお
よびｐチャネルＭＯＳトランジスタのゲート電極Ｇｐ
は、活性領域を横切り、フィールド酸化膜上で幅広部を
作り、コンタクト領域を形成している。なお、図中コン
タクト領域を破線で示している。

【００７１】図６（Ｉ）は、さらに基板表面上に絶縁膜
２４を形成し、コンタクト孔を開口し、電極２５を形成
した状態を示す。

【００７２】以上説明した実施例においては、下層ゲー
ト電極層として多結晶シリコン層を用いたが、アモルフ
ァスシリコン層を用いてもよい。その他、下層ゲート電
極層としては、不純物拡散により導電性を与えられるも
のを用いることができる。

【００７３】上層電極層としてＷＳｉ層を用いたが、そ
の代わりにＣｏＳｉやＴｉＳｉ等の他のシリサイド材
料、またはＷ、Ｔｉ、ＴｉＮ、ＷＮ等の金属、あるいは
これらの材料の複合材料ないしは積層を用いることもで
きる。

【００７４】しかし、シリサイドを用いると、熱処理に
よってはシリサイド側に第１ゲート電極膜中の不純物が
逃げ問題になる場合もあるので、不純物拡散のバリアの
役割をする層、例えばＴｉＮ、ＷＮの薄い層があり、そ
の上にメタル層がある積層が望ましい。

【００７５】また、ゲート電極のシリサイドの上に酸化
膜を形成する場合を示したが、この酸化膜は必須のもの
ではない。

【００７６】以上説明した製造方法によれば、積層ゲー
ト電極のエッチングが分離した２つの工程に分かれてい
るが、マスク数は増加していない。純粋に増加する工程
は、半導体ゲート電極層へのイオン注入の後に行なう熱
処理のみである。この熱処理も、従来から不純物活性化
のために必要であった場合もあるので、必ずしも工程増
とはならない程である。

【００７７】図８は、イオン注入工程の他の形態を示
す。ｐ型シリコン基板１の上にゲート酸化膜２、多結晶
シリコン層３が形成され、その上にシリサイドパターン
４が配置されているとする。この状態で行なうイオン注
入を、ピーク不純物濃度がゲート酸化膜２近傍に位置す
るように行なう。図中右側にイオン注入される不純物濃
度Ｎ１の形状を概略的に示す。このようなイオン注入を
行なえば、不純物濃度の最大値がシリコン基板１表面近
傍となり、表面濃度の高い不純物ドープ領域が形成で
き、かつ多結晶シリコン層３へのイオン注入が同時に行
なえる。

【００７８】また、図中さらに右側に示すように、複数
種類のイオン注入を続けて行い、多結晶シリコン層３中
にピークを有する不純物濃度分布と、シリコン基板１表
面近傍にピークを有する不純物濃度とを加算した不純物
濃度Ｎ２を形成してもよい。

【００７９】このようなイオン注入を行なっても、シリ
サイドパターン４と多結晶シリコン層３の合わせた厚さ
が十分なものであれば、その下のゲート酸化膜２に不純
物イオンが注入されることは防止できる。多結晶シリコ
ン層３には、ある程度不純物イオンが注入されてもよ
い。ただし、たとえ多結晶シリコン層３に不純物が注入
されるとしてもその濃度は不十分であるため、その後の
不純物拡散のための熱処理は必須である。さらに、図５
（Ｇ）〜図６（Ｉ）に示すような工程を行なって、半導
体装置を完成させる。

【００８０】実施例では、Ｐｃｈ．とＮｃｈ．の２種類
のトランジスタを使うＣＭＯＳの場合について説明した
が、Ｐｃｈ．、Ｎｃｈ．各々単独でもよく、ＰＭＯＳ、
ＮＭＯＳの場合にも当然適用できる。

【００８１】実施例では、Ｐｃｈ．にＰ型ゲート、Ｎｃ
ｈ．にＮ型ゲートを用いたが、回路的要望により逆の組
み合わせの方がメリットがある場合も有り、その場合に
は逆の組み合わせでも良い。

【００８２】今回用いた横方向からの拡散で不純物をゲ
ート直下のポリシリコン領域に入れる方法は、ゲート長
が短くなる程、低温、短時間の熱処理で済むようになる
ので、実現し易くなる。ゲート長が長い時には、全体的
バランスを考えると熱処理が多過ぎて不可能だったとし
てもゲートを短くすることで可能になる場合もある。

【００８３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００８４】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極の高さを低くし、ゲート電極にイオン注入を
行なっても、ゲート絶縁膜を貫通する不純物イオンの突
き抜けを防止することができる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の製造方法を
説明するための断面図および平面図である。

【図２】多結晶シリコン中のＰの拡散を示すグラフであ
る。

【図３】多結晶シリコン中のＢの熱拡散を示すグラフで
ある。

【図４】本発明の実施例によるＣＭＯＳ型半導体装置の
製造方法を説明するための断面図である。

【図５】本発明の実施例によるＣＭＯＳ型半導体装置の
製造方法を説明するための断面図である。

【図６】本発明の実施例によるＣＭＯＳ型半導体装置の
製造方法を説明するための断面図である。

【図７】図５（Ｈ）に示す構造の平面図である。

【図８】本発明の他の実施例を説明するための概略図で
ある。

【図９】従来の技術によるＭＯＳ型半導体装置の製造方
法を説明するための断面図である。

【符号の説明】

１ 半導体基板 ２ ゲート絶縁膜 ３ 半導体ゲート電極層 ４ 上層ゲート電極層 ５、８ 不純物イオン ６ 加熱源 ７ 熱 ９ ソース／ドレイン（不純物ドープ領域） １１ ｐ型シリコン基板 １２ ｎ型ウェル １３ フィールドオキサイド層 １４ ゲート酸化膜 １５ 多結晶シリコン層 １６ シリサイド層 １７ 酸化膜 Ｍ（Ｍ１、Ｍ２、Ｍ３） レジストマスク １８ 熱 １９、２０ 低濃度不純物ドープ領域 ２２、２３ 高濃度不純物ドープ領域 ２４ 絶縁層 ２５ 電極

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面上にゲート絶縁膜を形
   成する工程と、 前記ゲート絶縁膜の上に、不純物のドーピングにより導
   電体化が可能な第１ゲート電極膜を形成する工程と、 前記第１ゲート電極膜の上に導電体で形成された第２ゲ
   ート電極膜を形成する工程と、 前記第２ゲート電極膜を選択的にエッチングし、前記第
   １ゲート電極膜上に第２ゲート電極パターンを残す第１
   エッチング工程と、 露出する前記第１ゲート電極膜に不純物のイオン注入を
   行なうイオン注入工程と、 前記第１ゲート電極膜に熱処理を行い、第１ゲート電極
   膜にイオン注入した不純物を前記第２ゲート電極パター
   ン下の領域まで拡散させる熱処理工程と、 前記第２ゲート電極パターンをマスクとして前記第１ゲ
   ート電極膜をエッチングし、ゲート電極を形成する第２
   エッチング工程とを含むＭＩＳ型半導体装置の製造方
   法。
2. 【請求項２】 前記第１ゲート電極膜が半導体膜であ
   り、前記第２ゲート電極膜がシリサイド膜または金属膜
   である請求項１記載のＭＩＳ型半導体装置の製造方法。
3. 【請求項３】 前記第１エッチング工程の前に、前記第
   ２ゲート電極膜の上にマスク層を形成する工程を含み、
   前記第１エッチング工程は該マスク層を選択的にエッチ
   ングしてマスク層パターンを形成する工程を含み、前記
   イオン注入工程はマスク層パターンと第２電極パターン
   をマスクとしてイオン注入を行い、前記第２エッチング
   工程はマスク層パターンと第２電極パターンをマスクと
   してエッチングを行なう請求項１または２記載のＭＩＳ
   型半導体装置の製造方法。
4. 【請求項４】 前記イオン注入工程は、前記第１ゲート
   電極膜とその下の前記半導体基板に不純物のイオン注入
   を行なう請求項１〜３のいずれかに記載のＭＩＳ型半導
   体装置の製造方法。
5. 【請求項５】 前記イオン注入工程は、２つ以上の加速
   エネルギで不純物をイオン注入する工程を含み、高い加
   速エネルギのイオン注入で、主に前記半導体基板へのイ
   オン注入を行い、低い加速エネルギのイオン注入で主に
   前記第１ゲート電極膜へのイオン注入を行なう請求項４
   記載のＭＩＳ型半導体装置の製造方法。
6. 【請求項６】 前記イオン注入工程は、同一加速エネル
   ギに対して平均飛程の異なる２種以上のイオン種を注入
   する工程を含み、平均飛程の長いイオン種で主に前記半
   導体基板へのイオン注入を行い、平均飛程の短いイオン
   種で主に前記第１ゲート電極膜へのイオン注入を行なう
   請求項４記載のＭＩＳ型半導体装置の製造方法。
7. 【請求項７】 フィールド絶縁膜によって囲まれた第１
   導電型の活性領域を有する半導体基板と、 前記活性領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在
   し、フィールド絶縁膜上でゲート絶縁膜上よりも幅の広
   いコンタクト部を有する半導体ゲート電極層であって、
   前記ゲート絶縁膜上の部分はほぼ均一に不純物をドープ
   されているが、前記コンタクト部では中央部が周辺部よ
   りも低い不純物濃度を有する半導体ゲート電極層と、 前記半導体ゲート電極層上に配置され、シリサイドまた
   は金属によって形成されている上層ゲート電極層とを有
   するＭＩＳ型半導体装置。
8. 【請求項８】 前記半導体ゲート電極層は、コンタクト
   部の中央においてコンタクト部周辺およびゲート絶縁膜
   上の部分に較べて１／２以下の不純物濃度を有する請求
   項７記載のＭＩＳ型半導体装置。