JPH10247730A - Mis型半導体装置の製造方法とmis型半導体装置 - Google Patents
Mis型半導体装置の製造方法とmis型半導体装置Info
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- JPH10247730A JPH10247730A JP5008097A JP5008097A JPH10247730A JP H10247730 A JPH10247730 A JP H10247730A JP 5008097 A JP5008097 A JP 5008097A JP 5008097 A JP5008097 A JP 5008097A JP H10247730 A JPH10247730 A JP H10247730A
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Abstract
ゲート絶縁膜やその下の半導体基板表面を不純物原子が
貫通することなく、ゲート電極層に十分量の不純物を導
入できるMIS型半導体装置の製造方法を提供する。 【解決手段】 半導体基板1の表面に形成したゲート絶
縁膜2上に、不純物のドープで導電体になるSiの第1
ゲート電極膜3を形成し、その上にシリサイドや金属か
らなる第2ゲート電極膜4を形成する。第2ゲート電極
膜上にレジストパターンを形成し選択エッチングして第
1ゲート電極膜上に第2ゲート電極パターンを残す。次
に露出した第1ゲート電極膜3に不純物イオン5を注入
した後熱処理し、注入した不純物を第2ゲート電極パタ
ーン下の領域まで拡散させる。第2ゲート電極パターン
をマスクとして第1ゲート電極膜3をパターニングしゲ
ート電極Gを形成する。さらに不純物イオン8を注入し
不純物ドープしたソース/ドレイン領域を形成する。
Description
置の製造方法とMIS型半導体装置に関し、特に微細化
したMISトランジスタを有する半導体装置の製造方法
とそのMIS型半導体装置に関する。
(I)−半導体(S)の略であるが、Mは金属のみでな
く絶縁ゲート電極に用いられる導電体(半導体等)を含
んで用いられる。Iは酸化物(O)が代表であるが、酸
化物に限定されない。酸化物を用いる場合はMOSとな
る。
れ、その構成部品として高集積度の半導体装置(LS
I)が多量に用いられている。LSIの集積度をさらに
向上させ、高速性能をさらに向上させ、消費電力をさら
に低減させるために、LSIの構成要素であるMOS型
トランジスタの微細化が求められている。
スタの製造方法を概略的に示す。p型シリコン基板1の
表面に、ゲート酸化膜2を熱酸化によって形成し、その
上に多結晶シリコン層3をCVDによりたとえば厚さ約
200nm成長する。なお、シリコン基板1の活性領域
周辺は、LOCOSによって形成されたフィールド酸化
膜(図示せず)に囲まれている。
め、イオン注入を行なう。たとえば、P+ イオンを加速
エネルギ20keV、ドーズ量1×1015cm-2で多結
晶シリコン層3にイオン注入する。イオン注入後、たと
えば約1000℃で10秒間の熱処理を行い、イオン注
入した不純物(P)を活性化すると共に、多結晶シリコ
ン層3中に均等に拡散させる。なお、この熱処理は、後
に行なわれる熱処理で代用することも可能である。
層3全面上に、たとえばタングステンシリサイド(WS
i)で形成された良導電率の上層ゲート電極層4を厚さ
約50〜200nmスパッタリング等により形成する。
を形成し、このレジストパターンをマスクにして上層ゲ
ート電極層4およびその下に配置された多結晶シリコン
層3をエッチングし、ゲート電極を形成する。その後レ
ジストパターンは除去する。
スクにしてP+ イオンを加速エネルギ20keV、ドー
ズ量1×1013cm-2イオン注入し、低濃度ソース/ド
レイン(LDD)領域9を形成する。
化シリコン等の絶縁膜を形成し、反応性イオンエッチン
グ等の異方性エッチングを行なってゲート電極側壁上に
のみサイドウォール10を残す。
ールをマスクにし、P+ イオンを加速エネルギ20ke
V、ドーズ量1×1015cm-2でイオン注入し、高濃度
のソース/ドレイン領域9aを形成する。
熱処理を行い、イオン注入した不純物の活性化を行なう
と共に、イオン注入により生じた半導体基板中の結晶欠
陥の回復を行なう。
ース/ドレイン領域およびゲート電極に対するコンタク
トを形成するための開口部を形成し、開口部を介してこ
れらの領域に電気的接触を行なう電極を形成する。
にとって説明したが、pチャネルMOSトランジスタの
場合は全ての導電型が逆になる。p型不純物としてはボ
ロン(B)等が用いられる。CMOS型装置の場合は、
p型領域(ウェル)とn型領域(ウェル)を有するシリ
コン基板を用い、nチャネルMOSトランジスタとpチ
ャネルMOSトランジスタとを作り分ける。
領域の電位を制御するためのものである。ゲート電極を
金属で作製すると、金属がゲート絶縁膜中を拡散し、さ
らにはその下のチャネル領域に侵入する。したがって、
ゲート絶縁膜上に直接金属のゲート電極を作製すること
はせず、シリコン等の半導体層を介在させる。半導体層
としては、通常不純物をドープしたシリコン層が用いら
れる。
回路が用いられる。CMOS型LSIにおいて、pチャ
ネルMOSトランジスタとnチャネルMOSトランジス
タの特性を揃えるため、nチャネルMOSトランジスタ
のゲート電極としては、n型不純物をドープした多結晶
シリコンを用い、pチャネルMOSトランジスタのゲー
ト電極にはp型不純物をドープした多結晶シリコンを用
いる。このような構成とすることにより、表面チャネル
型と呼ばれるトランジスタが形成され、ショートチャネ
ル効果に強い集積回路を形成することができる。
ート電極にp型不純物をドープした多結晶シリコンを用
い、pチャネルMOSトランジスタのゲート電極にn型
不純物をドープした多結晶シリコンを用いることもでき
る。この場合は、埋込チャネル型トランジスタが形成さ
れ、高速化および電流駆動能力の向上が図れると共に、
ホットキャリア注入による特性変動も少なくできるトラ
ンジスタ構造が提供される。
タとnチャネルMOSトランジスタのゲート電極を異な
る導電型の不純物でドープする場合、ゲート電極となる
多結晶シリコン層への不純物導入は異なる工程で行なわ
れなければならない。
ン注入を、pチャネルMOSトランジスタ領域をレジス
トマスクで覆い、n型不純物をイオン注入する工程と、
nチャネルMOSトランジスタ領域をレジストマスクで
覆い、p型不純物をイオン注入する工程とに分けて行な
う。
膜およびゲート半導体層の厚さも薄くなる。ゲート半導
体層のイオン注入において、注入されたイオンが半導体
層3で留まらず、その下のゲート絶縁膜2やさらにはそ
の下の半導体基板中にまで達してしまう問題が生じてき
た。
ート絶縁膜の耐圧が劣化する。半導体基板表面に不純物
が導入されると、形成されるMOSトランジスタの閾値
を変動させてしまう。したがって、ゲート絶縁膜および
その下の半導体基板にはなるべく不純物が侵入しないよ
うにすることが望まれる。
の大きさによって侵入深さが制限される。原子半径が小
さく、軽い原子ほどイオン注入において深く注入され
る。特に、p型不純物のBは、飛程距離が長く、多結晶
シリコンゲート電極層を簡単に突き抜けてしまう。
に、イオン注入の加速エネルギを下げることが考えられ
る。しかしながら、イオン注入装置は加速エネルギを低
下させると、それに伴ってイオン電流が指数関数的に減
少する。加速エネルギの低下は、スループットの低下に
つながり、大量生産プロセスにおいて、実用的な方法と
はならない。
るために、不純物種を重くする方法が考えられる。Bイ
オンを注入する代わりに、BF2 イオンを注入する方法
が提案されている。不純物イオンの質量が顕著に増大す
るため、イオン注入における侵入深さが浅くなる。しか
しながら、BF2 イオンを用いると、Bと共にFが注入
されてしまう。このFの存在は、Bのゲート酸化膜中の
増速拡散等の現象を引き起こす。すなわち、イオン注入
において、浅く不純物イオンを注入しても、その後の熱
処理によって不純物が容易にゲート絶縁膜を突き抜けて
しまう。
極層を形成した直後にイオン注入をする代わりに、図9
(B)に示すように、上層ゲート電極層を形成した後に
イオン注入を行なう方法も考えられる。半導体ゲート電
極層に達するイオン注入を行なうと、ゲート絶縁膜への
突き抜けが生じるので、上層ゲート電極層にイオン注入
し、その後半導体ゲート電極層に拡散させる。
イドや金属で形成される。上層ゲート電極層4がシリサ
イドの場合、多結晶シリコンに較べ、不純物の拡散係数
が1桁ないし2桁あるいはそれ以上高く、不純物を半導
体ゲート電極層まで拡散により導くためには都合が良い
が、そのかわり偏析係数も1桁ないし2桁高いので、界
面にまで到った不純物はシリサイド中の不純物が1桁か
ら2桁高い状態でつり合うように多結晶シリコン中に拡
散する。このため、多結晶中の不純物濃度を高くするこ
とができず、この部分の抵抗が高くなってしまう。この
ため、上層ゲート電極層4にイオン注入を行い、ここか
ら半導体ゲート電極層3に拡散させようとする場合、必
要な不純物量の1桁ないし2桁多い不純物をイオン注入
しなければ十分な多結晶シリコンの低抵抗化を図れない
ことになり、量産を考えると適切ではない。
不純物をイオン注入し、半導体ゲート電極層に拡散させ
ようとしても、不純物が拡散しない。
た後、イオン注入を行なうことが必須のプロセスとなっ
ている。
微細化したMIS型トランジスタにおいて、半導体ゲー
ト電極層にイオン注入を行なうと、注入した不純物原子
がゲート絶縁膜さらにはその下の半導体基板表面に突き
抜ける問題が生じる。
ンジスタにおいて、ゲート絶縁膜やその下の半導体表面
に不純物原子を突き抜けさせることなく、半導体ゲート
電極層に不純物を十分量導入することのできるMIS型
半導体装置の製造方法を提供することである。
って製造することができる新規な構成を有するMIS型
半導体装置を提供することである。
ば、半導体基板の表面上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、不純物のドーピングによ
り導電体化が可能な第1ゲート電極膜を形成する工程
と、前記第1ゲート電極膜の上に導電体で形成された第
2ゲート電極膜を形成する工程と、前記第2ゲート電極
膜を選択的にエッチングし、前記第1ゲート電極膜上に
第2ゲート電極パターンを残す第1エッチング工程と、
露出する前記第1ゲート電極膜に不純物のイオン注入を
行なうイオン注入工程と、前記第1ゲート電極膜に熱処
理を行い、第1ゲート電極膜にイオン注入した不純物を
前記第2ゲート電極パターン下の領域まで拡散させる熱
処理工程と、前記第2ゲート電極パターンをマスクとし
て前記第1ゲート電極膜をエッチングし、ゲート電極を
形成する第2エッチング工程とを含むMIS型半導体装
置の製造方法が提供される。
縁膜によって囲まれた第1導電型の活性領域を有する半
導体基板と、前記活性領域上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上から前記フィールド絶縁膜上に
延在し、フィールド絶縁膜上でゲート絶縁膜上よりも幅
の広いコンタクト部を有する半導体ゲート電極層であっ
て、前記ゲート絶縁膜上の部分はほぼ均一に不純物をド
ープされているが、前記コンタクト部では中央部が周辺
部よりも低い不純物濃度を有する半導体ゲート電極層
と、前記半導体ゲート電極層上に配置され、シリサイド
または金属によって形成されている上層ゲート電極層と
を有するMIS型半導体装置が提供される。
を形成した後、第2ゲート電極膜のみをパターニング
し、第1ゲート電極膜の上に第2ゲート電極パターンを
形成し、この状態でイオン注入を行なう。第2ゲート電
極パターン下の第1ゲート電極膜は、第2ゲート電極パ
ターンあるいは第2ゲート電極パターン上のレジストパ
ターンによって保護されているため、その下のゲート絶
縁膜や半導体基板表面にイオン注入されることを防止で
きる。第2ゲート電極パターン両側の第1ゲート電極膜
には十分量の不純物イオンが注入される。
内において、第2ゲート電極パターン両側の不純物をド
ープされた領域から第2ゲート電極パターン下の領域に
熱拡散が生じ、第2ゲート電極パターン下の領域も十分
ドープすることができる。
施例を説明する。
の製造方法を概略的に示す。図1(A)に示すように、
半導体基板1の表面にゲート絶縁膜2を形成し、さらに
その上に半導体ゲート電極層3、上層ゲート電極層4を
積層する。ゲート絶縁膜2はたとえば厚さ10nm程度
以下である。半導体ゲート電極層3は、たとえば多結晶
やアモルファスのシリコンで形成される。上層ゲート電
極層4は、シリサイドや金属で形成される。
ンを形成し、選択的にエッチングを行なうことにより、
ゲート電極の形状に上層ゲート電極層4をパターニング
する。半導体ゲート電極層3を残した状態でエッチング
を終了する。ゲート電極の電流方向の長さ(ゲート長)
は0.3μm以下、典型的には0.2μm以下である。
なお、半導体ゲート電極層3を残して上層ゲート電極層
4のみを選択的にエッチング除去する方法として、半導
体ゲート電極層3と上層ゲート電極層の間に薄い導電体
膜からなるエッチングストッパ層を入れても良い。
ト電極層3にイオン注入する。上層ゲート電極層4およ
びゲート電極層4上部のレジストパターンがイオン注入
に対するマスクとして働くため、半導体ゲート電極層3
は、上層ゲート電極層4下のノンドープ領域3bとその
両側のドープされた領域3aとに分かれる。レジストパ
ターンはエッチング後、この段階までの間に除去する。
源6からの熱7により、半導体基板を加熱し、半導体ゲ
ート電極層3中の不純物を活性化すると共に拡散させ
る。ゲート長が短く、多結晶またはアモルファスの半導
体中の不純物拡散速度が著しく速いため、ドープされた
領域3aからノンドープ領域3bへの不純物拡散は速や
かに生じ、全半導体ゲート電極層3がほぼ均一に不純物
でドープされる。
層4をエッチングマスクとし、半導体ゲート電極層3を
パターニングする。このようにして、半導体ゲート電極
層3と上層ゲート電極層4の積層でゲート電極Gが形成
される。
ン注入し、半導体基板1中に不純物ドープされたソース
/ドレイン領域9を形成する。
入を行なった状態での半導体基板の平面図を概略的に示
す。フィールド絶縁膜OXで画定された活性領域中央部
に、活性領域を横切ってゲート電極Gが配置され、その
上端はフィールド絶縁膜OX上に延在して、幅の拡がっ
たコンタクト領域を形成している。ゲート電極G両側の
活性領域には、不純物がドープされ、ソース領域S、ド
レイン領域Dを形成している。
て考察する。活性領域上の部分は、図1(B)に示す熱
拡散工程により、十分量の不純物がドープされている。
しかしながら、図中上部に示したコンタクト領域におい
ては、ゲート電極層の幅が拡がっているため、その周辺
部は十分不純物がドープされているが、中央部には十分
な不純物がドープされないノンドープ領域NGが残る場
合も有る。これは、コンタクト領域の広さ(幅)にも依
存するので、一概には言えないが、横方向拡散の熱処理
を必要最小限とする場合はNGの領域が形成される。ノ
ンドープ領域NGの不純物濃度は、周辺部および活性領
域上の半導体ゲート電極層の不純物濃度の1/2以下の
濃度を有する。より典型的には、コンタクト領域中央の
不純物濃度は、周縁部の不純物濃度より1桁以上低い濃
度である。
行なったが、nチャネルMOSトランジスタを作製する
場合には、不純物イオン5、8はn型不純物であり、p
チャネルMOSトランジスタを作成する場合は、不純物
イオン5、8はp型不純物である。または、場合によっ
てはこの逆でも良い。
5が注入される領域は、パターニングされた上層ゲート
電極層4の両側の領域である。この領域は、図1(C)
のイオン注入において、半導体基板1表面に不純物イオ
ン8がイオン注入される領域であり、たとえ若干の不純
物イオン5がゲート絶縁膜2を突き抜けても問題は生じ
ない。
ル領域上の領域であり、ゲート絶縁膜2を通って不純物
イオンが侵入するとトランジスタのスレッシュホールド
電圧(VTh)がずれるという問題を生じる。図1(A)
の工程においては、この領域は上層ゲート電極層4で保
護されているため、実質的に不純物イオン5は注入され
ない。注入された不純物イオンの突き抜けも生じない。
半導体ゲート電極層3bはノンドープであるが、図1
(B)の工程において、両側の領域から不純物が拡散す
る。
極層中でどの程度の不純物拡散が起きるかを説明するた
めのグラフである。横軸は、ドープ領域とノンドープ領
域の境界からノンドープ領域内への距離xを単位μmで
表し、縦軸は不純物濃度を単位cm-3で示す。図2は、
不純物イオンとしてPイオンを用いた場合であり、図3
は不純物イオンとしてBを用いた場合である。
た領域にPイオンを5×1020cm -3の濃度でドープ
し、その後熱拡散を行なう。熱拡散後の不純物分布を各
曲線で示す。熱処理の条件は、温度750℃〜900
℃、時間30分、60分である。
れた領域にBを1×1021cm-3の濃度でドープし、そ
の後熱処理を行い、拡散を生じさせている。熱処理条件
は、温度750℃〜900℃、時間30分、60分であ
る。
は、ゲート電極の両側から生じる。したがって、ゲート
長の半分が片側からの熱拡散によってドープされればよ
い。つまり、ゲート長が0.3μmの場合、熱拡散によ
って0.15μmがほぼ均一にドープされればよい。
より、約0.15μmのほぼ均一な不純物分布が生じて
いる。ゲート長が0.2μmの場合、拡散させる距離は
0.1μmとなり、熱拡散を生じさせる熱処理は850
℃、60分でもよくなる。さらに、ゲート長が0.1μ
mの場合、拡散させる距離は0.05μmとなり、熱拡
散を生じさせる熱処理は850℃の30分でよくなる。
ゲート長がさらに短くなれば、さらに低温または短時間
の熱処理で十分な熱拡散が生じる。
と較べ、ドープ領域の不純物濃度も低いが、拡散する長
さが幾分短くなる。ゲート長0.3μmの場合、熱処理
は900℃であれば40分程度行なえばよいであろう。
ゲート長が0.2μmの場合は、900℃、30分の熱
処理であれば十分であり、時間を20分程度まで短縮し
てもよいであろう。
に対応するイオン注入を、nチャネルMOSトランジス
タ用とpチャネルMOSトランジスタとに分けて行な
う。図1(B)に示す熱拡散工程は、nチャネルMOS
トランジスタとpチャネルMOSトランジスタとに共通
の工程とすることができる。ゲート長0.3μmの場
合、たとえば900℃40分間の熱処理を行なえばよ
い。ゲート長0.2μmの場合は、たとえば900℃2
0分間の熱処理となる。
たイオン注入工程の変形例を示す。上層ゲート電極層4
をパターニングした後、飛程の短いイオン5により半導
体ゲート電極層3のイオン注入を行ない、飛程の長いイ
オン8により半導体基板表面の不純物ドープ領域9のイ
オン注入を行なう。これらの飛程の異なるイオンのイオ
ン注入は、同一イオン種の加速エネルギを変えて行なっ
てもよく、同一加速エネルギで質量の異なるイオンをイ
オン注入してもよい。たとえば、AsとPを同一加速エ
ネルギでイオン注入すれば、Asの飛程は短く、Pの飛
程は長い。異なる種類のイオンをイオン注入する時は、
同一工程で同時にイオン注入することも可能である。
よるCMOS型半導体装置の製造方法を説明する。
板11の所定領域にn型ウェル12を形成し、表面にフ
ィールドオキサイド層13を形成する。ウェルとフィー
ルドオキサイド層の形成の順序は、どちらが先でもよ
い。また、p型シリコン基板11が表面に露出している
場合を示しているが、p型シリコン基板中にさらにp型
ウェルを形成し、n型ウェルとp型ウェルが表面に露出
するようにしてもよい。
サイド層13で囲まれた活性領域表面に、厚さ10nm
程度以下のゲート酸化膜14を熱酸化により成長し、ゲ
ート酸化膜、フィールドオキサイド層表面上に、多結晶
シリコン層15、シリサイド層16を積層する。シリサ
イド層16の上に、さらに酸化膜17を堆積する。
0nm程度である。シリサイド層16は、たとえば厚さ
150nm程度のWSi層である。酸化膜17は、たと
えば厚さ50nm程度の酸化シリコン膜である。多結晶
シリコン層15、酸化膜17は、CVDによって形成で
きる。シリサイド層16は、たとえばスパッタリングに
よって形成できる。
ゲート電極の形状にあわせたレジストマスクM1を形成
する。レジストマスクM1をエッチングマスクとし、そ
の下の酸化膜17、シリサイド層16をエッチングす
る。エッチングは、多結晶シリコン層15表面が露出し
た状態で終了させる。
ンジスタ領域を覆うレジストマスクM2を形成し、nチ
ャネルMOSトランジスタ領域にP+ イオンのイオン注
入を行なう。このイオン注入は、露出している多結晶シ
リコン層15をn型にドープするためのものである。n
チャネルMOSトランジスタ領域の多結晶シリコン層1
5は、Pをドープされてn型多結晶シリコン層15nと
なる。なお、酸化膜17、シリサイド層16のパターン
下の領域にはイオン注入がされず、多結晶シリコン層1
5はノンドープ状態である。イオン注入後、レジストマ
スクM2は除去する。
Sトランジスタ領域をレジストマスクM3で覆い、pチ
ャネルMOSトランジスタ領域にB+ イオンのイオン注
入を行なう。このイオン注入は、pチャネルMOSトラ
ンジスタ領域の多結晶シリコン層15にp型不純物をド
ープし、p型多結晶シリコン層15pとするものであ
る。なお、酸化膜17、シリサイド層16のパターン下
の領域にはイオン注入がされず、ノンドープのまま残
る。
エネルギ10keV、ドーズ領域1×1015cm-2で行
なう。その後レジストマスクM3は除去する。
体基板表面を熱18によって加熱し、多結晶シリコン層
15の熱処理を行なう。この熱処理により、シリサイド
層16下の領域にも、その両側にドープされた不純物が
熱拡散する。この熱処理条件は、上述のようにシリサイ
ド層中央部下の領域にも十分量の不純物が拡散するよう
に選択する。たとえば、ゲート長0.15μmの場合、
800〜850℃の温度で30分程度の熱処理を行な
う。多結晶シリコン中の不純物の拡散速度は高く、シリ
サイド層16中央部下の多結晶シリコン層が十分不純物
でドープされる条件で熱処理を行なっても、その下のゲ
ート酸化膜14に不純物が拡散することを防止すること
ができる。
ては、イオン注入時に既にゲート酸化膜14中まで不純
物がわずかにドープされるが、この領域のゲート酸化膜
は後に除去されるものであり、さらにその下の半導体基
板は不純物ドープされる領域であるため、拡散が生じて
も問題はない。
リサイド層16のパターンをマスクとし、その下の多結
晶シリコン層15のエッチングを行なう。このようにし
て、ドープした多結晶シリコン層15とシリサイド層1
6の積層からなるゲート電極Gn、Gpを形成する。
Sトランジスタ領域には、低濃度のn型不純物をイオン
注入し、n型低濃度ソース/ドレイン領域19を形成す
る。また、pチャネルMOSトランジスタ領域にはp型
不純物のイオン注入を行い、p型低濃度ソース/ドレイ
ン領域20を形成する。これらのイオン注入は、それぞ
れ図4(D)、図5(E)に示したのと同様のレジスト
マスクを形成してn型不純物、p型不純物に対して別個
に行なう。
面上に酸化膜21をCVDにより積層し、異方性エッチ
ングを行なうことによってゲート電極構造側壁上にのみ
サイドウォール21を残す。
ィールドオキサイド層13をマスクとし、高濃度のイオ
ン注入を行なってnチャネルMOSトランジスタの高濃
度n型ソース/ドレイン領域22およびpチャネルMO
Sトランジスタの高濃度p型ソース/ドレイン領域23
を形成する。これらのイオン注入も、それぞれレジスト
マスクを用い、別個のイオン注入で行なう。その後、半
導体基板を熱処理し、イオン注入した不純物の活性化と
イオン注入時に生じた結晶欠陥の回復を行なう。
的に示す。nチャネルMOSトランジスタの電極Gnお
よびpチャネルMOSトランジスタのゲート電極Gp
は、活性領域を横切り、フィールド酸化膜上で幅広部を
作り、コンタクト領域を形成している。なお、図中コン
タクト領域を破線で示している。
24を形成し、コンタクト孔を開口し、電極25を形成
した状態を示す。
ト電極層として多結晶シリコン層を用いたが、アモルフ
ァスシリコン層を用いてもよい。その他、下層ゲート電
極層としては、不純物拡散により導電性を与えられるも
のを用いることができる。
の代わりにCoSiやTiSi等の他のシリサイド材
料、またはW、Ti、TiN、WN等の金属、あるいは
これらの材料の複合材料ないしは積層を用いることもで
きる。
よってはシリサイド側に第1ゲート電極膜中の不純物が
逃げ問題になる場合もあるので、不純物拡散のバリアの
役割をする層、例えばTiN、WNの薄い層があり、そ
の上にメタル層がある積層が望ましい。
膜を形成する場合を示したが、この酸化膜は必須のもの
ではない。
ト電極のエッチングが分離した2つの工程に分かれてい
るが、マスク数は増加していない。純粋に増加する工程
は、半導体ゲート電極層へのイオン注入の後に行なう熱
処理のみである。この熱処理も、従来から不純物活性化
のために必要であった場合もあるので、必ずしも工程増
とはならない程である。
す。p型シリコン基板1の上にゲート酸化膜2、多結晶
シリコン層3が形成され、その上にシリサイドパターン
4が配置されているとする。この状態で行なうイオン注
入を、ピーク不純物濃度がゲート酸化膜2近傍に位置す
るように行なう。図中右側にイオン注入される不純物濃
度N1の形状を概略的に示す。このようなイオン注入を
行なえば、不純物濃度の最大値がシリコン基板1表面近
傍となり、表面濃度の高い不純物ドープ領域が形成で
き、かつ多結晶シリコン層3へのイオン注入が同時に行
なえる。
種類のイオン注入を続けて行い、多結晶シリコン層3中
にピークを有する不純物濃度分布と、シリコン基板1表
面近傍にピークを有する不純物濃度とを加算した不純物
濃度N2を形成してもよい。
サイドパターン4と多結晶シリコン層3の合わせた厚さ
が十分なものであれば、その下のゲート酸化膜2に不純
物イオンが注入されることは防止できる。多結晶シリコ
ン層3には、ある程度不純物イオンが注入されてもよ
い。ただし、たとえ多結晶シリコン層3に不純物が注入
されるとしてもその濃度は不十分であるため、その後の
不純物拡散のための熱処理は必須である。さらに、図5
(G)〜図6(I)に示すような工程を行なって、半導
体装置を完成させる。
のトランジスタを使うCMOSの場合について説明した
が、Pch.、Nch.各々単独でもよく、PMOS、
NMOSの場合にも当然適用できる。
h.にN型ゲートを用いたが、回路的要望により逆の組
み合わせの方がメリットがある場合も有り、その場合に
は逆の組み合わせでも良い。
ート直下のポリシリコン領域に入れる方法は、ゲート長
が短くなる程、低温、短時間の熱処理で済むようになる
ので、実現し易くなる。ゲート長が長い時には、全体的
バランスを考えると熱処理が多過ぎて不可能だったとし
てもゲートを短くすることで可能になる場合もある。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
ゲート電極の高さを低くし、ゲート電極にイオン注入を
行なっても、ゲート絶縁膜を貫通する不純物イオンの突
き抜けを防止することができる。
説明するための断面図および平面図である。
る。
ある。
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
製造方法を説明するための断面図である。
ある。
法を説明するための断面図である。
Claims (8)
- 【請求項1】 半導体基板の表面上にゲート絶縁膜を形
成する工程と、 前記ゲート絶縁膜の上に、不純物のドーピングにより導
電体化が可能な第1ゲート電極膜を形成する工程と、 前記第1ゲート電極膜の上に導電体で形成された第2ゲ
ート電極膜を形成する工程と、 前記第2ゲート電極膜を選択的にエッチングし、前記第
1ゲート電極膜上に第2ゲート電極パターンを残す第1
エッチング工程と、 露出する前記第1ゲート電極膜に不純物のイオン注入を
行なうイオン注入工程と、 前記第1ゲート電極膜に熱処理を行い、第1ゲート電極
膜にイオン注入した不純物を前記第2ゲート電極パター
ン下の領域まで拡散させる熱処理工程と、 前記第2ゲート電極パターンをマスクとして前記第1ゲ
ート電極膜をエッチングし、ゲート電極を形成する第2
エッチング工程とを含むMIS型半導体装置の製造方
法。 - 【請求項2】 前記第1ゲート電極膜が半導体膜であ
り、前記第2ゲート電極膜がシリサイド膜または金属膜
である請求項1記載のMIS型半導体装置の製造方法。 - 【請求項3】 前記第1エッチング工程の前に、前記第
2ゲート電極膜の上にマスク層を形成する工程を含み、
前記第1エッチング工程は該マスク層を選択的にエッチ
ングしてマスク層パターンを形成する工程を含み、前記
イオン注入工程はマスク層パターンと第2電極パターン
をマスクとしてイオン注入を行い、前記第2エッチング
工程はマスク層パターンと第2電極パターンをマスクと
してエッチングを行なう請求項1または2記載のMIS
型半導体装置の製造方法。 - 【請求項4】 前記イオン注入工程は、前記第1ゲート
電極膜とその下の前記半導体基板に不純物のイオン注入
を行なう請求項1〜3のいずれかに記載のMIS型半導
体装置の製造方法。 - 【請求項5】 前記イオン注入工程は、2つ以上の加速
エネルギで不純物をイオン注入する工程を含み、高い加
速エネルギのイオン注入で、主に前記半導体基板へのイ
オン注入を行い、低い加速エネルギのイオン注入で主に
前記第1ゲート電極膜へのイオン注入を行なう請求項4
記載のMIS型半導体装置の製造方法。 - 【請求項6】 前記イオン注入工程は、同一加速エネル
ギに対して平均飛程の異なる2種以上のイオン種を注入
する工程を含み、平均飛程の長いイオン種で主に前記半
導体基板へのイオン注入を行い、平均飛程の短いイオン
種で主に前記第1ゲート電極膜へのイオン注入を行なう
請求項4記載のMIS型半導体装置の製造方法。 - 【請求項7】 フィールド絶縁膜によって囲まれた第1
導電型の活性領域を有する半導体基板と、 前記活性領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上から前記フィールド絶縁膜上に延在
し、フィールド絶縁膜上でゲート絶縁膜上よりも幅の広
いコンタクト部を有する半導体ゲート電極層であって、
前記ゲート絶縁膜上の部分はほぼ均一に不純物をドープ
されているが、前記コンタクト部では中央部が周辺部よ
りも低い不純物濃度を有する半導体ゲート電極層と、 前記半導体ゲート電極層上に配置され、シリサイドまた
は金属によって形成されている上層ゲート電極層とを有
するMIS型半導体装置。 - 【請求項8】 前記半導体ゲート電極層は、コンタクト
部の中央においてコンタクト部周辺およびゲート絶縁膜
上の部分に較べて1/2以下の不純物濃度を有する請求
項7記載のMIS型半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05008097A JP3714757B2 (ja) | 1997-03-05 | 1997-03-05 | Mis型半導体装置の製造方法 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JPH10247730A true JPH10247730A (ja) | 1998-09-14 |
JP3714757B2 JP3714757B2 (ja) | 2005-11-09 |
Family
ID=12849045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP05008097A Expired - Fee Related JP3714757B2 (ja) | 1997-03-05 | 1997-03-05 | Mis型半導体装置の製造方法 |
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JP (1) | JP3714757B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2016004952A (ja) * | 2014-06-18 | 2016-01-12 | 旭化成エレクトロニクス株式会社 | 半導体装置の製造方法 |
CN113611609A (zh) * | 2021-07-29 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | Mos器件的制作方法 |
-
1997
- 1997-03-05 JP JP05008097A patent/JP3714757B2/ja not_active Expired - Fee Related
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