KR19980047199A - 씨모스펫(cmosfet) 제조방법 - Google Patents
씨모스펫(cmosfet) 제조방법 Download PDFInfo
- Publication number
- KR19980047199A KR19980047199A KR1019960065658A KR19960065658A KR19980047199A KR 19980047199 A KR19980047199 A KR 19980047199A KR 1019960065658 A KR1019960065658 A KR 1019960065658A KR 19960065658 A KR19960065658 A KR 19960065658A KR 19980047199 A KR19980047199 A KR 19980047199A
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- semiconductor layer
- conductivity type
- insulating film
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 150000002500 ions Chemical class 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 6
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 239000005368 silicate glass Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- AYHOQSGNVUZKJA-UHFFFAOYSA-N [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] Chemical compound [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] AYHOQSGNVUZKJA-UHFFFAOYSA-N 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 씨모스펫(CMOSFT)에 관한 것으로 특히 공정단순화 및 숏채널효과 개선에 적당한 씨모스펫 제조방법에 관한 것이다.
본 발명의 씨모스펫 제조방법은 제1도전형의 반도체 기판에 선택적으로 제1도전형 웰 및 제2도전형 웰을 형성하는 단계; 상기 제1, 제2도전형 웰의 소정영역에 게이트 절연막, 캡절연막을 구비한 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면을 포함한 상기 반도체 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 포함한 기판 전면에 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 및 절연막을 선택적으로 식각하여 상기 게이트 전극의 측면에 측벽 스페이서로 형성하는 단계; 상기 제1도전형 웰상에 선택적으로 제2도전형 반도체층을 형성하는 단계; 상기 제2도전형 웰에 선택적으로 제1도전형 불순물 이온을 주입하는 단계; 그리고 상기 반도체 기판 전면을 열처리하여 상기 측벽 스페이서 아래의 상기 제1, 제2도전형 웰에 얕은 제1도전형 저농도 불순물 영역을 형성하고, 상기 제2도전형 반도체층 아래의 상기 제1도전형 웰에 깊은 제2도전형 고농도 불순물 영역을 형성하며, 동시에 상기 제2도전형 웰의 상기 제1도전형 불순물 이온을 활성화시켜 깊은 제1도전형 고농도 불순물 영역을 형성하는 단계를 포함한다.
Description
본 발명은 씨모스펫에 관한 것으로 특히 공전단순화 및 숏채널효과 개선에 적당한 씨모스펫 제조방법에 관한 것이다.
모스(MOS:Metal Oxide Semiconductor) 기술은 1958년 페어차일드(fairchild)사에 의해 발명되었다. 이 기술은 실리콘 반도체 표면을 양질의 절연 특성을 가진 실리콘 산화막으로 처리하는 것으로서 트랜지스터의 특성 및 제조방법에 혁신적인 개량을 가져온 기술이다. 이 모스(MOS) 기술의 발명으로 반도체 표면 디바이스의 실용화에 박차가 가해져서 1962년 텍사스 인스트루먼트(texas instruments)사에서 최초의 전계효과 트랜지스터(FET:Field Effect Transistor)가 발표되었다.
이러한 모스펫(MOSFET) 소자로는 피모스(pMOS), 엔모스(nMOS) 그리고 씨모스(CMOS)가 있다. 모스소자는 초기에는 소비전력 및 집적회로 제조시 프로세스 콘트롤이 비교적 용이한 피모스(pMOS) 소자를 주로 사용하였으나 소자의 스피드를 중요시하게 됨에 따라 캐리어의 이동도(mobility)가 정공의 이동도(mobility) 보다 약 2.5배 정도 빠른 이동도(mobiliy)를 갖고 있는 전자를 이용하는 엔모스(nMOS) 소자를 이용하게 되었다. 그리고 씨모스(CMOS) 소자는 집적밀도와 제조 프로세스가 복잡하다는 점에서는 피모스(pMOS)나 엔모스(nMOS) 소자 보다는 떨어지지만 소비전력이 아주 적다는 특징이 있다. 현재는 소자의 메모리부는 엔모스를 사용하고 주변회로부에서는 씨모스를 사용하는 방식으로 바뀌고 있다.
이러한 모스소자는 고집적화 및 고속화를 위해 점차로 소자의 크기 그 중에서, 채널(channel)의 길이를 줄여 제조하였다. 그결과 채널길이의 축소(short channel)에 따른 드레인 공핍영역의 증가에 따라 채널접합과 상호 작용하여 전위 장벽을 낮추는 드레인 유기 장벽 감소(DIBL:Drain Induced Barrier Lowering)의 문제가 발생하였다. 또한 소오스와 드레인 공핍영역의 침투가 심해져서 두 공핍 영역이 만나는 펀치스루(punch through) 효과가 발생하여 누설전류가 증가하는 등의 문제도 발생하였다. 이러한 드레인 유기장벽 감소(DIBL)나 펀치스루 효과에 대한 방지책으로 채널영역 아래에 이온주입을 하는 것이 효과가 있는 것으로 나타나고 있다. 또한 소오스와 드레인 영역의 간격이 줄어들게 됨에 따라 소오스에서 인가된 전자가 드레인 접합의 가장자리(pinch off) 근처의 높은 전기장(hot electron field)에 의해 급격하게 가속되어 발생하는 핫 캐리어(hot carrier)에 취약한 구조를 갖게 되었다.
이렇게 발생한 핫 캐리어는 게이트 절연막으로 주입되어 다시 기판쪽으로 흘러 큰 기판 전류를 발생하게 되었다. 따라서 줄어든 채널길이를 유지하여 핫 캐리어에 취약한 모스 트랜지스터를 개선한 LDD(Lightly Doped Drain) 구조의 모스 트랜지스터가 제안되었다.
LDD 구조의 특징은 자기정렬(self align)된 저농도 불순물 영역(LDD 영역) 이 채널영역과 고농도 불순물 영역(소오스/드레인 영역) 사이에 위치한 구조이다. 이러한 저농도 불순물 영역이 드레인 접합 근처에서 높은 전기장을 퍼지게(spreadout)하여 높은 인가전압에서도 소오스로 부터 인가된 캐리어가 급격히 가속되지 않게 하여 핫 캐리어에 의한 전류의 불안정성을 해결한 것이다.
참고적으로 핫 캐리어에 의한 소자 특성저하의 문제는 피모스 소자 보다는 엔모스 소자에서 더 큰 문제를 일으키는데 이것은 전자(electron)가 정공(hole) 보다 충돌 이온화(impact ionization)를 일으키기가 쉽다는 것 때문이다. 즉, 핫 캐리어를 일으키기 쉽기 때문이다.
이러한 LDD 영역의 형성방법은 이온주입(ion implantation)에 의해 형성하는 방법과 이온확산(ion diffusion)에 의해 형성하는 방법이 있다. 그리고, 이와 같은 LDD 영역의 이온농도는 가능한한 고농도로 설정할 필요가 있는데 LDD 영역의 이온농도가 저농도이면 이 영역의 저항이 기생저항(parasitic resistance)으로 작용하여 드라이브 전류를 감소시키기 때문에 제어성이 양호한 고농도로 설정하는 것이다. 이와같이 LDD 영역의 농도를 고농도로하면 숏채널효과를 억제(suppress) 하고 높은 안정성(high drivability)을 얻을 수 있다. 이때, 접합부는 극히 얕고(ultra shallow), 저저항 접합(low resistance junction)이어야 한다. 이러한 극히 얕은 접합부 형성은 이온주입법은 사용하였을 경우에는 50nm 이하로는 힘든 것으로 나와 있고 이온확산법을 사용하였을 경우에는 약 30~40nm 이하까지도 가능한 것으로 나와 있다.
이하에서 첨부된 도면을 참조하여 종래 모스펫에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 피모스펫(PMOSFET)의 제조공정을 보여주는 단면도들로써, 먼저 도 1a에 나타낸 바와 같이 n형 반도체 기판(1)에 통상적인 공정으로 필드 산화막(2)을 형성한다. 그다음, 전면에 게이트 산화막(3) 및 폴리실리콘을 증차한 다음 패너닝(포토리소그래피 공정+식각공정)하여 게이트 전극(4)을 형성한다.
도 1b에 나타낸 바와 같이 게이트 전극(4)을 포함한 전면에 BSG(Boron-Silicate Glass)(5)를 증착한다.
도 1c에 나타낸 바와 같이 반응성 이온식각법(RIE:Reative Ion Etch)을 이용한 에치백(etch back) 공정으로 상기 BSG(5)를 게이트 전극(4) 측면에 측벽 스페이서(5a)로 형성한다.
도 1d에 나타낸 바와 같이 상기 게이트 전극(4) 및 측벽 스페이서(5a) 형성영역을 제외한 반도체 기판(1) 전면에 B 또는 BF2이온을 주입한다.
도 1e에 나타낸 바와 같이 상기 반도체 기판(1) 전면을 열처리 하여 측벽 스페이서(5a)의 보론(B) 이온을 기판내로 확산(diffusion)시켜 극히 얕은(ultra shallow) 저농도 불순물 영역(6)을 형성한다. 동시에 이온주입된 B 또는 BF2이온을 활성화(activation)시켜 소오스/드레인 영역으로 사용하는 깊은 고농도 불순물 영역(7)을 형성하여 종래 피모스펫을 완성한다.
도 2a 내지 도 2e는 종래 엔모스펫(NMOSFET)의 제조공정을 보여주는 단면도들로써 먼저, 도 2a에 나타낸 바와 같이 반도체 기판(10)에 통상적인 공정을 사용하여 필드 산화막(11)을 형성한다. 그다음, 전면에 게이트 산화막(12) 및 폴리실리콘을 증착한 다음 패터닝(포토리소그래피 공정+식각공정)하여 게이트 전극(13)을 형성한다.
도 2b에 나타낸 바와 같이 상기 게이트 전극(13)을 포함한 기판 전면에 PSG(Phosphorus-Silicate Glass)(14)을 증착한다.
도 2c에 나타낸 바와 같이 상기 PSG(14)를 에치백하여 게이트 전극(13)의 측면에 측벽 스페이서(14a)를 형성한다.
도 2d에 나타낸 바와 같이 상기 게이트 전극(13) 및 측벽 스페이서(14a) 형성영역을 제외한 반도체 기판(10)에 P 또는 As 이온을 주입한다.
도 2e에 나타낸 바와 같이 상기 반도체 기판(10) 전면에 열처리하여 측벽 스페이서(14a)의 P 이온을 기판내로 확산시켜 극히 얕은(ultra shallow) 저농도 불순물 영역(15)을 형성한다. 동시에 이온주입된 P 또는 As 이온을 활성화(activation)시켜 소오스/드레인 영역으로 사용하는 깊은 고농도 불순물 영역(16)을 형성하여 종래의 엔모스펫(NMOSET)을 완성한다.
종래의 극히 얕은(ultra shallow) 저농도 불순물 영역 형성방법은 고상확산법(solid phase diffusion)을 이용하여 숏채너효과를 억제하고 기생저항(parastic resistance)을 줄여 높은 안정성(high drivability)를 얻었으나 피모스펫과 엔모스펫의 형성공정시 각각 이어서 씨모스펫 제조공정이 어렵고 또한 씨모스펫에 적용했을 경우 그 공정이 복잡하다는 문제점이 있었다.
본 발명은 상기와 같은 종래 모스펫 소자를 이용한 씨모스펫 제조방법의 문제점을 해결하기 위한 것으로 극히 얕은(ultra shallow) 저농도 불순물 영역을 엔모스와 피모스에서 동시에 형성하여 공정단순화를 이루고 또한 헬로(halo) 구조를 이용하여 숏채널효과를 개선한 씨모스펫 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 피모스펫의 제조공정을 보여주는 단면도들
도 2a 내지 도 2e는 종래 엔모스펫의 제조공정을 보여주는 단면도들
도 3a 내지 도 3h는 본 발명 씨모스펫의 제조공정을 보여주는 단면도들
* 도면의 주요부분에 대한 부호의 설명 *
20:반도체 기판21:n형 웰
22:p형 웰23:필드 산화막
24:게이트 절연막25:게이트 전극
26:캡 절연막27:절연막
28:측벽 스페이서29:BSG
30:극히 얕은 n형 저농도 불순물 영역
31:깊은 n형 고농도 불순물 영역
32:깊은 p형 고농도 불순물 영역
본 발명에 따른 씨모스펫 제조방법은 제1도전형의 반도체 기판에 선택적으로 제1도전형 웰 및 제2도전형 웰을 형성하는 단계; 상기 제1, 제2도전형 웰의 소정영역에 게이트 절연막, 캡 절연막을 구비한 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면을 포함한 상기 반도체 기판 전면에 절연막을 형성하는 단계; 상기 절연막을 포함한 기판 전면에 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 및 절연막을 선택적으로 식각하여 상기 게이트 전극의 측면에 측벽 스페이서로 형성하는 단계; 상기 제1도전형 웰상에 선택적으로 제2도전형 반도체층을 형성하는 단계; 상기 제2도전형 웰에 선택적으로 제1도전형 불순물 이온을 주입하는 단계; 그리고 상기 반도체 기판 전면을 열처리 하여 상기 측벽 스페이서 아래의 상기 제1, 제2도전형 웰에 얕은 제1도전형 저농도 불순물 영역을 형성하고, 상기 제2도전형 반도체층 아래의 상기 제1도전형 웰에 깊은 제2도전형 고농도 불순물 영역을 형성하며, 동시에 상기 제2도전형 웰의 상기 제1도전형 불순물 이온을 활성화시켜 깊은 제1도전형 고농도 불순물 영역을 형성하는 단계를 포함한다.
이와 같은 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 씨모스펫의 제조공정을 보여주는 단면도들이다.
먼저 도 3a에 나타낸 바와 같이 n형 반도체 기판(20)에 통상적인 공정으로 n형 웰(21), p형 웰(22) 및 필드 산화막(23)을 형성한다.
도 3b에 나타낸 바와 같이 반도체 기판(20) 전면에 게이트 절연막(24), 폴리실리콘 및 캡 절연막(26)을 차례로 형성한 후 선택적으로 패터닝(포토리소그래피공정)식각공정)하여 게이트 전극(25)을 형성한다. 이때 게이트 전극(25)은 폴리실리콘층 상층부에 고융점 금속을 증착하여 사용하는 폴리사이드(polycide)로 형성할 수도 있다. 또한, 캡 절연막(26)으로는 산화물과 질화물중 어느 하나로 형성하며 500~2000Å의 두께로 형성한다.
도 3c에 나타낸 바와 같이 상기 게이트 전극(25) 측면을 포함한 반도체 기판(20) 전면에 절연막(27)을 형성한다. 이때, 상기 절연막(27)은 열산화막으로서 기판전면을 열산화하여 형성한다. 그리고, 상기 절연막(27)은 50~100Å의 두께로 형성한다.
도 3d에 나타낸 바와 같이 상기 게이트 전극(25) 및 절연막(27) 전면에 인(phosphorus) 도프트(doped) 폴리실리콘을 증착하고 반응성이온식각법(RIE:Reactive Ion Etch)을 이용한 에치백(etch back)공정으로 상기 도프트 폴리실리콘을 게이트 전극(25) 측면에 측벽 스페이서(28)로 형성한다. 이때 절연막(27)도 같이 식각하여 반도체 기판(20)이 노출되도록 한다. 그리고, 인도프트 폴리실리콘 대신 PSG(Phosphorus-Silicate Glass)로 형성할 수도 있으며 500~2000Å의 두께로 형성한다. 이때, 측벽 스페이서(28)를 형성하는 물질은 인도프트 폴리실리콘이나 PSG에 함유된 인(P)의 농도는 1×1018~1×1023cm-3정도이다.
도 3e에 나타낸 바와 같이 상기 게이트 전극(25) 및 측벽 스페이서(28)를 포함한 반도체 기판(20) 전면에 BSG(Boron-Silicate Glass)(29)와 포토레지스트(PR)를 증착한 후 노광 및 현상공정으로 p형 웰(22) 상층의 포토레지스트(PR)만을 선택적으로 패터닝한다. 이때, BSG 대신 보론(Boron) 도프트(doped) 폴리실리콘, 또는 게이트 전극(25) 및 측벽 스페이서(28)를 포함한 반도체 기판(20) 전면에 폴리실리콘을 증착한후 증착된 폴리실리콘에 보론이온을 주입(ion implant)한 보론 임플랜티드(implanted)폴리실리콘층중 어느 하나를 사용하여 형성할 수 있다. 이때, BSG(29)등 보론이 포함된 폴리실리콘은 500~3000Å의 두께로 형성하며, 그 농도는 1×1019~1×1023cm-3정도이다.
도 3f에 나타낸 바와 같이, 상기 패터닝된 포토레지스트(PR20)를 마스크로 이용한 식각공정으로 p형 웰(22) 영역 상층의 BSG(29)를 선택적으로 제거한다. 즉, n형 웰(21)영역 상층에만 BSG(29)를 남겨둔다. 그다음, 상기 게이트 전극(25) 및 측벽 스페이서(28)를 마스크로 하여 노출된 p형 웰(22)에 n형 고농도 불순물 이온을 주입한다. 바람직하게는 비소(As)이온을 주입하며 비소(As) 이온주입 에너지는 5~20KeV이고, 그 도즈(dose)량은 1×1014~1×1015cm-2이다.
도 3g에 나타낸 바와 같이 상기 포토레지스트(PR20)를 제거한다. 그다음, 전면에 RTA(Rapid Thermal Annealing)를 실시하면 인도프트 폴리실리콘으로 형성된 측벽 스페이서(28)의 인(P)이온이 게이트 절연막(24)을 통해 반도체 기판(20)의 n형 웰(21) 및 p형 웰(22)로 고상확산(Solid Phase Diffusion)되어 n형 웰(21) 및 p형 웰(22)에 극히 얕은 n형 저농도 접합(ultra shallow n-junction)을 형성하여 극히 얕은 n형 저농도 불순물 영역(30)이 형성된다. 이때, 상기 극히 얕은 n형 저농도 불순물 영역(30)은 5×1019cm-3이상의 농도가 되도록 형성한다. 그리고, p형 웰(22) 영역에 주입된 비소(As) 이온도 활성화(activation)하여 깊은 n형 고농도 불순물 영역(31)을 형성하여 극히 얕은 n형 저농도 불순물 영역(30)과 함께 엔모스펫의 소오스/드레인 영역으로 형성된다. 동시에 n형 웰(21) 영역 상층의 BSG(29)의 보론(B)이온도 n형 웰(21)로 확산되어 깊은 p형 고농도 불순물 영역(32)으로 형성되어 극히 얕은 n형 저농도 불순물 영역(30)과 함께 피모스펫의 소오스/드레인 영역으로 형성된다. 이때, 피모스펫의 소오스/드레인 영역은 깊은 p형 고농도 불순물 영역(32)과 극히 얕은 n형 저농도 불순물 영역(30)으로 이루어진 헬로(halo) 구조로 이와 같은 헬로구조는 피모스 소자가 엔모스 소자에 비해 핫 캐리어에 취약하지 않다는 것을 이용한 것으로 펀치스루 현상을 방지할 수 있는 구조이다.
도 3h에 나타낸 바와 같이 상기 BSG(29)를 제거하여 엔모스펫 및 피모스펫으로 이루어진 본 발명의 씨모스펫을 완성한다.
본 발명의 씨모스펫 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 엔모스펫 및 피모스펫의 극히 얕은 저농도 불순물 영역을 형성하는 공정이 측벽 스페이서를 이용한 고상확산(SPD)법을 이용하여 단 한 번에 형성하므로 공정이 단순해지고 그에 따라 소자의 불량발생 요인이 줄어들어 신뢰도 및 수율을 향상시킬 수 있다.
둘째, 피모스펫의 소오스/드레인 영역이 헬로구조로 되어 있어 펀치스루 현상을 방지할 수 있어 숏채널 효과를 개선하여 소자의 신뢰도를 향상시켰다.
Claims (22)
- 제1도전형의 반도체 기판에 선택적으로 제1도전형 웰 및 제2도전형 웰을 형성하는 단계;상기 제1, 제2도전형 웰의 소정영역에 게이트 절연막, 캡 절연막을 구비한 게이트 전극을 형성하는 단계;상기 게이트 전극 측면을 포함한 상기 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막을 포함한 기판 전면에 제1도전형 반도체층을 형성하는 단계;상기 제1도전형 반도체층 및 절연막을 선택적으로 식각하여 게이트 전극의 측면에 측벽 스페이서로 형성하는 단계;상기 제1도전형 웰상에 선택적으로 제2도전형 반도체층을 형성하는 단계;상기 제2도전형 웰에 선택적으로 제1도전형 불순물 이온을 주입하는 단계; 그리고상기 반도체 기판 전면을 열처리하여 상기 측벽 스페이서 아래의 상기 제1, 제2도전형 웰에 얕은 제1도전형 저농도 불순물 영역을 형성하고, 상기 제2도전형 반도체층 아래의 상기 제1도전형 웰에 깊은 제2도전형 고농도 불순물 영역을 형성하며, 동시에 상기 제2도전형 웰의 상기 제1도전형 불순물 이온을 활성화시켜 깊은 제1도전형 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 웰은 n형으로 형성하고 제2도전형 웰은 p형으로 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 게이트 전극은 폴리실리콘과 폴리사이드중 어느 하나로 형성함을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 캡 절연막은 산화물과 질화물중 어느 하나로 형성함을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 캡 절연막은 500~2000Å의 두께로 형성함을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 절연막은 상기 반도체 기판 전면을 열산화하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 절연막은 50~100Å의 두께로 형성함을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 반도체층은 인(phosphorus) 도프트(doped) 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 반도체층은 PSG(Phosphorus-Silicate-Glass)를 사용하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 반도체층은 500~2000Å의 두께로 형성하는 것임을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 반도체층의 불순물 농도는 1×1018~1×1023cm-3인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 반도체층은 BSG(Boron-Silicate Glass)를 사용하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 반도체층은 보론(Boron) 도프트(doped) 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 반도체층은 보론 임플랜티드(implanted) 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 반도체층은 500~3000Å의 두께로 형성함을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 반도체층의 불순물 농도는 1×1019~1×1023cm-3인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 고농도 불순물 이온은 비소(As)인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제2도전형 웰에 주입하는 제1도전형 고농도 불순물 이온의 도즈량은 1×1014~5×1015cm-2인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 제1도전형 고농도 불순물 이온의 이온주입 에너지는 5~20KeV인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 열처리는 RTA(Rapid Thermal Annealing)를 사용하는 것을 특징으로 하는 씨모스펫 제조방법.
- 제20항에 있어서, 상기 RTA 공정시의 온도는 850~1050℃이고, 시간은 5~60초인 것을 특징으로 하는 씨모스펫 제조방법.
- 제1항에 있어서, 상기 얕은 제1도전형 저농도 불순물 영역은 5×1019cm-3이상의 농도가 되도록 형성하는 것을 특징으로 하는 씨모스펫 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065658A KR100226758B1 (ko) | 1996-12-14 | 1996-12-14 | 씨모스펫 제조방법 |
| US08/845,485 US5759885A (en) | 1996-12-14 | 1997-04-25 | Method for fabricating CMOSFET having LDD structure |
| JP9261452A JP2897004B2 (ja) | 1996-12-14 | 1997-09-26 | Ｃｍｏｓｆｅｔ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065658A KR100226758B1 (ko) | 1996-12-14 | 1996-12-14 | 씨모스펫 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980047199A true KR19980047199A (ko) | 1998-09-15 |
| KR100226758B1 KR100226758B1 (ko) | 1999-10-15 |
Family
ID=19487813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960065658A KR100226758B1 (ko) | 1996-12-14 | 1996-12-14 | 씨모스펫 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5759885A (ko) |
| JP (1) | JP2897004B2 (ko) |
| KR (1) | KR100226758B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336768B1 (ko) * | 1999-11-03 | 2002-05-16 | 박종섭 | 반도체 장치 제조방법 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3238820B2 (ja) * | 1994-02-18 | 2001-12-17 | 富士通株式会社 | 半導体装置 |
| US5989964A (en) * | 1997-03-17 | 1999-11-23 | Advanced Micro Devices, Inc. | Post-spacer LDD implant for shallow LDD transistor |
| US5937287A (en) | 1997-07-22 | 1999-08-10 | Micron Technology, Inc. | Fabrication of semiconductor structures by ion implantation |
| US5989966A (en) * | 1997-12-15 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and a deep sub-micron field effect transistor structure for suppressing short channel effects |
| US6117719A (en) * | 1997-12-18 | 2000-09-12 | Advanced Micro Devices, Inc. | Oxide spacers as solid sources for gallium dopant introduction |
| US5904520A (en) * | 1998-01-05 | 1999-05-18 | Utek Semiconductor Corp. | Method of fabricating a CMOS transistor |
| US6136636A (en) * | 1998-03-25 | 2000-10-24 | Texas Instruments - Acer Incorporated | Method of manufacturing deep sub-micron CMOS transistors |
| US5930617A (en) * | 1998-03-25 | 1999-07-27 | Texas Instruments-Acer Incorporated | Method of forming deep sub-micron CMOS transistors with self-aligned silicided contact and extended S/D junction |
| US6090653A (en) * | 1998-03-30 | 2000-07-18 | Texas Instruments | Method of manufacturing CMOS transistors |
| EP1036409A2 (en) * | 1998-06-11 | 2000-09-20 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device comprising a mos transistor |
| US6093610A (en) * | 1998-06-16 | 2000-07-25 | Texas Instruments Incorporated | Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device |
| US6074905A (en) * | 1998-12-28 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Formation of a thin oxide protection layer at poly sidewall and area surface |
| US5981325A (en) * | 1999-04-26 | 1999-11-09 | United Semiconductor Corp. | Method for manufacturing CMOS |
| US6225229B1 (en) * | 1999-05-24 | 2001-05-01 | Advanced Micro Devices, Inc. | Removable photoresist spacers in CMOS transistor fabrication |
| US6642134B2 (en) * | 1999-09-22 | 2003-11-04 | Advanced Micro Devices, Inc. | Semiconductor processing employing a semiconductor spacer |
| US6274446B1 (en) | 1999-09-28 | 2001-08-14 | International Business Machines Corporation | Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap |
| US6255152B1 (en) * | 1999-10-01 | 2001-07-03 | United Microelectronics Corp. | Method of fabricating CMOS using Si-B layer to form source/drain extension junction |
| US6265255B1 (en) * | 2000-03-17 | 2001-07-24 | United Microelectronics Corp. | Ultra-shallow junction formation for deep sub-micron complementary metal-oxide-semiconductor |
| US6563151B1 (en) * | 2000-09-05 | 2003-05-13 | Samsung Electronics Co., Ltd. | Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same |
| KR100445055B1 (ko) * | 2002-05-16 | 2004-08-21 | 주식회사 하이닉스반도체 | 삼중웰 구조를 갖는 반도체소자의 제조 방법 |
| US6627502B1 (en) | 2002-10-24 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Method for forming high concentration shallow junctions for short channel MOSFETs |
| US6972222B2 (en) * | 2004-01-09 | 2005-12-06 | Taiwan Semiconductor Manufacturing Company | Temporary self-aligned stop layer is applied on silicon sidewall |
| JP2006216604A (ja) * | 2005-02-01 | 2006-08-17 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7723777B2 (en) * | 2008-08-12 | 2010-05-25 | Infineon Technologies Ag | Semiconductor device and method for making same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506161A (en) * | 1994-10-24 | 1996-04-09 | Motorola, Inc. | Method of manufacturing graded channels underneath the gate electrode extensions |
-
1996
- 1996-12-14 KR KR1019960065658A patent/KR100226758B1/ko not_active IP Right Cessation
-
1997
- 1997-04-25 US US08/845,485 patent/US5759885A/en not_active Expired - Lifetime
- 1997-09-26 JP JP9261452A patent/JP2897004B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336768B1 (ko) * | 1999-11-03 | 2002-05-16 | 박종섭 | 반도체 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2897004B2 (ja) | 1999-05-31 |
| KR100226758B1 (ko) | 1999-10-15 |
| US5759885A (en) | 1998-06-02 |
| JPH10178104A (ja) | 1998-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100226758B1 (ko) | 씨모스펫 제조방법 | |
| JP3095564B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR930010124B1 (ko) | 반도체 트랜지스터의 제조방법 및 그 구조 | |
| KR940005802B1 (ko) | Cmos 반도체장치 및 그 제조방법 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| KR100190144B1 (ko) | 바이폴라 트랜지스터 및 엠오에스 트랜지스터를 포함한 반도체 장치 제조 방법 | |
| US6051459A (en) | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate | |
| KR100574172B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050050714A (ko) | 반도체소자의 트랜지스터 제조방법 | |
| US6323077B1 (en) | Inverse source/drain process using disposable sidewall spacer | |
| KR100305681B1 (ko) | 반도체소자 및 그 제조방법 | |
| JPH10214970A (ja) | 半導体装置およびその製造方法 | |
| KR100272507B1 (ko) | 반도체소자의제조방법 | |
| KR100431324B1 (ko) | 반도체장치의 제조방법 | |
| KR100549941B1 (ko) | 반도체소자의 게이트전극 구조 | |
| KR0133965B1 (ko) | Mos 트랜지스터을 가진 반도체 장치 및 그 제조방법 | |
| KR100531105B1 (ko) | 반도체 소자 제조방법 | |
| KR100588784B1 (ko) | 반도체 소자 제조방법 | |
| KR100531120B1 (ko) | 반도체 소자 제조방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| KR100588787B1 (ko) | 반도체 소자 제조방법 | |
| JPH1056171A (ja) | Ｍｉｓ半導体装置及びその製造方法 | |
| KR100546812B1 (ko) | 반도체 소자 제조방법 | |
| KR20060077160A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| JP2000068501A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |