JP3238820B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3238820B2 JP3238820B2 JP02117294A JP2117294A JP3238820B2 JP 3238820 B2 JP3238820 B2 JP 3238820B2 JP 02117294 A JP02117294 A JP 02117294A JP 2117294 A JP2117294 A JP 2117294A JP 3238820 B2 JP3238820 B2 JP 3238820B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り詳しくは、相補型電界効果トランジスタを有する半導
体装置に関する。
り詳しくは、相補型電界効果トランジスタを有する半導
体装置に関する。
【０００２】
【従来の技術】ＳＲＡＭセルとして６個のＭＯＳトラン
ジスタを使用したものがあり、例えば図９に示すような
回路構成となっている。即ち、そのＳＲＡＭセルは、ｐ
チャネル負荷トランジスタＱ1 、Ｑ2 とｎチャネル駆動
トランジスタＱ3 、Ｑ4 からなる２つのＣＭＯＳインバ
ータを有している。一方のＣＭＯＳインバータを構成す
る負荷トランジスタＱ1 と駆動トランジスタＱ3 の各ゲ
ートは他方のＣＭＯＳインバータの駆動トランジスタＱ
4 のドレインに接続され、また、同じように他方のＣＭ
ＯＳインバータを構成する負荷トランジスタＱ2 と駆動
トランジスタＱ4 の各ゲートは他方のＣＭＯＳインバー
タの駆動トランジスタＱ3 のドレインに接続される。さ
らに、２つの駆動トランジスタＱ3 ，Ｑ4 の各ドレイン
はｎチャネル転送トランジスタＱ5 ，Ｑ6 の２つのソー
ス／ドレインを介してビットラインＢＬ，反転信号ＢＬ
（以下、ＢＬバーという）に接続されている。なお、
“ソース／ドレイン”という場合には、ソース、ドレイ
ンのいずれの機能を有する部分を指す（以下の説明でも
同様である）。
ジスタを使用したものがあり、例えば図９に示すような
回路構成となっている。即ち、そのＳＲＡＭセルは、ｐ
チャネル負荷トランジスタＱ1 、Ｑ2 とｎチャネル駆動
トランジスタＱ3 、Ｑ4 からなる２つのＣＭＯＳインバ
ータを有している。一方のＣＭＯＳインバータを構成す
る負荷トランジスタＱ1 と駆動トランジスタＱ3 の各ゲ
ートは他方のＣＭＯＳインバータの駆動トランジスタＱ
4 のドレインに接続され、また、同じように他方のＣＭ
ＯＳインバータを構成する負荷トランジスタＱ2 と駆動
トランジスタＱ4 の各ゲートは他方のＣＭＯＳインバー
タの駆動トランジスタＱ3 のドレインに接続される。さ
らに、２つの駆動トランジスタＱ3 ，Ｑ4 の各ドレイン
はｎチャネル転送トランジスタＱ5 ，Ｑ6 の２つのソー
ス／ドレインを介してビットラインＢＬ，反転信号ＢＬ
（以下、ＢＬバーという）に接続されている。なお、
“ソース／ドレイン”という場合には、ソース、ドレイ
ンのいずれの機能を有する部分を指す（以下の説明でも
同様である）。
【０００３】さらに、２つの負荷トランジスタＱ1 ，Ｑ
2 の各ソースには電圧Ｖccが印加され、２つの駆動トラ
ンジスタＱ3 ，Ｑ4 の各ソースには電圧Ｖssが印加され
ている。さらに、２つの転送トランジスタＱ5 ，Ｑ6 の
各ゲートにはワードラインＷＬが接続されている。この
ようなＳＲＡＭセルの平面的な構成は例えば次の文献に
記載されている。
2 の各ソースには電圧Ｖccが印加され、２つの駆動トラ
ンジスタＱ3 ，Ｑ4 の各ソースには電圧Ｖssが印加され
ている。さらに、２つの転送トランジスタＱ5 ，Ｑ6 の
各ゲートにはワードラインＷＬが接続されている。この
ようなＳＲＡＭセルの平面的な構成は例えば次の文献に
記載されている。
【０００４】(1)THOMAS E. TANG et al., IEEE TRANSAC
TIONS ON ELECTRON DEVICES, Vol.,ED-34, No.3, March
1987, pp.682-688 この半導体装置は、図１０に示すように、負荷トランジ
スタＱ1 ，Ｑ2 となる第一及び第二のｐ型トランジスタ
Ｔ1 ，Ｔ2 が略Ｃ字形の第一の活性領域101 に形成さ
れ、また、駆動トランジスタＱ3 ，Ｑ4 と転送トランジ
スタＱ5 ，Ｑ6 となる第一から第四のｎ型トランジスタ
Ｔ3 〜Ｔ6 がＬ字形の第二、第三の活性領域102 ，103
の４つの直線部分にそれぞれに形成されている。
TIONS ON ELECTRON DEVICES, Vol.,ED-34, No.3, March
1987, pp.682-688 この半導体装置は、図１０に示すように、負荷トランジ
スタＱ1 ，Ｑ2 となる第一及び第二のｐ型トランジスタ
Ｔ1 ，Ｔ2 が略Ｃ字形の第一の活性領域101 に形成さ
れ、また、駆動トランジスタＱ3 ，Ｑ4 と転送トランジ
スタＱ5 ，Ｑ6 となる第一から第四のｎ型トランジスタ
Ｔ3 〜Ｔ6 がＬ字形の第二、第三の活性領域102 ，103
の４つの直線部分にそれぞれに形成されている。
【０００５】第一のｐ型トランジスタＴ1 と第一のｎ型
トランジスタＴ3 のそれぞれのゲート電極は、配線を兼
ねた第一の導電パターン104 により構成されている。第
二のｐ型トランジスタＴ2 と第二のｎ型トランジスタＴ
4 の各ゲート電極も、配線を兼ねる第二の導電パターン
105 により構成されている。また、第一のｐ型トランジ
スタＴ1 のドレイン領域は第三の導電パターン106を介
して第一のｎ型トランジスタＴ3 のドレイン領域に電気
的に接続され、さらに、第二のｐ型トランジスタＴ2 と
第二のｎ型トランジスタＴ4 のそれらのドレイン領域同
士は第四の導電パターン107 を介して互いに接続されて
いる。
トランジスタＴ3 のそれぞれのゲート電極は、配線を兼
ねた第一の導電パターン104 により構成されている。第
二のｐ型トランジスタＴ2 と第二のｎ型トランジスタＴ
4 の各ゲート電極も、配線を兼ねる第二の導電パターン
105 により構成されている。また、第一のｐ型トランジ
スタＴ1 のドレイン領域は第三の導電パターン106を介
して第一のｎ型トランジスタＴ3 のドレイン領域に電気
的に接続され、さらに、第二のｐ型トランジスタＴ2 と
第二のｎ型トランジスタＴ4 のそれらのドレイン領域同
士は第四の導電パターン107 を介して互いに接続されて
いる。
【０００６】これらにより２組のＣＭＯＳインバータが
構成される。また、第一の導電パターン104 の側部から
延びる配線104Aは、第四の導電パターン107 に接続さ
れ、さらに、第二の導電パターン105 も同様に第三の導
電パターン106 に接続されている。これらによりＣＭＯ
Ｓインバータのクロスカップリングがなされている。第
二及び第三の活性領域102 ，103 を通るワード線ＷＬ
は、第三及び第四のｎ型トランジスタＴ5 ，Ｔ6 のゲー
ト電極を兼ねている。
構成される。また、第一の導電パターン104 の側部から
延びる配線104Aは、第四の導電パターン107 に接続さ
れ、さらに、第二の導電パターン105 も同様に第三の導
電パターン106 に接続されている。これらによりＣＭＯ
Ｓインバータのクロスカップリングがなされている。第
二及び第三の活性領域102 ，103 を通るワード線ＷＬ
は、第三及び第四のｎ型トランジスタＴ5 ，Ｔ6 のゲー
ト電極を兼ねている。
【０００７】なお、第一の活性領域101 にはゲート電極
の両側にｐ型不純物拡散層が形成され、また、第二及び
第三の活性領域102 ，103 のうちゲート電極の両側には
ｎ型不純物拡散層が形成されている。さらに、第三、第
四のｎ型トランジスタＴ5 ，Ｔ6 のうち第一、第二のｎ
型トランジスタＴ3 ，Ｔ4 に接続しないソース／ドレイ
ン領域には図示しないビット線が接続される。
の両側にｐ型不純物拡散層が形成され、また、第二及び
第三の活性領域102 ，103 のうちゲート電極の両側には
ｎ型不純物拡散層が形成されている。さらに、第三、第
四のｎ型トランジスタＴ5 ，Ｔ6 のうち第一、第二のｎ
型トランジスタＴ3 ，Ｔ4 に接続しないソース／ドレイ
ン領域には図示しないビット線が接続される。
【０００８】ところで、ＣＭＯＳインバータを構成する
ｐ型トランジスタＴ1 ，Ｔ2 の短チャネル効果を抑制す
るためにｐ型トランジスタＴ1 ，Ｔ2 に表面チャネル型
を採用することが検討されている。この場合、ｐチャネ
ルトランジスタのゲート電極はｐ型不純物ドープトシリ
コンが一般に用いられる。従って、ＣＭＯＳを構成する
ｐ型トランジスタとｎ型トランジスタを接続するための
シリコンよりなるゲート電極は、ｐ型不純物導入領域と
ｎ型不純物導入領域を有するデュアルゲート構造とな
り、これらの領域の境界を金属やシリサイド等を介して
接続する必要がある。
ｐ型トランジスタＴ1 ，Ｔ2 の短チャネル効果を抑制す
るためにｐ型トランジスタＴ1 ，Ｔ2 に表面チャネル型
を採用することが検討されている。この場合、ｐチャネ
ルトランジスタのゲート電極はｐ型不純物ドープトシリ
コンが一般に用いられる。従って、ＣＭＯＳを構成する
ｐ型トランジスタとｎ型トランジスタを接続するための
シリコンよりなるゲート電極は、ｐ型不純物導入領域と
ｎ型不純物導入領域を有するデュアルゲート構造とな
り、これらの領域の境界を金属やシリサイド等を介して
接続する必要がある。
【０００９】そのデュアルゲート構造は、フォトマスク
を使ってｐ型不純物とｎ型不純物を打ち分け、ｐ型不純
物領域とｎ型不純物領域の境界部分をシリサイドで接続
させることが行われている。それらのデュアルゲート構
造については、例えば次の文献に示されている。 (2)Wen-Hsing Chang et al., IEEE TRANSACTIONS ON EL
ECTRON DEVICES, Vol.39, No.4, APRIL 1992, pp.959-9
66 (3)Bijan Davari et al., IEEE TRANSACTIONS ON ELECT
RON DEVICES, Vol.39,No.4, APRIL 1992, pp.967-975
を使ってｐ型不純物とｎ型不純物を打ち分け、ｐ型不純
物領域とｎ型不純物領域の境界部分をシリサイドで接続
させることが行われている。それらのデュアルゲート構
造については、例えば次の文献に示されている。 (2)Wen-Hsing Chang et al., IEEE TRANSACTIONS ON EL
ECTRON DEVICES, Vol.39, No.4, APRIL 1992, pp.959-9
66 (3)Bijan Davari et al., IEEE TRANSACTIONS ON ELECT
RON DEVICES, Vol.39,No.4, APRIL 1992, pp.967-975
【００１０】
【発明が解決しようとする課題】しかし、半導体装置を
さらに高密度化するためには、そのシリサイドの面積を
できるだけ小さくしてデュアルゲート構造を縮小化する
必要があり、これについては未だ検討されていない。ま
た、半導体装置の微細化にともなってビット線、電源配
線を接続するためのコンタクトホールの位置合わせ精度
を上げる必要がある。その位置合わせ余裕を確保するた
めに、例えばＭＯＳトランジスタのソース領域又はドレ
イン領域とその周辺に開口部パッド層を設けてその上
に、ビット線や電源配線などを接続するセルフアライン
コンタクトが (4)特開平2-2139号公報に記載されてい
る。
さらに高密度化するためには、そのシリサイドの面積を
できるだけ小さくしてデュアルゲート構造を縮小化する
必要があり、これについては未だ検討されていない。ま
た、半導体装置の微細化にともなってビット線、電源配
線を接続するためのコンタクトホールの位置合わせ精度
を上げる必要がある。その位置合わせ余裕を確保するた
めに、例えばＭＯＳトランジスタのソース領域又はドレ
イン領域とその周辺に開口部パッド層を設けてその上
に、ビット線や電源配線などを接続するセルフアライン
コンタクトが (4)特開平2-2139号公報に記載されてい
る。
【００１１】しかし、セルフアラインコンタクトを図る
ために開口部パッド層を金属膜により形成する場合、デ
ュアルゲート表面のシリサイド層を露出させた状態で開
口部パッド層となる金属膜を成長することはゲートとソ
ース、ドレインとの短絡をもたらすため許されないとい
う問題がある。本発明はこのような問題に鑑みてなされ
たものであって、デュアルゲート構造のｐ型不純物領域
とｎ型不純物領域を通過させるためのシリサイド形成領
域を小さくし、しかも、そのシリサイドと短絡すること
なく電源配線やビット線の接続用の開口部パッド層を形
成することができる半導体装置を提供することを目的と
する。
ために開口部パッド層を金属膜により形成する場合、デ
ュアルゲート表面のシリサイド層を露出させた状態で開
口部パッド層となる金属膜を成長することはゲートとソ
ース、ドレインとの短絡をもたらすため許されないとい
う問題がある。本発明はこのような問題に鑑みてなされ
たものであって、デュアルゲート構造のｐ型不純物領域
とｎ型不純物領域を通過させるためのシリサイド形成領
域を小さくし、しかも、そのシリサイドと短絡すること
なく電源配線やビット線の接続用の開口部パッド層を形
成することができる半導体装置を提供することを目的と
する。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【課題を解決するための手段】（１）上記した課題は、
図１〜図６に例示するように、半導体層２，３のうち第
一の活性領域５と第二の活性領域６を囲むフィールド酸
化膜４と、前記第一の活性領域５と前記第二の活性領域
６の上に形成され、かつ一体化されたゲート電極用パタ
ーン１６と、前記ゲート電極用パターン１６の上の一部
に形成されたシリサイド層２６ａと、前記ゲート電極用
パターン１６の上に形成されたシリサイド層２６ａから
前記第一及び第二の活性領域５，６に延在する配線２８
と、前記配線２８を構成する導電膜２４から形成され、
かつ、前記第一の活性領域５、前記第二の活性領域６の
うち前記導電膜２４よりも上層に形成される配線との接
続部分とその周辺に形成されたコンタクトパッド３２と
を有することを特徴とする半導体装置によって解決され
る。
図１〜図６に例示するように、半導体層２，３のうち第
一の活性領域５と第二の活性領域６を囲むフィールド酸
化膜４と、前記第一の活性領域５と前記第二の活性領域
６の上に形成され、かつ一体化されたゲート電極用パタ
ーン１６と、前記ゲート電極用パターン１６の上の一部
に形成されたシリサイド層２６ａと、前記ゲート電極用
パターン１６の上に形成されたシリサイド層２６ａから
前記第一及び第二の活性領域５，６に延在する配線２８
と、前記配線２８を構成する導電膜２４から形成され、
かつ、前記第一の活性領域５、前記第二の活性領域６の
うち前記導電膜２４よりも上層に形成される配線との接
続部分とその周辺に形成されたコンタクトパッド３２と
を有することを特徴とする半導体装置によって解決され
る。
【００２３】（２）上記した課題は、図１〜図６に例示
するように、半導体層２，３のうち活性領域５，６を囲
むフィールド酸化膜４と、前記活性領域５，６にある前
記半導体層２，３の表面に形成されたゲート絶縁膜７，
８と、前記ゲート絶縁膜７，８の上に形成されて前記活
性領域５，６内から外部に延びるゲート電極パターン１
６，１７と、前記ゲート電極パターン１６，１７の上の
一部に形成されたシリサイド層２６ａ、２６ｂと、前記
ゲート電極パターン１６，１７上のシリサイド層２６
ａ、２６ｂに接続される配線２７，２８と、前記配線２
７，２８を構成する導電膜２４から形成され、かつ、前
記活性領域５，６のコンタクトホール形成領域及びその
周辺に形成されたコンタクトパッド３２とを有すること
を特徴とする半導体装置によって解決される。
するように、半導体層２，３のうち活性領域５，６を囲
むフィールド酸化膜４と、前記活性領域５，６にある前
記半導体層２，３の表面に形成されたゲート絶縁膜７，
８と、前記ゲート絶縁膜７，８の上に形成されて前記活
性領域５，６内から外部に延びるゲート電極パターン１
６，１７と、前記ゲート電極パターン１６，１７の上の
一部に形成されたシリサイド層２６ａ、２６ｂと、前記
ゲート電極パターン１６，１７上のシリサイド層２６
ａ、２６ｂに接続される配線２７，２８と、前記配線２
７，２８を構成する導電膜２４から形成され、かつ、前
記活性領域５，６のコンタクトホール形成領域及びその
周辺に形成されたコンタクトパッド３２とを有すること
を特徴とする半導体装置によって解決される。
【００２４】（３）上記した課題は、図１〜図６に例示
するように、半導体層２，３のうち第一の活性領域５と
第二の活性領域６を囲むフィールド酸化膜４と、前記第
一の活性領域５と前記第二の活性領域６の前記半導体層
２，３の表面のそれぞれに形成されたゲート絶縁膜７，
８と、前記ゲート絶縁膜７，８及び前記フィールド酸化
膜４の上に並列に形成された第一のゲート電極パターン
１６及び第二のゲート電極パターン１７と、前記第一及
び第二のゲート電極パターン１６，１７のそれぞれの表
面を覆う絶縁膜１５の開口部２３内に形成されたシリサ
イド層２６ａ、２６ｂと、前記第一のゲート電極パター
ン１６の上に形成されたシリサイド層２６ａから前記第
二のゲート電極パターン１７を跨いで前記第一の活性領
域５の不純物拡散層Ｄ2 ，Ｄ4 に接続される第一の配線
層２８と、前記第二のゲート電極パターン１７の上に形
成されたシリサイド層２６ｂから前記第一のゲート電極
パターン１６を跨いで前記第二の活性領域６の不純物拡
散層Ｄ1 ，Ｄ3 に接続される第二の配線層２７と、前記
第一及び第二の配線２７，２８を構成する導電膜２４か
ら形成され、かつ、前記活性領域５，６のコンタクトホ
ール形成領域及びその周辺に形成されたコンタクトパッ
ド３２とを有することを特徴とする半導体装置によって
解決される。
するように、半導体層２，３のうち第一の活性領域５と
第二の活性領域６を囲むフィールド酸化膜４と、前記第
一の活性領域５と前記第二の活性領域６の前記半導体層
２，３の表面のそれぞれに形成されたゲート絶縁膜７，
８と、前記ゲート絶縁膜７，８及び前記フィールド酸化
膜４の上に並列に形成された第一のゲート電極パターン
１６及び第二のゲート電極パターン１７と、前記第一及
び第二のゲート電極パターン１６，１７のそれぞれの表
面を覆う絶縁膜１５の開口部２３内に形成されたシリサ
イド層２６ａ、２６ｂと、前記第一のゲート電極パター
ン１６の上に形成されたシリサイド層２６ａから前記第
二のゲート電極パターン１７を跨いで前記第一の活性領
域５の不純物拡散層Ｄ2 ，Ｄ4 に接続される第一の配線
層２８と、前記第二のゲート電極パターン１７の上に形
成されたシリサイド層２６ｂから前記第一のゲート電極
パターン１６を跨いで前記第二の活性領域６の不純物拡
散層Ｄ1 ，Ｄ3 に接続される第二の配線層２７と、前記
第一及び第二の配線２７，２８を構成する導電膜２４か
ら形成され、かつ、前記活性領域５，６のコンタクトホ
ール形成領域及びその周辺に形成されたコンタクトパッ
ド３２とを有することを特徴とする半導体装置によって
解決される。
【００２５】（４）前記シリサイド層２６ａ，２６ｂ
は、サリサイドにより形成されることを特徴とする
（１）、（２）または（３）に記載の半導体装置によっ
て解決される。 （５）前記導電膜２４は、タングステン、窒化チタン、
チタンタングステン、ポリサイド、シリサイドにより構
成されていることを特徴とする（１）、（２）又は
（３）に記載の半導体装置によって解決される。
は、サリサイドにより形成されることを特徴とする
（１）、（２）または（３）に記載の半導体装置によっ
て解決される。 （５）前記導電膜２４は、タングステン、窒化チタン、
チタンタングステン、ポリサイド、シリサイドにより構
成されていることを特徴とする（１）、（２）又は
（３）に記載の半導体装置によって解決される。
【００２６】
【作 用】本発明によれば、自己整合的に形成された耐
酸化性サイドウォールによってシリコンよりなる半導体
層のシリサイド形成領域を覆い、この耐酸化性サイドウ
ォールをマスクの一部に使用してｐ型及びｎ型の不純物
を打ち分け、さらに半導体層をパターニングしてデュア
ルゲートパターンを形成した後に、耐酸化性サイドウォ
ールをマスクに使用してデュアルゲートパターンの表面
を酸化し、ついで耐酸化性サイドウォールを選択的に除
去することにより露出した半導体層の表面をシリサイド
化するようにしている。
酸化性サイドウォールによってシリコンよりなる半導体
層のシリサイド形成領域を覆い、この耐酸化性サイドウ
ォールをマスクの一部に使用してｐ型及びｎ型の不純物
を打ち分け、さらに半導体層をパターニングしてデュア
ルゲートパターンを形成した後に、耐酸化性サイドウォ
ールをマスクに使用してデュアルゲートパターンの表面
を酸化し、ついで耐酸化性サイドウォールを選択的に除
去することにより露出した半導体層の表面をシリサイド
化するようにしている。
【００２７】したがって、デュアルゲートにおいて、シ
リサイド化する領域の幅は極めて狭くなるので、デュア
ルゲートの縮小化が可能になり、ＳＲＡＭセルの微細化
がさらに進むことになる。しかも、半導体層に不純物イ
オンを注入する際に使用するマスクの一部や、半導体層
の表面の一部を熱酸化するする際に使用する耐酸化性マ
スクとして、自己整合的に形成される耐酸化性サイドウ
ォールを使用しているので、フォトリソグラフィーによ
りマスクを形成する場合に比べてスループットが向上す
る。
リサイド化する領域の幅は極めて狭くなるので、デュア
ルゲートの縮小化が可能になり、ＳＲＡＭセルの微細化
がさらに進むことになる。しかも、半導体層に不純物イ
オンを注入する際に使用するマスクの一部や、半導体層
の表面の一部を熱酸化するする際に使用する耐酸化性マ
スクとして、自己整合的に形成される耐酸化性サイドウ
ォールを使用しているので、フォトリソグラフィーによ
りマスクを形成する場合に比べてスループットが向上す
る。
【００２８】また、別の本発明によれば、活性領域のう
ちコンタクトホールを形成しようとする領域に配置され
るコンタクトパッドは、活性領域に形成されるＭＯＳト
ランジスタのゲート電極パターンの表面に現れるシリサ
イド層に接続される配線を構成する導電膜から形成して
いる。その時、コンタクトパッドとシリサイド層は所定
の距離だけ離隔されているので、両者が短絡する危険が
回避されており、しかも、コンタクトパッドを形成する
ために新たな工程を加える必要がない。
ちコンタクトホールを形成しようとする領域に配置され
るコンタクトパッドは、活性領域に形成されるＭＯＳト
ランジスタのゲート電極パターンの表面に現れるシリサ
イド層に接続される配線を構成する導電膜から形成して
いる。その時、コンタクトパッドとシリサイド層は所定
の距離だけ離隔されているので、両者が短絡する危険が
回避されており、しかも、コンタクトパッドを形成する
ために新たな工程を加える必要がない。
【００２９】
（第１実施例）以下に、本発明の実施例に係るＣＭＯＳ
インバータを備えたＳＲＡＭセルの製造工程を説明す
る。図１、図２は、ＳＲＡＭセルの製造工程を示す平面
図、図３〜図５は、その製造工程を図１(a) のＡ−Ａ線
断面から見た製造工程を示す断面図、図６は、その製造
工程を図１(a) のＢ−Ｂ線断面から見た製造工程を示す
断面図である。
インバータを備えたＳＲＡＭセルの製造工程を説明す
る。図１、図２は、ＳＲＡＭセルの製造工程を示す平面
図、図３〜図５は、その製造工程を図１(a) のＡ−Ａ線
断面から見た製造工程を示す断面図、図６は、その製造
工程を図１(a) のＢ−Ｂ線断面から見た製造工程を示す
断面図である。
【００３０】まず、ＭＯＳトランジスタが形成される活
性領域を区画するまでの工程を説明する。図１(a) に示
すように、シリコンよりなる半導体基板１には、Ｎウェ
ル２とＰウェル３が形成されている。そのＮウェル２と
Ｐウェル３の表面には、SiO2よりなるフィールド絶縁膜
４が選択酸化法により形成されている。Ｎウェル２にお
いては、そのフィールド絶縁膜４により平面が略Ｔ字形
の第一の活性領域５が区画され、また、Ｐウェル３にお
いては、フィールド絶縁膜４により平面が略Ｕ字形の第
二の活性領域６が区画されている。第一及び第二の活性
領域５，６は、Ｕ字の底部とＴ字の頭部が間隔をおいて
向かい合うような位置関係となっている。
性領域を区画するまでの工程を説明する。図１(a) に示
すように、シリコンよりなる半導体基板１には、Ｎウェ
ル２とＰウェル３が形成されている。そのＮウェル２と
Ｐウェル３の表面には、SiO2よりなるフィールド絶縁膜
４が選択酸化法により形成されている。Ｎウェル２にお
いては、そのフィールド絶縁膜４により平面が略Ｔ字形
の第一の活性領域５が区画され、また、Ｐウェル３にお
いては、フィールド絶縁膜４により平面が略Ｕ字形の第
二の活性領域６が区画されている。第一及び第二の活性
領域５，６は、Ｕ字の底部とＴ字の頭部が間隔をおいて
向かい合うような位置関係となっている。
【００３１】なお、以下の工程によって、第一の活性領
域５には、図９に示すＳＲＡＭの負荷トランジスタ
Ｑ1 ，Ｑ2 となるｐ型ＭＯＳトランジスタが２つ形成さ
れ、第二の活性領域６には駆動トランジスタＱ3 ，
Ｑ4 、転送トランジスタＱ5 ，Ｑ6 となるｎ型ＭＯＳト
ランジスタが４つ形成されることになる。次に、ＣＭＯ
Ｓインバータのデュアルゲート電極となる導電膜の形成
工程に入る。図３(a) に示すように、第一及び第二の活
性領域５，６から露出するＮウェル２及びＰウェル３の
表面をフッ酸等により清浄化した後に、その表面を熱酸
化してSiO2からなるゲート絶縁膜７，８を５０〜１００
Åの厚さに形成する。
域５には、図９に示すＳＲＡＭの負荷トランジスタ
Ｑ1 ，Ｑ2 となるｐ型ＭＯＳトランジスタが２つ形成さ
れ、第二の活性領域６には駆動トランジスタＱ3 ，
Ｑ4 、転送トランジスタＱ5 ，Ｑ6 となるｎ型ＭＯＳト
ランジスタが４つ形成されることになる。次に、ＣＭＯ
Ｓインバータのデュアルゲート電極となる導電膜の形成
工程に入る。図３(a) に示すように、第一及び第二の活
性領域５，６から露出するＮウェル２及びＰウェル３の
表面をフッ酸等により清浄化した後に、その表面を熱酸
化してSiO2からなるゲート絶縁膜７，８を５０〜１００
Åの厚さに形成する。
【００３２】続いて、フィールド絶縁膜４と第一及び第
二の活性領域５，６の上にＣＶＤ法により非晶質又は多
結晶のシリコン層（半導体層）９を１５００〜２５００
Åの厚さに成長し、さらにＢＳＧ（boro-silicate glas
s)膜１０を１０００〜４０００Åの厚さに成長する。そ
のＢＳＧ膜１０内にはｐ型不純物としてホウ素が１×１
０20atoms/cm3 の濃度で含まれている。
二の活性領域５，６の上にＣＶＤ法により非晶質又は多
結晶のシリコン層（半導体層）９を１５００〜２５００
Åの厚さに成長し、さらにＢＳＧ（boro-silicate glas
s)膜１０を１０００〜４０００Åの厚さに成長する。そ
のＢＳＧ膜１０内にはｐ型不純物としてホウ素が１×１
０20atoms/cm3 の濃度で含まれている。
【００３３】この後に、図３(b) に示すように、フォト
リソグラフィー法によりＢＳＧ膜１０をパターニング
し、Ｐウェル３が形成されている領域からＢＳＧ膜１０
を除去する。パターニングされたＢＳＧ膜１０の縁部
は、Ｎウェル２とＰウェル３の境界線Ｌを横切るような
階段状の平面形状にする。続いて、図３(c) に示すよう
に、ＣＶＤ法によってＢＳＧ膜１０とシリコン層９の上
にシリコン窒化膜１１を１０００〜２０００Åの厚さに
成長し、ついで、反応性イオンエッチング（ＲＩＥ）法
によりシリコン窒化膜１１をほぼ垂直方向にエッチング
する。そのエッチャントは例えばフレオン系ガスであ
る。
リソグラフィー法によりＢＳＧ膜１０をパターニング
し、Ｐウェル３が形成されている領域からＢＳＧ膜１０
を除去する。パターニングされたＢＳＧ膜１０の縁部
は、Ｎウェル２とＰウェル３の境界線Ｌを横切るような
階段状の平面形状にする。続いて、図３(c) に示すよう
に、ＣＶＤ法によってＢＳＧ膜１０とシリコン層９の上
にシリコン窒化膜１１を１０００〜２０００Åの厚さに
成長し、ついで、反応性イオンエッチング（ＲＩＥ）法
によりシリコン窒化膜１１をほぼ垂直方向にエッチング
する。そのエッチャントは例えばフレオン系ガスであ
る。
【００３４】これにより、Ｎウェル２とＰウェル３の境
界線Ｌを横切るＢＳＧ膜１０の縁の側面にシリコン窒化
膜１１を選択的に残存させる。このシリコン窒化膜１０
を耐酸化性及び絶縁性のサイドウォール１２とする。こ
れに伴い、そのＢＳＧ膜１０の側方のサイドウォール１
２の平面形状は図１(b) に示すような階段状になる。続
いて、ＢＳＧ膜１０及びサイドウォール１２をマスクに
使用して、Ｐウェル３側に存在するシリコン層９の上層
部に砒素や燐のようなｎ型不純物をイオン注入する。さ
らに、シリコン層９に注入されたｎ型不純物を活性化
し、かつＢＳＧ膜１０内のホウ素をその下のシリコン層
９に拡散するために、ＢＳＧ膜１０及びシリコン層９を
９００℃程度の温度で加熱する。これにより、ＢＳＧ膜
１０の下のシリコン層９は不純物濃度１×１０20atoms/
cm3 のｐ型不純物領域１３となり、イオン注入された領
域のシリコン層９は不純物濃度１×１０20atoms/cm3 の
ｎ型不純物領域１４となる。この場合、シリコン層９の
うちサイドウォール１２に覆われている領域では、ｐ型
及びｎ型の不純物が拡散してｐｎ接合が形成される。
界線Ｌを横切るＢＳＧ膜１０の縁の側面にシリコン窒化
膜１１を選択的に残存させる。このシリコン窒化膜１０
を耐酸化性及び絶縁性のサイドウォール１２とする。こ
れに伴い、そのＢＳＧ膜１０の側方のサイドウォール１
２の平面形状は図１(b) に示すような階段状になる。続
いて、ＢＳＧ膜１０及びサイドウォール１２をマスクに
使用して、Ｐウェル３側に存在するシリコン層９の上層
部に砒素や燐のようなｎ型不純物をイオン注入する。さ
らに、シリコン層９に注入されたｎ型不純物を活性化
し、かつＢＳＧ膜１０内のホウ素をその下のシリコン層
９に拡散するために、ＢＳＧ膜１０及びシリコン層９を
９００℃程度の温度で加熱する。これにより、ＢＳＧ膜
１０の下のシリコン層９は不純物濃度１×１０20atoms/
cm3 のｐ型不純物領域１３となり、イオン注入された領
域のシリコン層９は不純物濃度１×１０20atoms/cm3 の
ｎ型不純物領域１４となる。この場合、シリコン層９の
うちサイドウォール１２に覆われている領域では、ｐ型
及びｎ型の不純物が拡散してｐｎ接合が形成される。
【００３５】続いて、図４(a) に示すように、緩衝フッ
酸によってＢＳＧ膜１０を選択的に除去した後に、サイ
ドウォール１２を耐酸化性マスクに使用してシリコン層
９の表面を熱酸化して膜厚５００〜１０００ÅのSiO2膜
（絶縁膜）１５を形成する。この場合、サイドウォール
１２の下にはSiO2膜１５が形成されないので、ここに
は、SiO2膜１５の開口部２３が同時に形成されることに
なる。
酸によってＢＳＧ膜１０を選択的に除去した後に、サイ
ドウォール１２を耐酸化性マスクに使用してシリコン層
９の表面を熱酸化して膜厚５００〜１０００ÅのSiO2膜
（絶縁膜）１５を形成する。この場合、サイドウォール
１２の下にはSiO2膜１５が形成されないので、ここに
は、SiO2膜１５の開口部２３が同時に形成されることに
なる。
【００３６】なお、この熱酸化の時に、前記したＢＳＧ
膜１０からのシリコン層９へのｐ型不純物の拡散とシリ
コン層９内のｎ型不純物の活性化を同時に行ってもよ
い。この場合には、ＢＳＧ膜１０は除去せずにそのまま
シリコン層９の上に残すことになる。次に、ＭＯＳトラ
ンジスタのデュアルゲートのパターニング工程に入る。
膜１０からのシリコン層９へのｐ型不純物の拡散とシリ
コン層９内のｎ型不純物の活性化を同時に行ってもよ
い。この場合には、ＢＳＧ膜１０は除去せずにそのまま
シリコン層９の上に残すことになる。次に、ＭＯＳトラ
ンジスタのデュアルゲートのパターニング工程に入る。
【００３７】図１(c) 及び図４(b) に示すように、フォ
トリソグラフィー法によりシリコン層９とその上のSiO2
膜１５及びサイドウォール１２をパターニングする。こ
れにより、第一の活性領域５と第二の活性領域６を通る
２つのストライプ状のデュアルゲートパターン１６，１
７を分離して形成する。これらのストライプパターン１
６，１７は、第一の活性領域５のＴ字の横線に対応する
領域を直行して通過するとともに、第二の活性領域６の
Ｕ字の下線に対応する領域を跨ぐように配置されてい
る。
トリソグラフィー法によりシリコン層９とその上のSiO2
膜１５及びサイドウォール１２をパターニングする。こ
れにより、第一の活性領域５と第二の活性領域６を通る
２つのストライプ状のデュアルゲートパターン１６，１
７を分離して形成する。これらのストライプパターン１
６，１７は、第一の活性領域５のＴ字の横線に対応する
領域を直行して通過するとともに、第二の活性領域６の
Ｕ字の下線に対応する領域を跨ぐように配置されてい
る。
【００３８】このようなデュアルゲートパターン１６，
１７を形成する際には、同時に、第二の活性領域６のう
ちＵ字の２つの縦線に対応する領域を通り、しかも、デ
ュアルゲートパターン１６，１７と直交する方向に延び
るワードラインパターン１８を形成する。デュアルゲー
トパターン１６，１７のうち第一の活性領域５に重なる
部分は、図９に示す負荷トランジスタＱ1 ，Ｑ2 のゲー
ト電極として機能し、また、第二の活性領域６に重なる
部分は、駆動トランジスタＱ3 ，Ｑ4 のゲート電極とし
て機能する。さらに、ワードラインパターン１８のうち
第二の活性領域６に重なる部分は、転送トランジスタＱ
5 ，Ｑ6 のゲート電極として機能する。
１７を形成する際には、同時に、第二の活性領域６のう
ちＵ字の２つの縦線に対応する領域を通り、しかも、デ
ュアルゲートパターン１６，１７と直交する方向に延び
るワードラインパターン１８を形成する。デュアルゲー
トパターン１６，１７のうち第一の活性領域５に重なる
部分は、図９に示す負荷トランジスタＱ1 ，Ｑ2 のゲー
ト電極として機能し、また、第二の活性領域６に重なる
部分は、駆動トランジスタＱ3 ，Ｑ4 のゲート電極とし
て機能する。さらに、ワードラインパターン１８のうち
第二の活性領域６に重なる部分は、転送トランジスタＱ
5 ，Ｑ6 のゲート電極として機能する。
【００３９】なお、図１(c) において、２つのワードラ
インパターン１８，１９が形成されている。これは、第
二の活性領域６と同じ機能を有する別の活性領域が第二
の活性領域６に連続して形成されているからであり、そ
こには、別のＳＲＡＭセルのワードライン１９が形成さ
れている。次に、ＭＯＳトランジスタのＬＤＤ構造のソ
ース領域、ドレイン領域を形成する工程に入る。
インパターン１８，１９が形成されている。これは、第
二の活性領域６と同じ機能を有する別の活性領域が第二
の活性領域６に連続して形成されているからであり、そ
こには、別のＳＲＡＭセルのワードライン１９が形成さ
れている。次に、ＭＯＳトランジスタのＬＤＤ構造のソ
ース領域、ドレイン領域を形成する工程に入る。
【００４０】図４(b) に示すように、ホウ素のようなｐ
型不純物を第一の活性領域５にイオン注入してソース領
域及びドレイン領域の浅いｐ型不純物拡散層２０ｐを形
成する。その不純物濃度は１×１０18〜１×１０19atom
s ／cm3 である。さらに、砒素、燐のようなｎ型不純物
を第二の活性領域６にイオン注入して浅いｎ型不純物拡
散層２０ｎを形成する。その不純物濃度は１×１０18〜
１×１０19atoms ／cm 3 である。これらのｐ型及びｎ型
の不純物をイオン注入する際には、フィールド絶縁膜４
とデュアルゲートパターン１６，１７、ワードラインパ
ターン１８，１９をマスクとして使用する。
型不純物を第一の活性領域５にイオン注入してソース領
域及びドレイン領域の浅いｐ型不純物拡散層２０ｐを形
成する。その不純物濃度は１×１０18〜１×１０19atom
s ／cm3 である。さらに、砒素、燐のようなｎ型不純物
を第二の活性領域６にイオン注入して浅いｎ型不純物拡
散層２０ｎを形成する。その不純物濃度は１×１０18〜
１×１０19atoms ／cm 3 である。これらのｐ型及びｎ型
の不純物をイオン注入する際には、フィールド絶縁膜４
とデュアルゲートパターン１６，１７、ワードラインパ
ターン１８，１９をマスクとして使用する。
【００４１】続いて、全体にSiO2のような絶縁膜をＣＶ
Ｄ法により１０００Åの厚さに形成した後に、図２(a)
に示すように、この絶縁膜をＲＩＥ法により略垂直エッ
チングしてデュアルゲートパターン１６，１７及びワー
ドラインパターン１８，１９の側面に絶縁性サイドウォ
ール２１を形成する。これにより、デュアルゲートパタ
ーン１６，１７及びワードラインパターン１８，１９の
それぞれの上面と側面は絶縁膜に覆われた状態になる。
Ｄ法により１０００Åの厚さに形成した後に、図２(a)
に示すように、この絶縁膜をＲＩＥ法により略垂直エッ
チングしてデュアルゲートパターン１６，１７及びワー
ドラインパターン１８，１９の側面に絶縁性サイドウォ
ール２１を形成する。これにより、デュアルゲートパタ
ーン１６，１７及びワードラインパターン１８，１９の
それぞれの上面と側面は絶縁膜に覆われた状態になる。
【００４２】そして、デュアルゲートパターン１６，１
７、ワードラインパターン１８，１９、フィールド絶縁
膜４及びサイドウォール２１をマスクに使用して、第一
の活性領域５にはホウ素のようなｐ型不純物をイオン注
入し、また、第二の活性領域６には燐のようなｎ型不純
物をイオン注入して、それらの領域に図４(c) に示すよ
うなｐ型不純物拡散層２２ｐとｎ型不純物拡散層２２ｎ
を深く形成する。この場合、ｐ型不純物拡散層２２ｐの
不純物濃度は１×１０20atoms ／cm3 、ｎ型不純物拡散
層２２ｎの不純物濃度は１×１０20atoms ／cm3 であ
る。
７、ワードラインパターン１８，１９、フィールド絶縁
膜４及びサイドウォール２１をマスクに使用して、第一
の活性領域５にはホウ素のようなｐ型不純物をイオン注
入し、また、第二の活性領域６には燐のようなｎ型不純
物をイオン注入して、それらの領域に図４(c) に示すよ
うなｐ型不純物拡散層２２ｐとｎ型不純物拡散層２２ｎ
を深く形成する。この場合、ｐ型不純物拡散層２２ｐの
不純物濃度は１×１０20atoms ／cm3 、ｎ型不純物拡散
層２２ｎの不純物濃度は１×１０20atoms ／cm3 であ
る。
【００４３】なお、ｐ型とｎ型の不純物を打ち分ける場
合には、図示しないフォトレジストのパターンをマスク
として使用する。以上のｎ型不拡散層２０ｎ，２２ｎと
ｐ型不純物拡散層２０ｎ，２２ｐによりＬＤＤ構造のソ
ース領域、ドレイン領域が構成され、ＭＯＳトランジス
タの形成工程が終わる。これにより、負荷トランジスタ
Ｑ1 ，Ｑ2 、駆動トランジスタＱ 3 ，Ｑ4 及び転送トラ
ンジスタＱ5 ，Ｑ6 が第一、第二の活性領域５，６に存
在する（図２(a))。
合には、図示しないフォトレジストのパターンをマスク
として使用する。以上のｎ型不拡散層２０ｎ，２２ｎと
ｐ型不純物拡散層２０ｎ，２２ｐによりＬＤＤ構造のソ
ース領域、ドレイン領域が構成され、ＭＯＳトランジス
タの形成工程が終わる。これにより、負荷トランジスタ
Ｑ1 ，Ｑ2 、駆動トランジスタＱ 3 ，Ｑ4 及び転送トラ
ンジスタＱ5 ，Ｑ6 が第一、第二の活性領域５，６に存
在する（図２(a))。
【００４４】次に、デュアルゲートパターン１６，１７
上のシリコン窒化膜よりなるサイドウォール１２を熱燐
酸によって除去し、これにより、図２(b) に示すよう
に、デュアルゲートパターン１６，１７のシリコン層９
を露出するための開口部２３を開口する。尚、シリコン
窒化膜よりなるサイドウォール１２の除去は、シリコン
層９の表面を酸化してSiO2膜１５を形成した直後に行っ
てもよい。
上のシリコン窒化膜よりなるサイドウォール１２を熱燐
酸によって除去し、これにより、図２(b) に示すよう
に、デュアルゲートパターン１６，１７のシリコン層９
を露出するための開口部２３を開口する。尚、シリコン
窒化膜よりなるサイドウォール１２の除去は、シリコン
層９の表面を酸化してSiO2膜１５を形成した直後に行っ
てもよい。
【００４５】次に、サリサイド技術によってシリコン層
の表面にシリサイド層を形成する工程に入る。図５(a)
、図６(a) に示すように、各トランジスタを覆うよう
にCo、Ti、Niその他の金属膜２５をスパッタにより形成
した後に、その金属膜２５を６００〜７００℃で加熱す
る。これにより、図２(b) 、図５(a) 、図６(a) に示す
ように、デュアルゲートパターン１６，１７を構成する
シリコン層９のうちの開口部２３から露出した部分の表
面と、デュアルゲートパターン１６，１７及びワードラ
インパターン１８，１９に覆われない第一及び第二の活
性領域（ソース／ドレイン領域）５，６にあるシリコン
層の表面に、それぞれ金属シリサイド層２６ａ〜２６ｊ
を形成する。金属膜２５としてTi、Co、Niがあり、その
シリサイドはTiSi、CoSi、NiSiである。これに続いて、
図５(b) 、図６(b) に示すように、H2O2＋H2SO4 混合液
によるウエットエッチング法によってシリコンと反応し
なかった金属膜２５を選択的に除去する。必要なら、そ
の後に第２の熱処理を加えてもよい。
の表面にシリサイド層を形成する工程に入る。図５(a)
、図６(a) に示すように、各トランジスタを覆うよう
にCo、Ti、Niその他の金属膜２５をスパッタにより形成
した後に、その金属膜２５を６００〜７００℃で加熱す
る。これにより、図２(b) 、図５(a) 、図６(a) に示す
ように、デュアルゲートパターン１６，１７を構成する
シリコン層９のうちの開口部２３から露出した部分の表
面と、デュアルゲートパターン１６，１７及びワードラ
インパターン１８，１９に覆われない第一及び第二の活
性領域（ソース／ドレイン領域）５，６にあるシリコン
層の表面に、それぞれ金属シリサイド層２６ａ〜２６ｊ
を形成する。金属膜２５としてTi、Co、Niがあり、その
シリサイドはTiSi、CoSi、NiSiである。これに続いて、
図５(b) 、図６(b) に示すように、H2O2＋H2SO4 混合液
によるウエットエッチング法によってシリコンと反応し
なかった金属膜２５を選択的に除去する。必要なら、そ
の後に第２の熱処理を加えてもよい。
【００４６】これにより、シリサイド２６ａ，２６ｂを
介してデュアルゲートパターン１６，１７内のｐ型不純
物領域１３とｎ型不純物領域１４が接続され、デュアル
ゲートが完成する。次に、ＭＯＳトランジスタ同士を接
続する近接配線の形成工程と、電源配線やビット配線等
に接続されるコンタクトパッドの形成工程に移る。
介してデュアルゲートパターン１６，１７内のｐ型不純
物領域１３とｎ型不純物領域１４が接続され、デュアル
ゲートが完成する。次に、ＭＯＳトランジスタ同士を接
続する近接配線の形成工程と、電源配線やビット配線等
に接続されるコンタクトパッドの形成工程に移る。
【００４７】ＰＶＤ法、ＣＶＤ法等により、ＭＯＳトラ
ンジスタを覆うTiＷ、TiＮ、Ｗ、ポリサイド、シリサイ
ド等の導電膜２４を形成した後に、この導電膜２４をフ
ォトリソグラフィーによりパターニングする。これによ
り、図２(c) に示すように、負荷トランジスタＱ1 （Ｑ
2 ）のドレイン領域Ｄ1 （Ｄ2 ）と駆動トランジスタＱ
3 （Ｑ4 ）のドレイン領域Ｄ3 （Ｄ4）を接続して２組
のＣＭＯＳインバータを構成するための配線２７（２
８）を形成するとともに、それらの配線２７（２８）を
自己のＭＯＳインバータのデュアルゲートパターン１６
（１７）を越えて隣のＣＭＯＳインバータのデュアルゲ
ートパターン１７（１６）のシリサイド層２６ｂ（２６
ａ）まで延ばしてクロスカップリングを行う。同時に、
２つの負荷トランジスタＱ1 ，Ｑ2 の共通なソース領域
Ｓ12及びその周囲と、２つの駆動トランジスタＱ3 ，Ｑ
4 の共通なソース領域Ｓ34及びその周囲と、ビット線Ｂ
Ｌ，ＢＬバーが接続される転送トランジスタＱ5 ，Ｑ6
のソース／ドレイン領域ＳＤ5 ，ＳＤ6 及びその周囲と
にそれぞれコンタクトパッド３０〜３３を形成する（図
６(c) 参照）。
ンジスタを覆うTiＷ、TiＮ、Ｗ、ポリサイド、シリサイ
ド等の導電膜２４を形成した後に、この導電膜２４をフ
ォトリソグラフィーによりパターニングする。これによ
り、図２(c) に示すように、負荷トランジスタＱ1 （Ｑ
2 ）のドレイン領域Ｄ1 （Ｄ2 ）と駆動トランジスタＱ
3 （Ｑ4 ）のドレイン領域Ｄ3 （Ｄ4）を接続して２組
のＣＭＯＳインバータを構成するための配線２７（２
８）を形成するとともに、それらの配線２７（２８）を
自己のＭＯＳインバータのデュアルゲートパターン１６
（１７）を越えて隣のＣＭＯＳインバータのデュアルゲ
ートパターン１７（１６）のシリサイド層２６ｂ（２６
ａ）まで延ばしてクロスカップリングを行う。同時に、
２つの負荷トランジスタＱ1 ，Ｑ2 の共通なソース領域
Ｓ12及びその周囲と、２つの駆動トランジスタＱ3 ，Ｑ
4 の共通なソース領域Ｓ34及びその周囲と、ビット線Ｂ
Ｌ，ＢＬバーが接続される転送トランジスタＱ5 ，Ｑ6
のソース／ドレイン領域ＳＤ5 ，ＳＤ6 及びその周囲と
にそれぞれコンタクトパッド３０〜３３を形成する（図
６(c) 参照）。
【００４８】これらのコンタクトパッド３０〜３３の一
部はデュアルゲートパターン１６，１７やワードライン
パターン１８，１９の一部に重なるが、それらは直に接
触することはない。なぜなら、デュアルゲートパターン
１６，１７やワードラインパターン１８，１９には絶縁
膜１５，２１が形成されているからである。以上のよう
にＳＲＡＭセルを構成する６個のＭＯＳトランジスタの
形成とそれらを接続する配線の形成を終えた後に、ビッ
ト線、電源配線の接続工程に移る。
部はデュアルゲートパターン１６，１７やワードライン
パターン１８，１９の一部に重なるが、それらは直に接
触することはない。なぜなら、デュアルゲートパターン
１６，１７やワードラインパターン１８，１９には絶縁
膜１５，２１が形成されているからである。以上のよう
にＳＲＡＭセルを構成する６個のＭＯＳトランジスタの
形成とそれらを接続する配線の形成を終えた後に、ビッ
ト線、電源配線の接続工程に移る。
【００４９】図６(d) に示すように、ＭＯＳトランジス
タをＣＶＤ膜よりなる層間絶縁膜３４ａで覆った後に、
フォトリソグラフィー法により第一の層間絶縁膜３４ａ
をパターニングしてコンタクトホール（不図示）を形成
した後に、層間絶縁膜３４ａの上にタングステンやアル
ミニウムなどの一層目金属膜をスパッタにより形成し、
これをパターニングして電源配線を形成する。
タをＣＶＤ膜よりなる層間絶縁膜３４ａで覆った後に、
フォトリソグラフィー法により第一の層間絶縁膜３４ａ
をパターニングしてコンタクトホール（不図示）を形成
した後に、層間絶縁膜３４ａの上にタングステンやアル
ミニウムなどの一層目金属膜をスパッタにより形成し、
これをパターニングして電源配線を形成する。
【００５０】次に、第二の層間絶縁膜３４ｂにより電源
配線を覆った後に、第一及び第二の層間絶縁膜３４ａ，
３４ｂをパターニングして２つの転送トランジスタ
Ｑ5 ，Ｑ 6 のソース／ドレイン領域ＳＤ5 ，ＳＤ6 のう
ちビット線ＢＬ，ＢＬバーを接続しようとする領域にコ
ンタクトホール３５を形成する。この場合、コンタクト
ホール３５を形成しようとする領域の下にはコンタクト
パッド３２が形成され、そのコンタクトパッド３２の一
部はソース／ドレイン領域ＳＤ5 ，ＳＤ6 に接続されて
いるので、コンタクトホール形成の際の露光マスクなど
の位置合わせの余裕が確保されている。
配線を覆った後に、第一及び第二の層間絶縁膜３４ａ，
３４ｂをパターニングして２つの転送トランジスタ
Ｑ5 ，Ｑ 6 のソース／ドレイン領域ＳＤ5 ，ＳＤ6 のう
ちビット線ＢＬ，ＢＬバーを接続しようとする領域にコ
ンタクトホール３５を形成する。この場合、コンタクト
ホール３５を形成しようとする領域の下にはコンタクト
パッド３２が形成され、そのコンタクトパッド３２の一
部はソース／ドレイン領域ＳＤ5 ，ＳＤ6 に接続されて
いるので、コンタクトホール形成の際の露光マスクなど
の位置合わせの余裕が確保されている。
【００５１】ビアホール及びコンタクトホール３５を形
成した後に、第二の層間絶縁膜３４ｂの上とコンタクト
ホール３５内に２層目金属を形成し、これをパーニング
してビット線３８を形成し、ヴィヤホール及びコンタク
トホール３５を通して転送トランジスタのソース／ドレ
イン領域ＳＤ5 、ＳＤ6 に接続する。なお、２つの駆動
トランジスタＱ3 ，Ｑ4 の共通なソース領域Ｓ34の上に
はコンタクトホール３６を介してＶss電源配線を、同様
にして、２つの負荷トランジスタＱ5 ，Ｑ6 の共通なソ
ース領域Ｓ12の上にはコンタクトホール３７を介してＶ
cc電源配線を前記１層目金属膜により形成する（図２
(c))。
成した後に、第二の層間絶縁膜３４ｂの上とコンタクト
ホール３５内に２層目金属を形成し、これをパーニング
してビット線３８を形成し、ヴィヤホール及びコンタク
トホール３５を通して転送トランジスタのソース／ドレ
イン領域ＳＤ5 、ＳＤ6 に接続する。なお、２つの駆動
トランジスタＱ3 ，Ｑ4 の共通なソース領域Ｓ34の上に
はコンタクトホール３６を介してＶss電源配線を、同様
にして、２つの負荷トランジスタＱ5 ，Ｑ6 の共通なソ
ース領域Ｓ12の上にはコンタクトホール３７を介してＶ
cc電源配線を前記１層目金属膜により形成する（図２
(c))。
【００５２】それらのコンタクトホール３６，３７の下
には、上記したようにコンタクトパッド３０，３１が形
成されているので、コンタクトホール３６，３７を形成
する際の位置合わせに余裕ができる。ところで、上記し
たように、デュアルゲートパターン１６，１７の上面の
シリサイド層２６ａ，２６ｂは、自己整合的に形成され
た幅の狭いサイドウォール１２が除去された領域に形成
されているので、そのシリサイド層２６ａ，２６ｂの面
積は0.２×0.３μｍ程度と極めて狭くなる。この結果、
シリサイド層２６ａ，２６ｂの面積が小さくなった分だ
け、第一の活性領域５と第二の活性領域６の間の距離を
小さくしても素子形成に支障がなくなる。これは、ＳＲ
ＡＭセルの微細化がさらに進むことを意味する。
には、上記したようにコンタクトパッド３０，３１が形
成されているので、コンタクトホール３６，３７を形成
する際の位置合わせに余裕ができる。ところで、上記し
たように、デュアルゲートパターン１６，１７の上面の
シリサイド層２６ａ，２６ｂは、自己整合的に形成され
た幅の狭いサイドウォール１２が除去された領域に形成
されているので、そのシリサイド層２６ａ，２６ｂの面
積は0.２×0.３μｍ程度と極めて狭くなる。この結果、
シリサイド層２６ａ，２６ｂの面積が小さくなった分だ
け、第一の活性領域５と第二の活性領域６の間の距離を
小さくしても素子形成に支障がなくなる。これは、ＳＲ
ＡＭセルの微細化がさらに進むことを意味する。
【００５３】また、デュアルゲートパターン１６，１７
のシリサイド層２６ａ，２６ｂの上に形成する耐酸化性
のパターンをフォトリソグラフィーにより形成すること
も考えられる。しかし、フォトリソグラフィーによれ
ば、レジストパターンの形成工程が加わることになるの
で、フォトマスクなどの位置合わせ余裕を確保する必要
が生じパターンが大きくなるという不都合はある。但
し、デュアルゲートにこだわる必要がない場合、つまり
シングルゲートの場合には有効な方法となる。
のシリサイド層２６ａ，２６ｂの上に形成する耐酸化性
のパターンをフォトリソグラフィーにより形成すること
も考えられる。しかし、フォトリソグラフィーによれ
ば、レジストパターンの形成工程が加わることになるの
で、フォトマスクなどの位置合わせ余裕を確保する必要
が生じパターンが大きくなるという不都合はある。但
し、デュアルゲートにこだわる必要がない場合、つまり
シングルゲートの場合には有効な方法となる。
【００５４】上記した説明では、１つのＳＲＡＭセルの
製造工程を説明したが、半導体記憶装置においては、多
数のＳＲＡＭセルが基板上に形成される。なお、上記し
た説明では、ＢＳＧ膜１０をパターニングして第二の活
性領域５のシリコン層９を露出するようにしたが、ＢＳ
Ｇ膜１０の代わりにＰＳＧ膜（不図示）を形成し、この
ＰＳＧ膜をパターニングして第一の活性領域５側のシリ
コン層９を露出するようにしてもよい。この場合、その
ＰＳＧ膜からシリコン層９にリンを拡散するとともに、
ＰＳＧ膜に覆われないシリコン層９にはＢ、ＢＦ2のイ
オンを注入、拡散する。この場合、サイドウォール１２
は、ＰＳＧ膜の側壁に形成する。 （第２実施例）ところで、デュアルゲートパターン１
６，１７のｐ型不純物領域１３とｎ型不純物領域１４の
境界にシリサイド層２６ａ，２６ｂを形成する工程にお
いては、その境界でのｐ型不純物とｎ型不純物の相互拡
散が大きく、上記したサイドウォール１２の面積だけで
は不十分なこともある。そのような場合には、次のよう
な工程を採用する。
製造工程を説明したが、半導体記憶装置においては、多
数のＳＲＡＭセルが基板上に形成される。なお、上記し
た説明では、ＢＳＧ膜１０をパターニングして第二の活
性領域５のシリコン層９を露出するようにしたが、ＢＳ
Ｇ膜１０の代わりにＰＳＧ膜（不図示）を形成し、この
ＰＳＧ膜をパターニングして第一の活性領域５側のシリ
コン層９を露出するようにしてもよい。この場合、その
ＰＳＧ膜からシリコン層９にリンを拡散するとともに、
ＰＳＧ膜に覆われないシリコン層９にはＢ、ＢＦ2のイ
オンを注入、拡散する。この場合、サイドウォール１２
は、ＰＳＧ膜の側壁に形成する。 （第２実施例）ところで、デュアルゲートパターン１
６，１７のｐ型不純物領域１３とｎ型不純物領域１４の
境界にシリサイド層２６ａ，２６ｂを形成する工程にお
いては、その境界でのｐ型不純物とｎ型不純物の相互拡
散が大きく、上記したサイドウォール１２の面積だけで
は不十分なこともある。そのような場合には、次のよう
な工程を採用する。
【００５５】まず、図３(b) に示す状態となった後に、
図７(a) に示すようにＢＳＧ膜１０と半導体層９の上に
シリコン窒化膜１１を積層する。さらに、シリコン窒化
膜１１とエッチング選択比を異ならせることができる
膜、例えばＰＳＧ膜４０をシリコン窒化膜１１の上に形
成する。このＰＳＧ膜４０の膜厚は、ｐ型不純物とｎ型
不純物のそれぞれの拡散長の２倍程度、例えば５０００
Åの厚さにする。ＰＳＧ膜４０はストレスが小さいの
で、膜厚を厚くしても悪影響がない。
図７(a) に示すようにＢＳＧ膜１０と半導体層９の上に
シリコン窒化膜１１を積層する。さらに、シリコン窒化
膜１１とエッチング選択比を異ならせることができる
膜、例えばＰＳＧ膜４０をシリコン窒化膜１１の上に形
成する。このＰＳＧ膜４０の膜厚は、ｐ型不純物とｎ型
不純物のそれぞれの拡散長の２倍程度、例えば５０００
Åの厚さにする。ＰＳＧ膜４０はストレスが小さいの
で、膜厚を厚くしても悪影響がない。
【００５６】次に、図７(b) に示すように、ＰＳＧ膜４
０をＲＩＥ法により略垂直方向に異方性エッチングし、
これにより、ＢＳＧ膜１０の縁部の周囲に生じるシリコ
ン窒化膜１１の段差の側面にのみＰＳＧ膜４０を残存さ
せる。そして、パターニングされたＰＳＧ膜４０をマス
クにしてシリコン窒化膜１１をエッチングすると、図７
(c) に示すように、ＢＳＧ膜１０の側方にシリコン窒化
膜１１よりなるサイドウォール１２ａが形成される。
０をＲＩＥ法により略垂直方向に異方性エッチングし、
これにより、ＢＳＧ膜１０の縁部の周囲に生じるシリコ
ン窒化膜１１の段差の側面にのみＰＳＧ膜４０を残存さ
せる。そして、パターニングされたＰＳＧ膜４０をマス
クにしてシリコン窒化膜１１をエッチングすると、図７
(c) に示すように、ＢＳＧ膜１０の側方にシリコン窒化
膜１１よりなるサイドウォール１２ａが形成される。
【００５７】この後に、第１実施例で説明した工程に従
って、シリコン層９に不純物を導入してｐ型不純物領域
１３とｎ型不純物領域１４を形成する。ついで、ＢＳＧ
膜１０を除去してから、図７(c) に示すように、サイド
ウォール１２ａに覆われないシリコン層９の表面を酸化
してSiO2膜１５を形成する。この後に、シリコン層９を
パターニングしてデュアルゲートパターン１６，１７を
形成し、続いてサイドウォール１２ａを除去し、あるい
は先にサイドウォール１２ａを除去した後、デュアルゲ
ートパターン１６，１７を形成し、露出したシリコン層
９の表面に第１実施例の工程に従ってシリサイド層２６
ａを形成する（図７(d))。
って、シリコン層９に不純物を導入してｐ型不純物領域
１３とｎ型不純物領域１４を形成する。ついで、ＢＳＧ
膜１０を除去してから、図７(c) に示すように、サイド
ウォール１２ａに覆われないシリコン層９の表面を酸化
してSiO2膜１５を形成する。この後に、シリコン層９を
パターニングしてデュアルゲートパターン１６，１７を
形成し、続いてサイドウォール１２ａを除去し、あるい
は先にサイドウォール１２ａを除去した後、デュアルゲ
ートパターン１６，１７を形成し、露出したシリコン層
９の表面に第１実施例の工程に従ってシリサイド層２６
ａを形成する（図７(d))。
【００５８】ところで、上記した耐酸化性のサイドウォ
ール１２ａは、第１実施例のサイドウォール１２よりも
第二の活性領域６の方に広がっている。これにより、デ
ュアルゲートパターン１６，１７の上のシリサイド層２
６ａ，２６ｂが広くなる。この結果、ｐ型不純物とｎ型
不純物の拡散距離が大きくても、シリサイド層２６ａ，
２６ｂは、その拡張によりｐ型不純物領域１３とｎ型不
純物領域１４の高濃度部分に接続されるので、ｐ型不純
物領域１３とｎ型不純物領域１４を確実に電気的に接続
する。 （第３実施例）上記した実施例では、ＭＯＳトランジス
タのソース領域又はドレイン領域にコンタクトパッド３
０〜３３を形成するようにしているが、このようなコン
タクトパッド３０〜３３を形成しない場合には、次のよ
うに工程を行う。
ール１２ａは、第１実施例のサイドウォール１２よりも
第二の活性領域６の方に広がっている。これにより、デ
ュアルゲートパターン１６，１７の上のシリサイド層２
６ａ，２６ｂが広くなる。この結果、ｐ型不純物とｎ型
不純物の拡散距離が大きくても、シリサイド層２６ａ，
２６ｂは、その拡張によりｐ型不純物領域１３とｎ型不
純物領域１４の高濃度部分に接続されるので、ｐ型不純
物領域１３とｎ型不純物領域１４を確実に電気的に接続
する。 （第３実施例）上記した実施例では、ＭＯＳトランジス
タのソース領域又はドレイン領域にコンタクトパッド３
０〜３３を形成するようにしているが、このようなコン
タクトパッド３０〜３３を形成しない場合には、次のよ
うに工程を行う。
【００５９】まず、負荷トランジスタＱ1 ，Ｑ2 と駆動
トランジスタＱ3 ，Ｑ4 の接続を終えた後に、図８(a)
に示すように、全てのＭＯＳトランジスタを酸化アルミ
ニウム膜（Al2O3)４１で覆い、続いてＳＯＧよりなる層
間絶縁膜３４を形成する。次に、図８(b) に示すように
層間絶縁膜３４にコンタクトホール３５を形成する。そ
の層間絶縁膜３４は酸化アルミニウムに対してエッチン
グ選択性があるので、コンタクトホール３５を形成する
際に、ワードラインパターン１８，１９やデュアルゲー
トパターン１６，１７を覆う絶縁膜１５，２１が除去さ
れることはない。そして、コンタクトホール３５から露
出した酸化アルミニウム膜４１をスパッタエッチによっ
て選択的に除去すればソース／ドレイン領域ＳＤ5 が現
れる。また、酸化アルミニニウムに代えてシリコンチッ
化膜を使用しても同様の効果が期待できる。 （その他の実施例）上記したコンタクトパッド３０〜３
３は、デュアルゲートパターンに接続される配線と同時
にパターニングされればよく、デュアルゲートパターン
の形成工程に左右されるものではなく、従来の工程によ
り形成されたデュアルゲートパターンに接続される配線
と同時にパターニングされてもよい。従来の工程では、
前記した開口部２３は、通常のフォトリソグラフィー法
により形成される。
トランジスタＱ3 ，Ｑ4 の接続を終えた後に、図８(a)
に示すように、全てのＭＯＳトランジスタを酸化アルミ
ニウム膜（Al2O3)４１で覆い、続いてＳＯＧよりなる層
間絶縁膜３４を形成する。次に、図８(b) に示すように
層間絶縁膜３４にコンタクトホール３５を形成する。そ
の層間絶縁膜３４は酸化アルミニウムに対してエッチン
グ選択性があるので、コンタクトホール３５を形成する
際に、ワードラインパターン１８，１９やデュアルゲー
トパターン１６，１７を覆う絶縁膜１５，２１が除去さ
れることはない。そして、コンタクトホール３５から露
出した酸化アルミニウム膜４１をスパッタエッチによっ
て選択的に除去すればソース／ドレイン領域ＳＤ5 が現
れる。また、酸化アルミニニウムに代えてシリコンチッ
化膜を使用しても同様の効果が期待できる。 （その他の実施例）上記したコンタクトパッド３０〜３
３は、デュアルゲートパターンに接続される配線と同時
にパターニングされればよく、デュアルゲートパターン
の形成工程に左右されるものではなく、従来の工程によ
り形成されたデュアルゲートパターンに接続される配線
と同時にパターニングされてもよい。従来の工程では、
前記した開口部２３は、通常のフォトリソグラフィー法
により形成される。
【００６０】また、上記した実施例のデュアルゲートの
形成工程は、ＳＲＡＭセルのＣＭＯＳだけではなく、そ
れ以外の半導体装置におけるＣＭＯＳのゲートにも適用
できる。
形成工程は、ＳＲＡＭセルのＣＭＯＳだけではなく、そ
れ以外の半導体装置におけるＣＭＯＳのゲートにも適用
できる。
【００６１】
【発明の効果】本発明によれば、自己整合的に形成され
た耐酸化性サイドウォールによってシリコンよりなる半
導体層のシリサイド形成領域を覆い、この耐酸化性サイ
ドウォールをマスクの一部に使用してｐ型及びｎ型の不
純物を打ち分け、さらに半導体層をパターニングしてデ
ュアルゲートパターンを形成した後に、耐酸化性サイド
ウォールをマスクに使用してデュアルゲートパターンの
表面を酸化し、ついで耐酸化性サイドウォールを選択的
に除去することにより露出した半導体層の表面をシリサ
イド化するようにしている。
た耐酸化性サイドウォールによってシリコンよりなる半
導体層のシリサイド形成領域を覆い、この耐酸化性サイ
ドウォールをマスクの一部に使用してｐ型及びｎ型の不
純物を打ち分け、さらに半導体層をパターニングしてデ
ュアルゲートパターンを形成した後に、耐酸化性サイド
ウォールをマスクに使用してデュアルゲートパターンの
表面を酸化し、ついで耐酸化性サイドウォールを選択的
に除去することにより露出した半導体層の表面をシリサ
イド化するようにしている。
【００６２】したがって、デュアルゲートにおいて、シ
リサイド化する領域の幅は極めて狭くなるので、デュア
ルゲートの縮小化が可能になり、ＳＲＡＭセルをさらに
微細化できる。しかも、半導体層に不純物イオンを注入
する際に使用するマスクの一部や、半導体層の表面の一
部を熱酸化するする際に使用する耐酸化性マスクとし
て、自己整合的に形成される耐酸化性サイドウォールを
使用しているので、フォトリソグラフィーによりマスク
を形成する場合に比べてスループットを向上できる。
リサイド化する領域の幅は極めて狭くなるので、デュア
ルゲートの縮小化が可能になり、ＳＲＡＭセルをさらに
微細化できる。しかも、半導体層に不純物イオンを注入
する際に使用するマスクの一部や、半導体層の表面の一
部を熱酸化するする際に使用する耐酸化性マスクとし
て、自己整合的に形成される耐酸化性サイドウォールを
使用しているので、フォトリソグラフィーによりマスク
を形成する場合に比べてスループットを向上できる。
【００６３】また、別の本発明によれば、活性領域のう
ちコンタクトホールを形成しようとする領域に配置され
るコンタクトパッドは、活性領域に形成されるＭＯＳト
ランジスタのゲート電極パターンの表面に現れるシリサ
イド層に接続される配線を構成する導電膜から形成して
いる。このため、コンタクトパッドをパターニングする
際にシリサイド層はコンタクトパッドと離間されて配置
されているため、両者が短絡することはなく、しかも、
コンタクトパッドを形成するための新たな工程を加える
必要をなくし、コンタクト窓の位置決めをソース／ドレ
イン拡散層にセルフアライン化することが可能となる。
ちコンタクトホールを形成しようとする領域に配置され
るコンタクトパッドは、活性領域に形成されるＭＯＳト
ランジスタのゲート電極パターンの表面に現れるシリサ
イド層に接続される配線を構成する導電膜から形成して
いる。このため、コンタクトパッドをパターニングする
際にシリサイド層はコンタクトパッドと離間されて配置
されているため、両者が短絡することはなく、しかも、
コンタクトパッドを形成するための新たな工程を加える
必要をなくし、コンタクト窓の位置決めをソース／ドレ
イン拡散層にセルフアライン化することが可能となる。
【図１】図１は、本発明の第１実施例であって、デュア
ルゲートを備えたＳＲＡＭセルの形成工程を示す平面図
（その１）である。
ルゲートを備えたＳＲＡＭセルの形成工程を示す平面図
（その１）である。
【図２】図２は、本発明の第１実施例であって、デュア
ルゲートを備えたＳＲＡＭセルの形成工程を示す平面図
（その２）である。
ルゲートを備えたＳＲＡＭセルの形成工程を示す平面図
（その２）である。
【図３】図３は、本発明の第１実施例のＳＲＡＭセルの
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の１）である。
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の１）である。
【図４】図４は、本発明の第１実施例のＳＲＡＭセルの
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の２）である。
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の２）である。
【図５】図５は、本発明の第１実施例のＳＲＡＭセルの
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の３）である。
形成工程を示す図１(a) のＡ−Ａ線から見た断面図（そ
の３）である。
【図６】図６は、本発明の第１実施例のＳＲＡＭセルの
形成工程を示す図１(a) のＢ−Ｂ線から見た断面図であ
る。
形成工程を示す図１(a) のＢ−Ｂ線から見た断面図であ
る。
【図７】図７は、本発明の第２実施例であって、デュア
ルゲートを備えたＳＲＡＭセルの形成工程を示す断面図
である。
ルゲートを備えたＳＲＡＭセルの形成工程を示す断面図
である。
【図８】図８は、本発明の第３実施例であって、デュア
ルゲートを備えたＳＲＡＭセルの形成工程を示す断面図
である。
ルゲートを備えたＳＲＡＭセルの形成工程を示す断面図
である。
【図９】６個のトランジスタを使用する一般的なＳＲＡ
Ｍセルの回路図である。
Ｍセルの回路図である。
【図１０】先行技術を示すＳＲＡＭセルの平面図であ
る。
る。
１ シリコン基板（半導体基板） ２ Ｎウェル ３ Ｐウェル ４ フィールド絶縁膜 ５ 第一の活性領域 ６ 第二の活性領域 ７、８ ゲート絶縁膜 ９ シリコン層（半導体層） １０ ＢＳＧ膜（絶縁膜） １１ シリコン窒化膜 １２ サイドウォール １３ ｐ型不純物領域 １４ ｎ型不純物領域 １５ SiO2膜（絶縁膜） １６、１７ デュアルゲートパターン １８、１９ ワードラインパターン ２０ｎ、２２ｎ ｎ型不純物拡散領域 ２０ｐ、２２ｐ ｐ型不純物拡散領域 ２１ サイドウォール ２３ 開口部 ２４ 導電膜 ２５ 高融点金属膜２６ａ〜２６ｊ シリサイド層 ２７ 配線 ３０〜３３ コンタクトパッド ３４ 層間絶縁膜 ３５〜３７ コンタクトホール ３８ ビット線接続
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/8244 H01L 27/092 H01L 27/11
Claims (5)
- 【請求項１】半導体層のうち第一の活性領域と第二の活
性領域を囲むフィールド酸化膜と、 前記第一の活性領域と前記第二の活性領域の上に形成さ
れ、かつ一体化されたゲート電極用パターンと、 前記ゲート電極用パターンの上の一部に形成されたシリ
サイド層と、 前記ゲート電極用パターンの上に形成されたシリサイド
層から前記第一及び第二の活性領域に延在する配線と、 前記配線を構成する導電膜から形成され、かつ、前記第
一の活性領域、前記第二の活性領域のうち前記導電膜よ
りも上層に形成される配線との接続部分とその周辺に形
成されたコンタクトパッドとを有することを特徴とする
半導体装置。 - 【請求項２】半導体層のうち活性領域を囲むフィールド
酸化膜と、 前記活性領域にある前記半導体層の表面に形成されたゲ
ート絶縁膜と、 前記ゲート絶縁膜の上に形成されて前記活性領域内から
外部に延びるゲート電極パターンと、 前記ゲート電極パターンの上の一部に形成されたシリサ
イド層と、 前記ゲート電極パターン上のシリサイド層に接続される
配線と、 前記配線を構成する導電膜から形成され、かつ、前記活
性領域のコンタクトホール形成領域及びその周辺に形成
されたコンタクトパッドとを有することを特徴とする半
導体装置。 - 【請求項３】半導体層のうち第一の活性領域と第二の活
性領域を囲むフィールド酸化膜と、 前記第一の活性領域と前記第二の活性領域の前記半導体
層の表面のそれぞれに形成されたゲート絶縁膜と、 前記ゲート絶縁膜及び前記フィールド酸化膜の上に並列
に形成された第一のゲート電極パターン及び第二のゲー
ト電極パターンと、 前記第一及び第二のゲート電極パターンのそれぞれの表
面を覆う絶縁膜の開口部内に形成されたシリサイド層
と、 前記第一のゲート電極パターンの上に形成されたシリサ
イド層から前記第二のゲート電極パターンを跨いで前記
第一の活性領域の不純物拡散層に接続される第一の配線
層と、 前記第二のゲート電極パターンの上に形成されたシリサ
イド層から前記第一のゲート電極パターンを跨いで前記
第二の活性領域の不純物拡散層に接続される第二の配線
層と、 前記第一及び第二の配線を構成する導電膜から形成さ
れ、かつ、前記活性領域のコンタクトホール形成領域及
びその周辺に形成されたコンタクトパッドとを有するこ
とを特徴とする半導体装置。 - 【請求項４】前記シリサイド層は、サリサイドにより形
成されることを特徴とする請求項１、請求項２又は請求
項３に記載の半導体装置。 - 【請求項５】前記導電膜は、タングステン、窒化チタ
ン、チタンタングステン、ポリサイド、シリサイドによ
り構成されていることを特徴とする請求項１、請求項２
又は請求項３に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02117294A JP3238820B2 (ja) | 1994-02-18 | 1994-02-18 | 半導体装置 |
| US08/363,517 US5691561A (en) | 1994-02-18 | 1994-12-23 | Semiconductor device and method for manufacturing semiconductor device |
| US08/877,201 US5902121A (en) | 1994-02-18 | 1997-06-17 | Semiconductor device and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02117294A JP3238820B2 (ja) | 1994-02-18 | 1994-02-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231044A JPH07231044A (ja) | 1995-08-29 |
| JP3238820B2 true JP3238820B2 (ja) | 2001-12-17 |
Family
ID=12047509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02117294A Expired - Lifetime JP3238820B2 (ja) | 1994-02-18 | 1994-02-18 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5691561A (ja) |
| JP (1) | JP3238820B2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| KR100881750B1 (ko) * | 2002-11-20 | 2009-02-06 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 제조방법 |
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