JP3068513B2 - 半導体装置、その製造方法 - Google Patents
半導体装置、その製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングトラ
ンジスタ等に利用される半導体装置と、その製造方法と
に関する。
ンジスタ等に利用される半導体装置と、その製造方法と
に関する。
【０００２】
【従来の技術】従来、ｐ型やｎ型の基板の内部にｐ＋型
やｎ＋型の領域を形成して電界効果型のトランジスタを
実現した半導体装置がある。このような半導体装置で
は、トランジスタのソース部と電源電極とを配線電極で
接続することが一般的であるが、例えば、配線電極を電
源電極と一体に形成した場合には、配線電極とソース部
とのコンタクトを形成する必要があり、配線電極をソー
ス部と一体に形成した場合には、配線電極と電源電極と
のコンタクトを形成する必要がある。このようなコンタ
クトは、半導体装置の生産性を低下させることになり、
半導体装置の表面の面積も増加させるために好ましくな
い。
やｎ＋型の領域を形成して電界効果型のトランジスタを
実現した半導体装置がある。このような半導体装置で
は、トランジスタのソース部と電源電極とを配線電極で
接続することが一般的であるが、例えば、配線電極を電
源電極と一体に形成した場合には、配線電極とソース部
とのコンタクトを形成する必要があり、配線電極をソー
ス部と一体に形成した場合には、配線電極と電源電極と
のコンタクトを形成する必要がある。このようなコンタ
クトは、半導体装置の生産性を低下させることになり、
半導体装置の表面の面積も増加させるために好ましくな
い。
【０００３】このような課題を解決した一従来例とし
て、特開平２−２８３０６２号公報に開示されている半
導体装置を図２を参照して以下に説明する。なお、図面
は半導体装置であるＣＭＯＳ(Ｃomplementary Ｍetal
Ｏxide Ｓemiconductor)回路の構造を示し、(ａ)は平
面図、(ｂ)は(ａ)のＡ−Ａ断面図である。
て、特開平２−２８３０６２号公報に開示されている半
導体装置を図２を参照して以下に説明する。なお、図面
は半導体装置であるＣＭＯＳ(Ｃomplementary Ｍetal
Ｏxide Ｓemiconductor)回路の構造を示し、(ａ)は平
面図、(ｂ)は(ａ)のＡ−Ａ断面図である。
【０００４】ここで半導体装置として例示するＣＭＯＳ
回路１００は、第一導電型の基板としてｎ型基板１を具
備しており、このｎ型基板１の内部には、第二導電型の
第二領域としてサブストレートによりｐ型領域２が形成
されている。前記ｎ型基板１にはｐチャネルの第一トラ
ンジスタ３が形成されており、前記ｐ型領域２にはｎチ
ャネルの第二トランジスタ４が形成されている。
回路１００は、第一導電型の基板としてｎ型基板１を具
備しており、このｎ型基板１の内部には、第二導電型の
第二領域としてサブストレートによりｐ型領域２が形成
されている。前記ｎ型基板１にはｐチャネルの第一トラ
ンジスタ３が形成されており、前記ｐ型領域２にはｎチ
ャネルの第二トランジスタ４が形成されている。
【０００５】より詳細には、前記ｎ型基板１の表面には
絶縁層５が積層されており、この絶縁層５の表面の両端
には第一第二の電源電極６，７がアルミ等の金属で形成
されている。前記第一の電源電極６には正極の電源（図
示せず）が接続されており、前記第二の電源電極７は接
地されている。
絶縁層５が積層されており、この絶縁層５の表面の両端
には第一第二の電源電極６，７がアルミ等の金属で形成
されている。前記第一の電源電極６には正極の電源（図
示せず）が接続されており、前記第二の電源電極７は接
地されている。
【０００６】前記ｎ型基板１の内部にはｎ＋型の第一通
電部８が形成されており、この第一通電部８には前記絶
縁層５に形成されたスルーホール９を介して第一の前記
電源電極６が接続されている。同様に、前記ｐ型領域２
の内部にはｐ＋型の第二通電部１０が形成されており、
この第二通電部１０には前記絶縁層５に形成されたスル
ーホール１１を介して第二の前記電源電極７が接続され
ている。
電部８が形成されており、この第一通電部８には前記絶
縁層５に形成されたスルーホール９を介して第一の前記
電源電極６が接続されている。同様に、前記ｐ型領域２
の内部にはｐ＋型の第二通電部１０が形成されており、
この第二通電部１０には前記絶縁層５に形成されたスル
ーホール１１を介して第二の前記電源電極７が接続され
ている。
【０００７】前記ｎ型基板１の内部で前記第一通電部８
に対向する位置にはｐ＋型の第一ソース部１２が形成さ
れており、この第一ソース部１２に隣接する位置にはｎ
＋型の第一誘導部１３が形成されている。同様に、前記
ｐ型領域２の内部で前記第二通電部１０に対向する位置
にはｎ＋型の第二ソース部１４が形成されており、この
第二ソース部１４に隣接する位置にはｐ＋型の第二誘導
部１５が形成されている。
に対向する位置にはｐ＋型の第一ソース部１２が形成さ
れており、この第一ソース部１２に隣接する位置にはｎ
＋型の第一誘導部１３が形成されている。同様に、前記
ｐ型領域２の内部で前記第二通電部１０に対向する位置
にはｎ＋型の第二ソース部１４が形成されており、この
第二ソース部１４に隣接する位置にはｐ＋型の第二誘導
部１５が形成されている。
【０００８】前記第一ソース部１２と前記第一誘導部１
３との連続する表面には、前記絶縁層５に形成された一
つのスルーホール１６が到達しており、前記絶縁層５の
表面にアルミ等の金属で形成された導電層１７が前記ス
ルーホール１６を介して前記第一ソース部１２と前記第
一誘導部１３との表面に接続されている。
３との連続する表面には、前記絶縁層５に形成された一
つのスルーホール１６が到達しており、前記絶縁層５の
表面にアルミ等の金属で形成された導電層１７が前記ス
ルーホール１６を介して前記第一ソース部１２と前記第
一誘導部１３との表面に接続されている。
【０００９】同様に、前記第二ソース部１４と前記第二
誘導部１５との連続する表面には、前記絶縁層５に形成
された一つのスルーホール１８が到達しており、前記絶
縁層５の表面にアルミ等の金属で形成された導電層１９
が前記スルーホール１８を介して前記第二ソース部１４
と前記第二誘導部１５との表面に接続されている。
誘導部１５との連続する表面には、前記絶縁層５に形成
された一つのスルーホール１８が到達しており、前記絶
縁層５の表面にアルミ等の金属で形成された導電層１９
が前記スルーホール１８を介して前記第二ソース部１４
と前記第二誘導部１５との表面に接続されている。
【００１０】また、前記絶縁層５の表面には、前記第一
ソース部１２に対向する位置から前記第二ソース部１４
に対向する位置まで、コ字形状に一個のゲート電極２０
がアルミ等の金属で形成されている。前記ｎ型基板１の
内部で前記ゲート電極２０と対向する位置にはｐ＋型の
第一ドレイン部２１が形成されており、前記ｐ型領域２
の内部で前記ゲート電極２０と対向する位置にはｎ＋型
の第二ドレイン部２２が形成されている。
ソース部１２に対向する位置から前記第二ソース部１４
に対向する位置まで、コ字形状に一個のゲート電極２０
がアルミ等の金属で形成されている。前記ｎ型基板１の
内部で前記ゲート電極２０と対向する位置にはｐ＋型の
第一ドレイン部２１が形成されており、前記ｐ型領域２
の内部で前記ゲート電極２０と対向する位置にはｎ＋型
の第二ドレイン部２２が形成されている。
【００１１】前記絶縁層５の表面には一個の出力電極２
３がアルミ等の金属で形成されており、この出力電極２
３は前記絶縁層５に形成された一対のスルーホール２
４，２５を介して前記第一ドレイン部２１と前記第二ド
レイン部２２とに接続されている。前記出力電極２３に
は出力端子２６が形成されており、実際には上述のよう
な構造の最上位に保護層が被覆されている。
３がアルミ等の金属で形成されており、この出力電極２
３は前記絶縁層５に形成された一対のスルーホール２
４，２５を介して前記第一ドレイン部２１と前記第二ド
レイン部２２とに接続されている。前記出力電極２３に
は出力端子２６が形成されており、実際には上述のよう
な構造の最上位に保護層が被覆されている。
【００１２】上述のような構造のＣＭＯＳ回路１００で
は、第一のトランジスタ３の第一ソース部１２の電位
は、第一の電源電極６から印加される正極の電位に維持
され、第二のトランジスタ４の第二ソース部１３の電位
は、接地された第二の電源電極７により“０”に維持さ
れる。
は、第一のトランジスタ３の第一ソース部１２の電位
は、第一の電源電極６から印加される正極の電位に維持
され、第二のトランジスタ４の第二ソース部１３の電位
は、接地された第二の電源電極７により“０”に維持さ
れる。
【００１３】つまり、第一の電源電極６に印加された電
位は、これに接続されたｎ＋型の第一通電部８からｎ型
基板１を介してｎ＋型の第一誘導部１３まで導電され、
このｎ＋型の第一誘導部１３から金属製の導電層１７を
介して第一ソース部１２まで導電される。同様に、第二
の電源電極７の接地された電位は、これに接続されたｐ
＋型の第二通電部９からｐ型領域２を介してｐ＋型の第
二誘導部１５まで導電され、このｐ＋型の第二誘導部１
５から金属製の導電層１９を介して第二ソース部１４ま
で導電される。
位は、これに接続されたｎ＋型の第一通電部８からｎ型
基板１を介してｎ＋型の第一誘導部１３まで導電され、
このｎ＋型の第一誘導部１３から金属製の導電層１７を
介して第一ソース部１２まで導電される。同様に、第二
の電源電極７の接地された電位は、これに接続されたｐ
＋型の第二通電部９からｐ型領域２を介してｐ＋型の第
二誘導部１５まで導電され、このｐ＋型の第二誘導部１
５から金属製の導電層１９を介して第二ソース部１４ま
で導電される。
【００１４】つまり、上述したＣＭＯＳ回路１００で
は、第一第二の電源電極６，７にｎ＋型やｐ＋型の通電
部８，１０を接続しておき、これらと同一の導電型の誘
導部１３，１５を第一第二ソース部１２，１４に金属製
の導電層１７，１９で接続することで、第一第二ソース
部１２，１４と第一第二の電源電極６，７とを配線で結
線することなく導通を維持している。このため、例え
ば、電源電極６，７の位置を自在に変更することがで
き、電源電極６，７と導電層１７，１９との中間の位置
に配線を敷設するようなこともできる。
は、第一第二の電源電極６，７にｎ＋型やｐ＋型の通電
部８，１０を接続しておき、これらと同一の導電型の誘
導部１３，１５を第一第二ソース部１２，１４に金属製
の導電層１７，１９で接続することで、第一第二ソース
部１２，１４と第一第二の電源電極６，７とを配線で結
線することなく導通を維持している。このため、例え
ば、電源電極６，７の位置を自在に変更することがで
き、電源電極６，７と導電層１７，１９との中間の位置
に配線を敷設するようなこともできる。
【００１５】ここで、上述のような構造のＣＭＯＳ回路
１００の製造方法の一例を以下に簡単に説明する。ま
ず、ｎ型基板１を用意し、その表面から内部までｐ型領
域２を形成する。つぎに、ｎ型基板１の表面から内部ま
で、ｎ＋型の第一通電部８および第一誘導部１３と、ｐ
＋型の第一ソース部１２および第一ドレイン部２１を形
成し、ｐ型領域２の表面から内部まで、ｐ＋型の第二通
電部１０および第二誘導部１５と、ｎ＋型の第二ソース
部１４および第二ドレイン部２２を形成する。
１００の製造方法の一例を以下に簡単に説明する。ま
ず、ｎ型基板１を用意し、その表面から内部までｐ型領
域２を形成する。つぎに、ｎ型基板１の表面から内部ま
で、ｎ＋型の第一通電部８および第一誘導部１３と、ｐ
＋型の第一ソース部１２および第一ドレイン部２１を形
成し、ｐ型領域２の表面から内部まで、ｐ＋型の第二通
電部１０および第二誘導部１５と、ｎ＋型の第二ソース
部１４および第二ドレイン部２２を形成する。
【００１６】そして、上述のように各部を形成したｎ型
基板１の表面の全域に絶縁層５を一様に形成し、この絶
縁層５に、第一通電部８の表面まで到達するスルーホー
ル９、第二通電部１０の表面まで到達するスルーホール
１１、第一ソース部１２および第一誘導部１３の連続す
る表面まで到達するスルーホール１６、第二ソース部１
４および第二誘導部１５の連続する表面まで到達するス
ルーホール１８、第一ドレイン部２１の表面まで到達す
るスルーホール２４、第二ドレイン部２２の表面まで到
達するスルーホール２５、を形成する。
基板１の表面の全域に絶縁層５を一様に形成し、この絶
縁層５に、第一通電部８の表面まで到達するスルーホー
ル９、第二通電部１０の表面まで到達するスルーホール
１１、第一ソース部１２および第一誘導部１３の連続す
る表面まで到達するスルーホール１６、第二ソース部１
４および第二誘導部１５の連続する表面まで到達するス
ルーホール１８、第一ドレイン部２１の表面まで到達す
るスルーホール２４、第二ドレイン部２２の表面まで到
達するスルーホール２５、を形成する。
【００１７】つぎに、絶縁層５の表面にアルミ等の金属
で第一第二の電源電極６，７、導電層１７，１９、ゲー
ト電極２０、出力電極２３を形成することより、スルー
ホール９を介して第一通電部８に第一の電源電極６を接
続し、スルーホール１１を介して第二通電部１０に第二
の電源電極７を接続する。さらに、スルーホール１６を
介して導電層１７で第一ソース部１２と第一誘導部１３
とを接続し、スルーホール１８を介して導電層１９で第
二ソース部１４と第二誘導部１５とを接続し、スルーホ
ール２４，２５を介して出力電極２３を第一ドレイン部
２１と第二ドレイン部２２とに接続する。
で第一第二の電源電極６，７、導電層１７，１９、ゲー
ト電極２０、出力電極２３を形成することより、スルー
ホール９を介して第一通電部８に第一の電源電極６を接
続し、スルーホール１１を介して第二通電部１０に第二
の電源電極７を接続する。さらに、スルーホール１６を
介して導電層１７で第一ソース部１２と第一誘導部１３
とを接続し、スルーホール１８を介して導電層１９で第
二ソース部１４と第二誘導部１５とを接続し、スルーホ
ール２４，２５を介して出力電極２３を第一ドレイン部
２１と第二ドレイン部２２とに接続する。
【００１８】
【発明が解決しようとする課題】上記公報のＣＭＯＳ回
路１００では、第一第二の電源電極６，７および第一第
二ソース部１２，１４に導電型が同一の通電部８，１０
および誘導部１３，１５を各々接続することにより、配
線での結線を必要とすることなく第一第二の電源電極
６，７と第一第二ソース部１２，１４との導通を確保し
ている。
路１００では、第一第二の電源電極６，７および第一第
二ソース部１２，１４に導電型が同一の通電部８，１０
および誘導部１３，１５を各々接続することにより、配
線での結線を必要とすることなく第一第二の電源電極
６，７と第一第二ソース部１２，１４との導通を確保し
ている。
【００１９】しかし、ｐ＋型およびｎ＋型の第一第二ソ
ース部１２，１４にｎ＋型およびｐ＋型の第一第二誘導
部１３，１５を良好に接続するために導電層１７，１９
を必要としており、この導電層１７，１９を第一第二ソ
ース部１２，１４および第一第二誘導部１３，１５に接
続するために絶縁層５にスルーホール１６，１８を形成
する必要があるので生産性が低下している。
ース部１２，１４にｎ＋型およびｐ＋型の第一第二誘導
部１３，１５を良好に接続するために導電層１７，１９
を必要としており、この導電層１７，１９を第一第二ソ
ース部１２，１４および第一第二誘導部１３，１５に接
続するために絶縁層５にスルーホール１６，１８を形成
する必要があるので生産性が低下している。
【００２０】また、スルーホール２４，２５を介して出
力電極２３を第一第二ドレイン部２１，２２に接続して
いるが、ｐ＋型やｎ＋型の拡散層からなるドレイン部２
１，２２は高抵抗なので、その一点に出力電極２３を接
続しても良好な導電性は期待できない。これを解決する
手段としては、絶縁層５に多数のスルーホールを形成し
て出力電極２３とドレイン部２１，２２との接点を増加
させることが想定できるが、これではＣＭＯＳ回路１０
０の生産性が極度に低下するので好ましくない。
力電極２３を第一第二ドレイン部２１，２２に接続して
いるが、ｐ＋型やｎ＋型の拡散層からなるドレイン部２
１，２２は高抵抗なので、その一点に出力電極２３を接
続しても良好な導電性は期待できない。これを解決する
手段としては、絶縁層５に多数のスルーホールを形成し
て出力電極２３とドレイン部２１，２２との接点を増加
させることが想定できるが、これではＣＭＯＳ回路１０
０の生産性が極度に低下するので好ましくない。
【００２１】このため、上述したＣＭＯＳ回路１００で
は、出力電極２３とドレイン部２１，２２との導電性を
良好に確保することが困難なので、高い性能を期待する
ことができず、多数のスルーホール１６等を必要として
いるので生産性も良好でない。さらに、絶縁層５の表面
の電源電極６，７とゲート電極２０との間隙の位置に導
電層１７，１９が露出しているので、上述の位置を通過
する配線を形成することが困難で集積度が低い。
は、出力電極２３とドレイン部２１，２２との導電性を
良好に確保することが困難なので、高い性能を期待する
ことができず、多数のスルーホール１６等を必要として
いるので生産性も良好でない。さらに、絶縁層５の表面
の電源電極６，７とゲート電極２０との間隙の位置に導
電層１７，１９が露出しているので、上述の位置を通過
する配線を形成することが困難で集積度が低い。
【００２２】本発明は上述のような課題に鑑みてなされ
たものであり、ドレイン部等の抵抗値が低減されて高い
性能を発揮することができ、多数のスルーホールを必要
とすることなく生産性が良好な半導体装置、その製造方
法を提供することを目的とする。
たものであり、ドレイン部等の抵抗値が低減されて高い
性能を発揮することができ、多数のスルーホールを必要
とすることなく生産性が良好な半導体装置、その製造方
法を提供することを目的とする。
【００２３】
【課題を解決するための手段】請求項１記載の発明の半
導体装置は、第一導電型の基板と、該基板の表面に形成
された絶縁層と、該絶縁層の表面に形成された電源電極
と、前記基板の内部に形成されて前記絶縁層に形成され
たスルーホールを介して前記電源電極が接続された第一
導電型の通電部と、前記基板の内部で前記通電部に対向
する位置に形成された第二導電型のソース部と、前記絶
縁層の表面で前記ソース部と対向する位置に形成された
ゲート電極と、前記基板の内部で前記ゲート電極と対向
する位置に形成された第二導電型のドレイン部と、前記
絶縁層の表面に形成されて前記ドレイン部に接続された
出力電極と、を具備している半導体装置において、前記
基板の内部で前記ソース部に隣接する位置に第一導電型
の誘導部が形成され、該誘導部と前記ソース部とが表面
に形成された低抵抗の導電層で接続され、前記ドレイン
部の表面に低抵抗の導電層が形成され、前記絶縁層が前
記導電層上に位置し、該絶縁層に形成されたスルーホー
ルを介して前記出力電極が前記ドレイン部の表面の前記
導電層に接続され、前記絶縁層の表面で前記電源電極と
前記ゲート電極との間隙の位置に配線が形成されてい
る。
導体装置は、第一導電型の基板と、該基板の表面に形成
された絶縁層と、該絶縁層の表面に形成された電源電極
と、前記基板の内部に形成されて前記絶縁層に形成され
たスルーホールを介して前記電源電極が接続された第一
導電型の通電部と、前記基板の内部で前記通電部に対向
する位置に形成された第二導電型のソース部と、前記絶
縁層の表面で前記ソース部と対向する位置に形成された
ゲート電極と、前記基板の内部で前記ゲート電極と対向
する位置に形成された第二導電型のドレイン部と、前記
絶縁層の表面に形成されて前記ドレイン部に接続された
出力電極と、を具備している半導体装置において、前記
基板の内部で前記ソース部に隣接する位置に第一導電型
の誘導部が形成され、該誘導部と前記ソース部とが表面
に形成された低抵抗の導電層で接続され、前記ドレイン
部の表面に低抵抗の導電層が形成され、前記絶縁層が前
記導電層上に位置し、該絶縁層に形成されたスルーホー
ルを介して前記出力電極が前記ドレイン部の表面の前記
導電層に接続され、前記絶縁層の表面で前記電源電極と
前記ゲート電極との間隙の位置に配線が形成されてい
る。
【００２４】従って、ソース部と誘導部とを接続する導
電層上に絶縁層が位置するので、ソース部と誘導部とを
接続するために絶縁層にスルーホールを形成する必要が
ない。また、ドレイン部の表面に形成された低抵抗の導
電層に出力電極が接続されているので、出力電極とドレ
イン部との接続の抵抗が低減されている。
電層上に絶縁層が位置するので、ソース部と誘導部とを
接続するために絶縁層にスルーホールを形成する必要が
ない。また、ドレイン部の表面に形成された低抵抗の導
電層に出力電極が接続されているので、出力電極とドレ
イン部との接続の抵抗が低減されている。
【００２５】さらに、電源電極とゲート電極との間隙の
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とは、ともに基
板の表面で絶縁層下に位置するので一工程で形成するこ
とができる。なお、本発明で云う第一導電型とは、いわ
ゆるｐ型とｎ型との任意の一方を意味しており、第二導
電型とは他方を意味している。
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とは、ともに基
板の表面で絶縁層下に位置するので一工程で形成するこ
とができる。なお、本発明で云う第一導電型とは、いわ
ゆるｐ型とｎ型との任意の一方を意味しており、第二導
電型とは他方を意味している。
【００２６】請求項２記載の発明の半導体装置は、第一
導電型の基板と、該基板の内部に形成された第二導電型
の第二領域と、前記基板の表面に形成された絶縁層と、
前記絶縁層の表面に形成された第一第二の電源電極と、
前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して第一の前記電源電極が接続された第
一導電型の第一通電部と、前記第二領域の内部に形成さ
れて前記絶縁層に形成されたスルーホールを介して第二
の前記電源電極が接続された第二導電型の第二通電部
と、前記基板の内部で前記第一通電部に対向する位置に
形成された第二導電型の第一ソース部と、前記第二領域
の内部で前記第二通電部に対向する位置に形成された第
一導電型の第二ソース部と、前記絶縁層の表面で前記第
一ソース部に対向する位置から前記第二ソース部に対向
する位置まで形成された一個のゲート電極と、前記基板
の内部で前記ゲート電極と対向する位置に形成された第
二導電型の第一ドレイン部と、前記第二領域の内部で前
記ゲート電極と対向する位置に形成された第一導電型の
第二ドレイン部と、前記絶縁層の表面に形成されて前記
第一ドレイン部と前記第二ドレイン部とに接続された一
個の出力電極と、を具備している半導体装置において、
前記基板の内部で前記第一ソース部に隣接する位置に第
一導電型の第一誘導部が形成され、前記基板の内部で前
記第二ソース部に隣接する位置に第二導電型の第二誘導
部が形成され、該第一誘導部と前記第一ソース部とが表
面に形成された低抵抗の導電層で接続され、該第二誘導
部と前記第二ソース部とが表面に形成された低抵抗の導
電層で接続され、前記第一ドレイン部と前記第二ドレイ
ン部との表面に低抵抗の導電層が各々形成され、前記絶
縁層が前記導電層上に位置し、前記絶縁層に形成された
一対のスルーホールを介して前記出力電極が前記第一ド
レイン部と前記第二ドレイン部との表面の前記導電層に
接続され、前記絶縁層の表面で前記第一の電源電極と前
記ゲート電極との間隙の位置に第一の配線が形成されて
いるとともに前記前記第二の電源電極と前記ゲート電極
との間隙の位置に第二の配線が形成されている。
導電型の基板と、該基板の内部に形成された第二導電型
の第二領域と、前記基板の表面に形成された絶縁層と、
前記絶縁層の表面に形成された第一第二の電源電極と、
前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して第一の前記電源電極が接続された第
一導電型の第一通電部と、前記第二領域の内部に形成さ
れて前記絶縁層に形成されたスルーホールを介して第二
の前記電源電極が接続された第二導電型の第二通電部
と、前記基板の内部で前記第一通電部に対向する位置に
形成された第二導電型の第一ソース部と、前記第二領域
の内部で前記第二通電部に対向する位置に形成された第
一導電型の第二ソース部と、前記絶縁層の表面で前記第
一ソース部に対向する位置から前記第二ソース部に対向
する位置まで形成された一個のゲート電極と、前記基板
の内部で前記ゲート電極と対向する位置に形成された第
二導電型の第一ドレイン部と、前記第二領域の内部で前
記ゲート電極と対向する位置に形成された第一導電型の
第二ドレイン部と、前記絶縁層の表面に形成されて前記
第一ドレイン部と前記第二ドレイン部とに接続された一
個の出力電極と、を具備している半導体装置において、
前記基板の内部で前記第一ソース部に隣接する位置に第
一導電型の第一誘導部が形成され、前記基板の内部で前
記第二ソース部に隣接する位置に第二導電型の第二誘導
部が形成され、該第一誘導部と前記第一ソース部とが表
面に形成された低抵抗の導電層で接続され、該第二誘導
部と前記第二ソース部とが表面に形成された低抵抗の導
電層で接続され、前記第一ドレイン部と前記第二ドレイ
ン部との表面に低抵抗の導電層が各々形成され、前記絶
縁層が前記導電層上に位置し、前記絶縁層に形成された
一対のスルーホールを介して前記出力電極が前記第一ド
レイン部と前記第二ドレイン部との表面の前記導電層に
接続され、前記絶縁層の表面で前記第一の電源電極と前
記ゲート電極との間隙の位置に第一の配線が形成されて
いるとともに前記前記第二の電源電極と前記ゲート電極
との間隙の位置に第二の配線が形成されている。
【００２７】従って、ソース部と誘導部とを接続する導
電層上に絶縁層が位置するので、ソース部と誘導部とを
接続するために絶縁層にスルーホールを形成する必要が
ない。また、ドレイン部の表面に形成された低抵抗の導
電層に出力電極が接続されているので、出力電極とドレ
イン部との接点を増加させることなく接続の抵抗が低減
されている。
電層上に絶縁層が位置するので、ソース部と誘導部とを
接続するために絶縁層にスルーホールを形成する必要が
ない。また、ドレイン部の表面に形成された低抵抗の導
電層に出力電極が接続されているので、出力電極とドレ
イン部との接点を増加させることなく接続の抵抗が低減
されている。
【００２８】さらに、電源電極とゲート電極との間隙の
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とは、ともに基
板の表面で絶縁層下に位置するので一工程で形成するこ
とができる。
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とは、ともに基
板の表面で絶縁層下に位置するので一工程で形成するこ
とができる。
【００２９】請求項３記載の発明は、請求項１または２
に記載の半導体装置であって、低抵抗の導電層がシリサ
イドで形成されている。従って、導電型が相反するソー
ス部と誘導部とがシリサイド製の導電層により良好な導
電性で接続され、特定の導電型のドレイン部と金属等で
形成される出力電極とがシリサイド製の導電層により良
好な導電性で接続され、導電層が容易に形成される。
に記載の半導体装置であって、低抵抗の導電層がシリサ
イドで形成されている。従って、導電型が相反するソー
ス部と誘導部とがシリサイド製の導電層により良好な導
電性で接続され、特定の導電型のドレイン部と金属等で
形成される出力電極とがシリサイド製の導電層により良
好な導電性で接続され、導電層が容易に形成される。
【００３０】請求項４記載の発明の半導体装置の製造方
法は、第一導電型の基板の表面から内部まで第一導電型
の通電部と第一導電型の誘導部と第二導電型のソース部
と第二導電型のドレイン部とを形成し、低抵抗の導電層
を前記誘導部と前記ソース部との表面に連続的に形成す
るとともに前記ドレイン部の表面にも形成し、前記導電
層と前記基板との表面に絶縁層を形成し、前記通電部ま
で到達するスルーホールと前記ドレイン部の表面の前記
導電層まで到達するスルーホールとを前記絶縁層に形成
し、前記スルーホールを介して前記通電部に接続される
電源電極と前記スルーホールを介して前記ドレイン部の
表面の前記導電層に接続される出力電極とを前記絶縁層
の表面に形成し、前記絶縁層の表面で前記電源電極と前
記ゲート電極との間隙の位置に配線を形成するようにし
た。
法は、第一導電型の基板の表面から内部まで第一導電型
の通電部と第一導電型の誘導部と第二導電型のソース部
と第二導電型のドレイン部とを形成し、低抵抗の導電層
を前記誘導部と前記ソース部との表面に連続的に形成す
るとともに前記ドレイン部の表面にも形成し、前記導電
層と前記基板との表面に絶縁層を形成し、前記通電部ま
で到達するスルーホールと前記ドレイン部の表面の前記
導電層まで到達するスルーホールとを前記絶縁層に形成
し、前記スルーホールを介して前記通電部に接続される
電源電極と前記スルーホールを介して前記ドレイン部の
表面の前記導電層に接続される出力電極とを前記絶縁層
の表面に形成し、前記絶縁層の表面で前記電源電極と前
記ゲート電極との間隙の位置に配線を形成するようにし
た。
【００３１】従って、上述のような方法により半導体装
置を製造すれば、ソース部と誘導部とを接続する導電層
上に絶縁層が位置するので、ソース部と誘導部とを接続
するために絶縁層にスルーホールを形成する必要がな
い。また、ドレイン部の表面に形成された低抵抗の導電
層に出力電極が接続されるので、出力電極とドレイン部
との接点を増加させることなく接続の抵抗が低減され
る。
置を製造すれば、ソース部と誘導部とを接続する導電層
上に絶縁層が位置するので、ソース部と誘導部とを接続
するために絶縁層にスルーホールを形成する必要がな
い。また、ドレイン部の表面に形成された低抵抗の導電
層に出力電極が接続されるので、出力電極とドレイン部
との接点を増加させることなく接続の抵抗が低減され
る。
【００３２】さらに、電源電極とゲート電極との間隙の
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とを、一工程で
形成するので生産性が低下することもない。
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とを、一工程で
形成するので生産性が低下することもない。
【００３３】請求項５記載の発明の半導体装置の製造方
法は、第一導電型の基板の表面から内部まで第二導電型
の第二領域を形成し、前記基板の表面から内部まで第一
導電型の第一通電部と第一導電型の第一誘導部と第二導
電型の第一ソース部と第二導電型の第一ドレイン部とを
形成し、前記第二領域の表面から内部まで第二導電型の
第二通電部と第二導電型の第二誘導部と第一導電型の第
二ソース部と第一導電型の第二ドレイン部とを形成し、
低抵抗の導電層を前記第一誘導部と前記第一ソース部と
の表面に連続的に形成するとともに前記第二誘導部と前
記第二ソース部との表面に連続的に形成するとともに前
記第一ドレイン部と前記第二ドレイン部との各々の表面
にも形成し、前記導電層と前記基板との表面に絶縁層を
形成し、前記第一通電部まで到達するスルーホールと前
記第二通電部まで到達するスルーホールと前記第一ドレ
イン部の表面の前記導電層まで到達するスルーホールと
前記第二ドレイン部の表面の前記導電層まで到達するス
ルーホールとを前記絶縁層に形成し、前記スルーホール
を介して前記第一通電部に接続される第一電源電極と前
記スルーホールを介して前記第二通電部に接続される第
二電源電極と一対の前記スルーホールを介して前記第一
ドレイン部と前記第二ドレイン部との表面の前記導電層
に接続される一個の出力電極とを前記絶縁層の表面に形
成し、前記絶縁層の表面で前記第一の電源電極と前記ゲ
ート電極との間隙の位置に第一の配線を形成するととも
に前記前記第二の電源電極と前記ゲート電極との間隙の
位置に第二の配線を形成するようにした。
法は、第一導電型の基板の表面から内部まで第二導電型
の第二領域を形成し、前記基板の表面から内部まで第一
導電型の第一通電部と第一導電型の第一誘導部と第二導
電型の第一ソース部と第二導電型の第一ドレイン部とを
形成し、前記第二領域の表面から内部まで第二導電型の
第二通電部と第二導電型の第二誘導部と第一導電型の第
二ソース部と第一導電型の第二ドレイン部とを形成し、
低抵抗の導電層を前記第一誘導部と前記第一ソース部と
の表面に連続的に形成するとともに前記第二誘導部と前
記第二ソース部との表面に連続的に形成するとともに前
記第一ドレイン部と前記第二ドレイン部との各々の表面
にも形成し、前記導電層と前記基板との表面に絶縁層を
形成し、前記第一通電部まで到達するスルーホールと前
記第二通電部まで到達するスルーホールと前記第一ドレ
イン部の表面の前記導電層まで到達するスルーホールと
前記第二ドレイン部の表面の前記導電層まで到達するス
ルーホールとを前記絶縁層に形成し、前記スルーホール
を介して前記第一通電部に接続される第一電源電極と前
記スルーホールを介して前記第二通電部に接続される第
二電源電極と一対の前記スルーホールを介して前記第一
ドレイン部と前記第二ドレイン部との表面の前記導電層
に接続される一個の出力電極とを前記絶縁層の表面に形
成し、前記絶縁層の表面で前記第一の電源電極と前記ゲ
ート電極との間隙の位置に第一の配線を形成するととも
に前記前記第二の電源電極と前記ゲート電極との間隙の
位置に第二の配線を形成するようにした。
【００３４】従って、上述のような方法により半導体装
置を製造すれば、ソース部と誘導部とを接続する導電層
上に絶縁層が位置するので、ソース部と誘導部とを接続
するために絶縁層にスルーホールを形成する必要がな
い。また、ドレイン部の表面に形成された低抵抗の導電
層に出力電極が接続されるので、出力電極とドレイン部
との接点を増加させることなく接続の抵抗が低減され
る。
置を製造すれば、ソース部と誘導部とを接続する導電層
上に絶縁層が位置するので、ソース部と誘導部とを接続
するために絶縁層にスルーホールを形成する必要がな
い。また、ドレイン部の表面に形成された低抵抗の導電
層に出力電極が接続されるので、出力電極とドレイン部
との接点を増加させることなく接続の抵抗が低減され
る。
【００３５】さらに、電源電極とゲート電極との間隙の
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とを、一工程で
形成するので生産性が低下することもない。
位置で絶縁層の表面に導電層が露出しないので、この位
置を通過する配線を形成することもできる。上述のよう
にソース部と誘導部とを接続する導電層と、ドレイン部
と出力電極との導電性を確保する導電層とを、一工程で
形成するので生産性が低下することもない。
【００３６】請求項６記載の発明は、請求項４または５
に記載の半導体装置の製造方法であって、低抵抗の導電
層をシリサイドで形成するようにした。従って、導電型
が相反するソース部と誘導部とがシリサイド製の導電層
により良好な導電性で接続され、特定の導電型のドレイ
ン部と金属等で形成される出力電極とがシリサイド製の
導電層により良好な導電性で接続され、導電層が容易に
形成される。
に記載の半導体装置の製造方法であって、低抵抗の導電
層をシリサイドで形成するようにした。従って、導電型
が相反するソース部と誘導部とがシリサイド製の導電層
により良好な導電性で接続され、特定の導電型のドレイ
ン部と金属等で形成される出力電極とがシリサイド製の
導電層により良好な導電性で接続され、導電層が容易に
形成される。
【００３７】
【発明の実施の形態】本発明の実施の一形態を図１を参
照して以下に説明する。なお、本実施の形態に関して前
述した一従来例と同一の部分は、同一の名称を使用して
詳細な説明は省略する。図１は本実施の形態の半導体装
置の構造を示し、(ａ)は平面図、(ｂ)は(ａ)のＢ−Ｂ断
面図である。
照して以下に説明する。なお、本実施の形態に関して前
述した一従来例と同一の部分は、同一の名称を使用して
詳細な説明は省略する。図１は本実施の形態の半導体装
置の構造を示し、(ａ)は平面図、(ｂ)は(ａ)のＢ−Ｂ断
面図である。
【００３８】本実施の形態の半導体装置であるＣＭＯＳ
回路２００も、第一導電型の基板であるｎ型基板３１の
内部に第二導電型の第二領域としてサブストレートによ
りｐ型領域３２が形成されており、前記ｎ型基板３１に
ｐチャネルの第一トランジスタ３３が形成され、前記ｐ
型領域３２にｎチャネルの第二トランジスタ３４が形成
されている。
回路２００も、第一導電型の基板であるｎ型基板３１の
内部に第二導電型の第二領域としてサブストレートによ
りｐ型領域３２が形成されており、前記ｎ型基板３１に
ｐチャネルの第一トランジスタ３３が形成され、前記ｐ
型領域３２にｎチャネルの第二トランジスタ３４が形成
されている。
【００３９】より詳細には、前記ｎ型基板３１の表面に
は絶縁層３５が積層されており、この絶縁層３５の表面
の両端には第一第二の電源電極３６，３７がアルミ等の
金属で形成されている。前記第一の電源電極３６には正
極の電源（図示せず）が接続されており、前記第二の電
源電極３７は接地されている。
は絶縁層３５が積層されており、この絶縁層３５の表面
の両端には第一第二の電源電極３６，３７がアルミ等の
金属で形成されている。前記第一の電源電極３６には正
極の電源（図示せず）が接続されており、前記第二の電
源電極３７は接地されている。
【００４０】前記ｎ型基板３１の内部にはｎ＋型の第一
通電部３８が形成されており、この第一通電部３８の表
面には、シリサイドにより低抵抗の導電層３９が形成さ
れている。同様に、前記ｐ型領域３２の内部にはｐ＋型
の第二通電部４０が形成されており、この第二通電部４
０の表面にも、シリサイドにより低抵抗の導電層４１が
形成されている。
通電部３８が形成されており、この第一通電部３８の表
面には、シリサイドにより低抵抗の導電層３９が形成さ
れている。同様に、前記ｐ型領域３２の内部にはｐ＋型
の第二通電部４０が形成されており、この第二通電部４
０の表面にも、シリサイドにより低抵抗の導電層４１が
形成されている。
【００４１】前記第一通電部３８の表面の導電層３９に
は、前記絶縁層３５に形成されたスルーホール４２を介
して第一の前記電源電極３６が接続されており、前記第
二通電部４０の表面の導電層４１には、前記絶縁層３５
に形成されたスルーホール４３を介して第二の前記電源
電極３７が接続されている。
は、前記絶縁層３５に形成されたスルーホール４２を介
して第一の前記電源電極３６が接続されており、前記第
二通電部４０の表面の導電層４１には、前記絶縁層３５
に形成されたスルーホール４３を介して第二の前記電源
電極３７が接続されている。
【００４２】前記ｎ型基板３１の内部で前記第一通電部
３８に対向する位置にはｐ＋型の第一ソース部４４が形
成されており、この第一ソース部４４に隣接する位置に
はｎ＋型の第一誘導部４５が形成されている。同様に、
前記ｐ型領域３２の内部で前記第二通電部４０に対向す
る位置にはｎ＋型の第二ソース部４６が形成されてお
り、この第二ソース部４６に隣接する位置にはｐ＋型の
第二誘導部４７が形成されている。
３８に対向する位置にはｐ＋型の第一ソース部４４が形
成されており、この第一ソース部４４に隣接する位置に
はｎ＋型の第一誘導部４５が形成されている。同様に、
前記ｐ型領域３２の内部で前記第二通電部４０に対向す
る位置にはｎ＋型の第二ソース部４６が形成されてお
り、この第二ソース部４６に隣接する位置にはｐ＋型の
第二誘導部４７が形成されている。
【００４３】前記第一ソース部４４と前記第一誘導部４
５との連続する表面には、シリサイドにより低抵抗の導
電層４８が形成されており、この導電層４８により前記
第一ソース部４４と前記第一誘導部４５とが電気的に接
続されている。同様に、前記第二ソース部４６と前記第
二誘導部４７との連続する表面にも、これらを電気的に
接続する低抵抗の導電層４９がシリサイドで形成されて
おり、これらの導電層４８，４９上に前記絶縁層３５が
位置している。
５との連続する表面には、シリサイドにより低抵抗の導
電層４８が形成されており、この導電層４８により前記
第一ソース部４４と前記第一誘導部４５とが電気的に接
続されている。同様に、前記第二ソース部４６と前記第
二誘導部４７との連続する表面にも、これらを電気的に
接続する低抵抗の導電層４９がシリサイドで形成されて
おり、これらの導電層４８，４９上に前記絶縁層３５が
位置している。
【００４４】また、前記絶縁層３５の表面には、前記第
一ソース部４４に対向する位置から前記第二ソース部４
６に対向する位置まで、コ字形状に一個のゲート電極５
０がアルミ等の金属で形成されている。前記ｎ型基板３
１の内部で前記ゲート電極５０と対向する位置にはｐ＋
型の第一ドレイン部５１が形成されており、前記ｐ型領
域３２の内部で前記ゲート電極５０と対向する位置には
ｎ＋型の第二ドレイン部５２が形成されている。
一ソース部４４に対向する位置から前記第二ソース部４
６に対向する位置まで、コ字形状に一個のゲート電極５
０がアルミ等の金属で形成されている。前記ｎ型基板３
１の内部で前記ゲート電極５０と対向する位置にはｐ＋
型の第一ドレイン部５１が形成されており、前記ｐ型領
域３２の内部で前記ゲート電極５０と対向する位置には
ｎ＋型の第二ドレイン部５２が形成されている。
【００４５】そして、前記第一第二ドレイン５１，５２
の各々の表面にも、シリサイドにより低抵抗の導電層５
３，５４が個々に形成されており、これらの導電層５
３，５４に到達するスルーホール５５，５６が前記絶縁
層３５に形成されている。この絶縁層３５の表面には、
出力端子５７を具備した一個の出力電極５８がアルミ等
の金属で形成されており、この出力電極５８は前記スル
ーホール５５，５６を介して前記第一ドレイン部５１と
前記第二ドレイン部５２との表面の前記導電層５３，５
４に接続されている。
の各々の表面にも、シリサイドにより低抵抗の導電層５
３，５４が個々に形成されており、これらの導電層５
３，５４に到達するスルーホール５５，５６が前記絶縁
層３５に形成されている。この絶縁層３５の表面には、
出力端子５７を具備した一個の出力電極５８がアルミ等
の金属で形成されており、この出力電極５８は前記スル
ーホール５５，５６を介して前記第一ドレイン部５１と
前記第二ドレイン部５２との表面の前記導電層５３，５
４に接続されている。
【００４６】なお、前記ｎ型基板３１の表面には、本実
施の形態のＣＭＯＳ回路２００とは別個の電子回路（図
示せず）が、本実施の形態のＣＭＯＳ回路２００の外側
の領域などに形成されている。そして、この電子回路の
一部となる配線６１，６２が、前記絶縁層３５の表面で
第一第二の前記電源電極３６，３７と前記ゲート電極５
０との間隙の位置を通過している。
施の形態のＣＭＯＳ回路２００とは別個の電子回路（図
示せず）が、本実施の形態のＣＭＯＳ回路２００の外側
の領域などに形成されている。そして、この電子回路の
一部となる配線６１，６２が、前記絶縁層３５の表面で
第一第二の前記電源電極３６，３７と前記ゲート電極５
０との間隙の位置を通過している。
【００４７】ここで、本実施の形態のＣＭＯＳ回路２０
０の製造方法を以下に簡単に説明する。まず、ｎ型基板
３１を用意し、その表面から内部までｐ型領域３２を形
成する。つぎに、ｎ型基板３１の表面から内部まで、ｎ
＋型の第一通電部３８および第一誘導部４５と、ｐ＋型
の第一ソース部４４および第一ドレイン部５１を形成
し、ｐ型領域３２の表面から内部まで、ｐ＋型の第二通
電部４０および第二誘導部４７と、ｎ＋型の第二ソース
部４６および第二ドレイン部５２を形成する。
０の製造方法を以下に簡単に説明する。まず、ｎ型基板
３１を用意し、その表面から内部までｐ型領域３２を形
成する。つぎに、ｎ型基板３１の表面から内部まで、ｎ
＋型の第一通電部３８および第一誘導部４５と、ｐ＋型
の第一ソース部４４および第一ドレイン部５１を形成
し、ｐ型領域３２の表面から内部まで、ｐ＋型の第二通
電部４０および第二誘導部４７と、ｎ＋型の第二ソース
部４６および第二ドレイン部５２を形成する。
【００４８】そして、第一通電部３８の表面、第一誘導
部４５と第一ソース部４４との連続する表面、第一ドレ
イン部５１の表面、第二通電部４０の表面、第二誘導部
４７と第二ソース部４６との連続する表面、第二ドレイ
ン部５２の表面、の各々にシリサイドにより低抵抗の導
電層３９，４１，４８，４９，５３，５４を個々に積層
させる。
部４５と第一ソース部４４との連続する表面、第一ドレ
イン部５１の表面、第二通電部４０の表面、第二誘導部
４７と第二ソース部４６との連続する表面、第二ドレイ
ン部５２の表面、の各々にシリサイドにより低抵抗の導
電層３９，４１，４８，４９，５３，５４を個々に積層
させる。
【００４９】つぎに、上述のように一部が導電層３９等
で被覆されたｎ型基板３１の表面の全域に絶縁層３５を
一様に形成し、この絶縁層３５に、第一通電部３８の表
面の導電層３９まで到達するスルーホール４２、第二通
電部４０の表面の導電層４１まで到達するスルーホール
４３、第一ドレイン部５１の表面の導電層５３まで到達
するスルーホール５５、第二ドレイン部５２の表面の導
電層５４まで到達するスルーホール５６、を形成する。
で被覆されたｎ型基板３１の表面の全域に絶縁層３５を
一様に形成し、この絶縁層３５に、第一通電部３８の表
面の導電層３９まで到達するスルーホール４２、第二通
電部４０の表面の導電層４１まで到達するスルーホール
４３、第一ドレイン部５１の表面の導電層５３まで到達
するスルーホール５５、第二ドレイン部５２の表面の導
電層５４まで到達するスルーホール５６、を形成する。
【００５０】つぎに、絶縁層３５の表面にアルミ等の金
属で第一第二の電源電極３６，３７、ゲート電極５０、
出力電極５８を形成することより、スルーホール４２を
介して第一通電部３８に第一の電源電極３６を接続し、
スルーホール４３を介して第二通電部４０に第二の電源
電極３７を接続し、スルーホール５５，５６を介して出
力電極５８を第一ドレイン部５１と第二ドレイン部５２
とに接続する。
属で第一第二の電源電極３６，３７、ゲート電極５０、
出力電極５８を形成することより、スルーホール４２を
介して第一通電部３８に第一の電源電極３６を接続し、
スルーホール４３を介して第二通電部４０に第二の電源
電極３７を接続し、スルーホール５５，５６を介して出
力電極５８を第一ドレイン部５１と第二ドレイン部５２
とに接続する。
【００５１】なお、前述のようにｎ型基板３１の表面に
はＣＭＯＳ回路２００とは別個の電子回路も形成されて
いるので、この電子回路も必要によりＣＭＯＳ回路２０
０と同時に形成することができ、例えば、電子回路の配
線６１，６２はＣＭＯＳ回路２００の電源電極３６，３
７等と同時に形成することが可能である。
はＣＭＯＳ回路２００とは別個の電子回路も形成されて
いるので、この電子回路も必要によりＣＭＯＳ回路２０
０と同時に形成することができ、例えば、電子回路の配
線６１，６２はＣＭＯＳ回路２００の電源電極３６，３
７等と同時に形成することが可能である。
【００５２】上述のような構成において、本実施の形態
のＣＭＯＳ回路２００も、一従来例として前述したＣＭ
ＯＳ回路１００と同様に、第一のトランジスタ３３の第
一ソース部４４の電位は、第一の電源電極３６から印加
される正極の電位に維持され、第二のトランジスタ３４
の第二ソース部４５の電位は、接地された第二の電源電
極３７により“０”に維持される。
のＣＭＯＳ回路２００も、一従来例として前述したＣＭ
ＯＳ回路１００と同様に、第一のトランジスタ３３の第
一ソース部４４の電位は、第一の電源電極３６から印加
される正極の電位に維持され、第二のトランジスタ３４
の第二ソース部４５の電位は、接地された第二の電源電
極３７により“０”に維持される。
【００５３】つまり、第一の電源電極３６に印加された
電位は、これに接続されたｎ＋型の第一通電部３８から
ｎ型基板３１を介してｎ＋型の第一誘導部４５まで導電
され、このｎ＋型の第一誘導部４５から金属製の導電層
４８を介して第一ソース部４４まで導電される。同様
に、第二の電源電極３７の接地された電位は、これに接
続されたｐ＋型の第二通電部９からｐ型領域３２を介し
てｐ＋型の第二誘導部４７まで導電され、このｐ＋型の
第二誘導部４７から金属製の導電層４９を介して第二ソ
ース部４６まで導電される。
電位は、これに接続されたｎ＋型の第一通電部３８から
ｎ型基板３１を介してｎ＋型の第一誘導部４５まで導電
され、このｎ＋型の第一誘導部４５から金属製の導電層
４８を介して第一ソース部４４まで導電される。同様
に、第二の電源電極３７の接地された電位は、これに接
続されたｐ＋型の第二通電部９からｐ型領域３２を介し
てｐ＋型の第二誘導部４７まで導電され、このｐ＋型の
第二誘導部４７から金属製の導電層４９を介して第二ソ
ース部４６まで導電される。
【００５４】ただし、本実施の形態のＣＭＯＳ回路２０
０では、上述のようにｐ＋型およびｎ＋型の第一第二ソ
ース部４４，４６にｎ＋型およびｐ＋型の第一第二誘導
部４５，４７をシリサイドからなる低抵抗の導電層４
８，４９で良好に接続しているが、これらの導電層４
８，４９は絶縁層３５下に位置しているので、ソース部
４４，４５に誘導部４５，４７を接続するためにスルー
ホールを形成する必要がない。
０では、上述のようにｐ＋型およびｎ＋型の第一第二ソ
ース部４４，４６にｎ＋型およびｐ＋型の第一第二誘導
部４５，４７をシリサイドからなる低抵抗の導電層４
８，４９で良好に接続しているが、これらの導電層４
８，４９は絶縁層３５下に位置しているので、ソース部
４４，４５に誘導部４５，４７を接続するためにスルー
ホールを形成する必要がない。
【００５５】また、ｐ＋型やｎ＋型の拡散層からなり高
抵抗な第一第二ドレイン部５１，５２の表面にシリサイ
ドにより低抵抗の導電層５３，５４が形成されており、
この導電層５３，５４にアルミ等の金属製の出力電極５
８が接続されている。このため、出力電極５８と第一第
二ドレイン部５１，５２との接点を増加させることなく
接続の抵抗値が低減されており、ＣＭＯＳ回路２００は
良好な性能を発揮することができる。
抵抗な第一第二ドレイン部５１，５２の表面にシリサイ
ドにより低抵抗の導電層５３，５４が形成されており、
この導電層５３，５４にアルミ等の金属製の出力電極５
８が接続されている。このため、出力電極５８と第一第
二ドレイン部５１，５２との接点を増加させることなく
接続の抵抗値が低減されており、ＣＭＯＳ回路２００は
良好な性能を発揮することができる。
【００５６】同様に、ｐ＋型やｎ＋型の拡散層からなり
高抵抗な第一第二通電部３８，４０の表面にもシリサイ
ドにより低抵抗の導電層３９，４１が形成されており、
この導電層５３，５４にアルミ等の金属製の電源電極３
６，３７が接続されているので、電源電極３６，３７と
第一第二通電部３８，４０との接続の抵抗値も低減され
ている。
高抵抗な第一第二通電部３８，４０の表面にもシリサイ
ドにより低抵抗の導電層３９，４１が形成されており、
この導電層５３，５４にアルミ等の金属製の電源電極３
６，３７が接続されているので、電源電極３６，３７と
第一第二通電部３８，４０との接続の抵抗値も低減され
ている。
【００５７】さらに、上述のようにソース部４４，４５
に誘導部４５，４７を接続する導電層４８，４９が絶縁
層３５下に位置しており、第一第二の電源電極３６，３
７とゲート電極５０との間隙の位置で絶縁層３５の表面
に露出することがないので、この位置を通過する配線６
１，６２を自由に形成することができ、ＣＭＯＳ回路２
００を一部とする集積回路装置の集積度が向上してい
る。
に誘導部４５，４７を接続する導電層４８，４９が絶縁
層３５下に位置しており、第一第二の電源電極３６，３
７とゲート電極５０との間隙の位置で絶縁層３５の表面
に露出することがないので、この位置を通過する配線６
１，６２を自由に形成することができ、ＣＭＯＳ回路２
００を一部とする集積回路装置の集積度が向上してい
る。
【００５８】そして、本実施の形態のＣＭＯＳ回路２０
０では、上述のようにソース部４４，４５と誘導部４
５，４７とを接続する導電層４８，４９と、ドレイン部
５１，５２と出力電極５８との導電性を確保する導電層
５３，５４と、通電部３８，４０と電源電極３６，３７
との導電性を確保する導電層３９，４１とを、一工程で
形成することができるので生産性が極めて良好である。
０では、上述のようにソース部４４，４５と誘導部４
５，４７とを接続する導電層４８，４９と、ドレイン部
５１，５２と出力電極５８との導電性を確保する導電層
５３，５４と、通電部３８，４０と電源電極３６，３７
との導電性を確保する導電層３９，４１とを、一工程で
形成することができるので生産性が極めて良好である。
【００５９】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では導電型が相反する一対の
トランジスタ３３，３４を一体に形成してＣＭＯＳ回路
２００を実現することを例示したが、本発明の半導体回
路および製造方法は単独の一個のトランジスタに適用す
ることも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では導電型が相反する一対の
トランジスタ３３，３４を一体に形成してＣＭＯＳ回路
２００を実現することを例示したが、本発明の半導体回
路および製造方法は単独の一個のトランジスタに適用す
ることも可能である。
【００６０】また、上記形態ではｎ型基板３１にｐ型領
域３２を形成し、ｎ型基板３１にｐチャネルの第一トラ
ンジスタ３３を形成するとともにｐ型領域３２にｎチャ
ネルの第二トランジスタ３４を形成してＣＭＯＳ回路２
００を実現することを例示したが、ｐ型基板にｎ型領域
を形成し、ｐ型基板にｎチャネルのトランジスタを形成
するとともにｎ型領域にｐチャネルのトランジスタを形
成してＣＭＯＳ回路を実現することも可能である。
域３２を形成し、ｎ型基板３１にｐチャネルの第一トラ
ンジスタ３３を形成するとともにｐ型領域３２にｎチャ
ネルの第二トランジスタ３４を形成してＣＭＯＳ回路２
００を実現することを例示したが、ｐ型基板にｎ型領域
を形成し、ｐ型基板にｎチャネルのトランジスタを形成
するとともにｎ型領域にｐチャネルのトランジスタを形
成してＣＭＯＳ回路を実現することも可能である。
【００６１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００６２】請求項１記載の発明の半導体装置は、第一
導電型の基板と、該基板の表面に形成された絶縁層と、
該絶縁層の表面に形成された電源電極と、前記基板の内
部に形成されて前記絶縁層に形成されたスルーホールを
介して前記電源電極が接続された第一導電型の通電部
と、前記基板の内部で前記通電部に対向する位置に形成
された第二導電型のソース部と、前記絶縁層の表面で前
記ソース部と対向する位置に形成されたゲート電極と、
前記基板の内部で前記ゲート電極と対向する位置に形成
された第二導電型のドレイン部と、前記絶縁層の表面に
形成されて前記ドレイン部に接続された出力電極と、を
具備している半導体装置において、前記基板の内部で前
記ソース部に隣接する位置に第一導電型の誘導部が形成
され、該誘導部と前記ソース部とが表面に形成された低
抵抗の導電層で接続され、前記ドレイン部の表面に低抵
抗の導電層が形成され、前記絶縁層が前記導電層上に位
置し、該絶縁層に形成されたスルーホールを介して前記
出力電極が前記ドレイン部の表面の前記導電層に接続さ
れ、前記絶縁層の表面で前記電源電極と前記ゲート電極
との間隙の位置に配線が形成されていることにより、ソ
ース部と誘導部とを導電層で接続するために絶縁層にス
ルーホールを形成する必要がなく、導電層により出力電
極とドレイン部との接点を増加させることなく接続の抵
抗を低減することができ、この導電層が電源電極とゲー
ト電極との間隙の位置で絶縁層の表面に露出することが
ないので、この位置を通過する配線を自由に形成するこ
とができ、この導電層を一工程で形成することができる
ので、高性能な半導体装置を良好な生産性で実現するこ
とができる。
導電型の基板と、該基板の表面に形成された絶縁層と、
該絶縁層の表面に形成された電源電極と、前記基板の内
部に形成されて前記絶縁層に形成されたスルーホールを
介して前記電源電極が接続された第一導電型の通電部
と、前記基板の内部で前記通電部に対向する位置に形成
された第二導電型のソース部と、前記絶縁層の表面で前
記ソース部と対向する位置に形成されたゲート電極と、
前記基板の内部で前記ゲート電極と対向する位置に形成
された第二導電型のドレイン部と、前記絶縁層の表面に
形成されて前記ドレイン部に接続された出力電極と、を
具備している半導体装置において、前記基板の内部で前
記ソース部に隣接する位置に第一導電型の誘導部が形成
され、該誘導部と前記ソース部とが表面に形成された低
抵抗の導電層で接続され、前記ドレイン部の表面に低抵
抗の導電層が形成され、前記絶縁層が前記導電層上に位
置し、該絶縁層に形成されたスルーホールを介して前記
出力電極が前記ドレイン部の表面の前記導電層に接続さ
れ、前記絶縁層の表面で前記電源電極と前記ゲート電極
との間隙の位置に配線が形成されていることにより、ソ
ース部と誘導部とを導電層で接続するために絶縁層にス
ルーホールを形成する必要がなく、導電層により出力電
極とドレイン部との接点を増加させることなく接続の抵
抗を低減することができ、この導電層が電源電極とゲー
ト電極との間隙の位置で絶縁層の表面に露出することが
ないので、この位置を通過する配線を自由に形成するこ
とができ、この導電層を一工程で形成することができる
ので、高性能な半導体装置を良好な生産性で実現するこ
とができる。
【００６３】請求項２記載の発明の半導体装置は、第一
導電型の基板と、該基板の内部に形成された第二導電型
の第二領域と、前記基板の表面に形成された絶縁層と、
前記絶縁層の表面に形成された第一第二の電源電極と、
前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して第一の前記電源電極が接続された第
一導電型の第一通電部と、前記第二領域の内部に形成さ
れて前記絶縁層に形成されたスルーホールを介して第二
の前記電源電極が接続された第二導電型の第二通電部
と、前記基板の内部で前記第一通電部に対向する位置に
形成された第二導電型の第一ソース部と、前記第二領域
の内部で前記第二通電部に対向する位置に形成された第
一導電型の第二ソース部と、前記絶縁層の表面で前記第
一ソース部に対向する位置から前記第二ソース部に対向
する位置まで形成された一個のゲート電極と、前記基板
の内部で前記ゲート電極と対向する位置に形成された第
二導電型の第一ドレイン部と、前記第二領域の内部で前
記ゲート電極と対向する位置に形成された第一導電型の
第二ドレイン部と、前記絶縁層の表面に形成されて前記
第一ドレイン部と前記第二ドレイン部とに接続された一
個の出力電極と、を具備している半導体装置において、
前記基板の内部で前記第一ソース部に隣接する位置に第
一導電型の第一誘導部が形成され、前記基板の内部で前
記第二ソース部に隣接する位置に第二導電型の第二誘導
部が形成され、該第一誘導部と前記第一ソース部とが表
面に形成された低抵抗の導電層で接続され、該第二誘導
部と前記第二ソース部とが表面に形成された低抵抗の導
電層で接続され、前記第一ドレイン部と前記第二ドレイ
ン部との表面に低抵抗の導電層が各々形成され、前記絶
縁層が前記導電層上に位置し、前記絶縁層に形成された
一対のスルーホールを介して前記出力電極が前記第一ド
レイン部と前記第二ドレイン部との表面の前記導電層に
接続され、前記絶縁層の表面で前記第一の電源電極と前
記ゲート電極との間隙の位置に第一の配線が形成されて
いるとともに前記前記第二の電源電極と前記ゲート電極
との間隙の位置に第二の配線が形成されていることによ
り、 ソース部と誘導部とを導電層で接続するために絶縁
層にスルーホールを形成する必要がなく、導電層により
出力電極とドレイン部との接点を増加させることな く接
続の抵抗を低減することができ、この導電層が電源電極
とゲート電極との間隙の位置で絶縁層の表面に露出する
ことがないので、この位置を通過する配線を自由に形成
することができ、この導電層を一工程で形成することが
できるので、高性能な相補型の半導体装置を良好な生産
性で実現することができる。
導電型の基板と、該基板の内部に形成された第二導電型
の第二領域と、前記基板の表面に形成された絶縁層と、
前記絶縁層の表面に形成された第一第二の電源電極と、
前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して第一の前記電源電極が接続された第
一導電型の第一通電部と、前記第二領域の内部に形成さ
れて前記絶縁層に形成されたスルーホールを介して第二
の前記電源電極が接続された第二導電型の第二通電部
と、前記基板の内部で前記第一通電部に対向する位置に
形成された第二導電型の第一ソース部と、前記第二領域
の内部で前記第二通電部に対向する位置に形成された第
一導電型の第二ソース部と、前記絶縁層の表面で前記第
一ソース部に対向する位置から前記第二ソース部に対向
する位置まで形成された一個のゲート電極と、前記基板
の内部で前記ゲート電極と対向する位置に形成された第
二導電型の第一ドレイン部と、前記第二領域の内部で前
記ゲート電極と対向する位置に形成された第一導電型の
第二ドレイン部と、前記絶縁層の表面に形成されて前記
第一ドレイン部と前記第二ドレイン部とに接続された一
個の出力電極と、を具備している半導体装置において、
前記基板の内部で前記第一ソース部に隣接する位置に第
一導電型の第一誘導部が形成され、前記基板の内部で前
記第二ソース部に隣接する位置に第二導電型の第二誘導
部が形成され、該第一誘導部と前記第一ソース部とが表
面に形成された低抵抗の導電層で接続され、該第二誘導
部と前記第二ソース部とが表面に形成された低抵抗の導
電層で接続され、前記第一ドレイン部と前記第二ドレイ
ン部との表面に低抵抗の導電層が各々形成され、前記絶
縁層が前記導電層上に位置し、前記絶縁層に形成された
一対のスルーホールを介して前記出力電極が前記第一ド
レイン部と前記第二ドレイン部との表面の前記導電層に
接続され、前記絶縁層の表面で前記第一の電源電極と前
記ゲート電極との間隙の位置に第一の配線が形成されて
いるとともに前記前記第二の電源電極と前記ゲート電極
との間隙の位置に第二の配線が形成されていることによ
り、 ソース部と誘導部とを導電層で接続するために絶縁
層にスルーホールを形成する必要がなく、導電層により
出力電極とドレイン部との接点を増加させることな く接
続の抵抗を低減することができ、この導電層が電源電極
とゲート電極との間隙の位置で絶縁層の表面に露出する
ことがないので、この位置を通過する配線を自由に形成
することができ、この導電層を一工程で形成することが
できるので、高性能な相補型の半導体装置を良好な生産
性で実現することができる。
【００６４】
【００６５】請求項３記載の発明は、請求項１または２
に記載の半導体装置であって、低抵抗の導電層がシリサ
イドで形成されていることにより、導電型が相反するソ
ース部と誘導部とを良好な導電性で接続することがで
き、特定の導電型のドレイン部と金属等で形成される出
力電極とを良好な導電性で接続することができる。
に記載の半導体装置であって、低抵抗の導電層がシリサ
イドで形成されていることにより、導電型が相反するソ
ース部と誘導部とを良好な導電性で接続することがで
き、特定の導電型のドレイン部と金属等で形成される出
力電極とを良好な導電性で接続することができる。
【００６６】請求項４記載の発明の半導体装置の製造方
法は、第一導電型の基板の表面から内部まで第一導電型
の通電部と第一導電型の誘導部と第二導電型のソース部
と第二導電型のドレイン部とを形成し、低抵抗の導電層
を前記誘導部と前記ソース部との表面に連続的に形成す
るとともに前記ドレイン部の表面にも形成し、前記導電
層と前記基板との表面に絶縁層を形成し、前記通電部ま
で到達するスルーホールと前記ドレイン部の表面の前記
導電層まで到達するスルーホールとを前記絶縁層に形成
し、前記スルーホールを介して前記通電部に接続される
電源電極と前記スルーホールを介して前記ドレイン部の
表面の前記導電層に接続される出力電極とを前記絶縁層
の表面に形成し、前記絶縁層の表面で前記電源電極と前
記ゲート電極との間隙の位置に配線を形成するようにし
たことにより、ソース部と誘導部とを導電層で接続する
ために絶縁層にスルーホールを形成する必要がなく、導
電層により出力電極とドレイン部との接点を増加させる
ことなく接続の抵抗を低減することができ、この導電層
が電源電極とゲート電極との間隙の位置で絶縁層の表面
に露出することがないので、この位置を通過する配線を
自由に形成することができ、この導電層を一工程で形成
することができるので、高性能な半導体装置を良好な生
産性で実現することができる。
法は、第一導電型の基板の表面から内部まで第一導電型
の通電部と第一導電型の誘導部と第二導電型のソース部
と第二導電型のドレイン部とを形成し、低抵抗の導電層
を前記誘導部と前記ソース部との表面に連続的に形成す
るとともに前記ドレイン部の表面にも形成し、前記導電
層と前記基板との表面に絶縁層を形成し、前記通電部ま
で到達するスルーホールと前記ドレイン部の表面の前記
導電層まで到達するスルーホールとを前記絶縁層に形成
し、前記スルーホールを介して前記通電部に接続される
電源電極と前記スルーホールを介して前記ドレイン部の
表面の前記導電層に接続される出力電極とを前記絶縁層
の表面に形成し、前記絶縁層の表面で前記電源電極と前
記ゲート電極との間隙の位置に配線を形成するようにし
たことにより、ソース部と誘導部とを導電層で接続する
ために絶縁層にスルーホールを形成する必要がなく、導
電層により出力電極とドレイン部との接点を増加させる
ことなく接続の抵抗を低減することができ、この導電層
が電源電極とゲート電極との間隙の位置で絶縁層の表面
に露出することがないので、この位置を通過する配線を
自由に形成することができ、この導電層を一工程で形成
することができるので、高性能な半導体装置を良好な生
産性で実現することができる。
【００６７】請求項５記載の発明の半導体装置の製造方
法は、第一導電型の基板の表面から内部まで第二導電型
の第二領域を形成し、前記基板の表面から内部まで第一
導電型の第一通電部と第一導電型の第一誘導部と第二導
電型の第一ソース部と第二導電型の第一ドレイン部とを
形成し、前記第二領域の表面から内部まで第二導電型の
第二通電部と第二導電型の第二誘導部と第一導電型の第
二ソース部と第一導電型の第二ドレイン部とを形成し、
低抵抗の導電層を前記第一誘導部と前記第一ソース部と
の表面に連続的に形成するとともに前記第二誘導部と前
記第二ソース部との表面に連続的に形成するとともに前
記第一ドレイン部と前記第二ドレイン部との各々の表面
にも形成し、前記導電層と前記基板との表面に絶縁層を
形成し、前記第一通電部まで到達するスルーホールと前
記第二通電部まで到達するスルーホールと前記第一ドレ
イン部の表面の前記導電層まで到達するスルーホールと
前記第二ドレイン部の表面の前記導電層まで到達するス
ルーホールとを前記絶縁層に形成し、前記スルーホール
を介して前記第一通電部に接続される第一電源電極と前
記スルーホールを介して前記第二通電部に接続される第
二電源電極と一対の前記スルーホールを介して前記第一
ドレイン部と前記第二ドレイン部との表面の前記導電層
に接続される一個の出力電極とを前記絶縁層の表面に形
成し、前記絶縁層の表面で前記第一の電源電極と前記ゲ
ート電極との間隙の位置に第一の配線を形成するととも
に前記前記第二の電源電極と前記ゲート電極との間隙の
位置に第二の配線を形成するようにしたことにより、ソ
ース部と誘導部とを導電層で接続するために絶縁層にス
ルーホールを形成する必要がなく、導電層により出力電
極とドレイン部との接点を増加させることなく接続の抵
抗を低減することができ、この導電層が電源電極とゲー
ト電極との間隙の位置で絶縁層の表面に露出することが
ないので、この位置を通過する配線を自由に形成するこ
とができ、この導電層を一工程で形成することができる
ので、高性能な相補型の半導体装置を良好な生産性で実
現することができる。
法は、第一導電型の基板の表面から内部まで第二導電型
の第二領域を形成し、前記基板の表面から内部まで第一
導電型の第一通電部と第一導電型の第一誘導部と第二導
電型の第一ソース部と第二導電型の第一ドレイン部とを
形成し、前記第二領域の表面から内部まで第二導電型の
第二通電部と第二導電型の第二誘導部と第一導電型の第
二ソース部と第一導電型の第二ドレイン部とを形成し、
低抵抗の導電層を前記第一誘導部と前記第一ソース部と
の表面に連続的に形成するとともに前記第二誘導部と前
記第二ソース部との表面に連続的に形成するとともに前
記第一ドレイン部と前記第二ドレイン部との各々の表面
にも形成し、前記導電層と前記基板との表面に絶縁層を
形成し、前記第一通電部まで到達するスルーホールと前
記第二通電部まで到達するスルーホールと前記第一ドレ
イン部の表面の前記導電層まで到達するスルーホールと
前記第二ドレイン部の表面の前記導電層まで到達するス
ルーホールとを前記絶縁層に形成し、前記スルーホール
を介して前記第一通電部に接続される第一電源電極と前
記スルーホールを介して前記第二通電部に接続される第
二電源電極と一対の前記スルーホールを介して前記第一
ドレイン部と前記第二ドレイン部との表面の前記導電層
に接続される一個の出力電極とを前記絶縁層の表面に形
成し、前記絶縁層の表面で前記第一の電源電極と前記ゲ
ート電極との間隙の位置に第一の配線を形成するととも
に前記前記第二の電源電極と前記ゲート電極との間隙の
位置に第二の配線を形成するようにしたことにより、ソ
ース部と誘導部とを導電層で接続するために絶縁層にス
ルーホールを形成する必要がなく、導電層により出力電
極とドレイン部との接点を増加させることなく接続の抵
抗を低減することができ、この導電層が電源電極とゲー
ト電極との間隙の位置で絶縁層の表面に露出することが
ないので、この位置を通過する配線を自由に形成するこ
とができ、この導電層を一工程で形成することができる
ので、高性能な相補型の半導体装置を良好な生産性で実
現することができる。
【００６８】請求項６記載の発明は、請求項４または５
に記載の半導体装置の製造方法であって、低抵抗の導電
層をシリサイドで形成するようにしたことにより、導電
型が相反するソース部と誘導部とを良好な導電性で接続
することができ、特定の導電型のドレイン部と金属等で
形成される出力電極とを良好な導電性で接続することが
できる。
に記載の半導体装置の製造方法であって、低抵抗の導電
層をシリサイドで形成するようにしたことにより、導電
型が相反するソース部と誘導部とを良好な導電性で接続
することができ、特定の導電型のドレイン部と金属等で
形成される出力電極とを良好な導電性で接続することが
できる。
【図１】本発明の実施の一形態の半導体装置である半導
体装置を示し、(ａ)は平面図、(ｂ)は縦断正面図であ
る。
体装置を示し、(ａ)は平面図、(ｂ)は縦断正面図であ
る。
【図２】一従来例の半導体装置である半導体装置を示
し、(ａ)は平面図、(ｂ)は縦断正面図である。
し、(ａ)は平面図、(ｂ)は縦断正面図である。
３１ ｎ型基板 ３２ ｐ型領域 ３３ 第一トランジスタ ３４ 第二トランジスタ ３５ 絶縁層 ３６ 第一の電源電極 ３７ 第二の電源電極 ３８ 第一通電部 ３９ 導電層 ４０ 第二通電部 ４１ 導電層 ４２ スルーホール ４３ スルーホール ４４ 第一ソース部 ４５ 第一誘導部 ４６ 第二ソース部 ４７ 第二誘導部 ４８ 導電層 ４９ 導電層 ５０ ゲート電極 ５１ 第一ドレイン部 ５２ 第二ドレイン部 ５３ 導電層 ５４ 導電層 ５５ スルーホール ５６ スルーホール ５７ 出力端子 ５８ 出力電極 ２００ ＣＭＯＳ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 裕昭 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 昭63−114160（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/3205 H01L 27/04 H01L 21/822
Claims (7)
- 【請求項１】 第一導電型の基板と、 該基板の表面に形成された絶縁層と、 該絶縁層の表面に形成された電源電極と、 前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して前記電源電極が接続された第一導電
型の通電部と、 前記基板の内部で前記通電部に対向する位置に形成され
た第二導電型のソース部と、 前記絶縁層の表面で前記ソース部と対向する位置に形成
されたゲート電極と、 前記基板の内部で前記ゲート電極と対向する位置に形成
された第二導電型のドレイン部と、 前記絶縁層の表面に形成されて前記ドレイン部に接続さ
れた出力電極と、 を具備している半導体装置において、 前記基板の内部で前記ソース部に隣接する位置に第一導
電型の誘導部が形成され、 該誘導部と前記ソース部とが表面に形成された低抵抗の
導電層で接続され、 前記ドレイン部の表面に低抵抗の導電層が形成され、 前記絶縁層が前記導電層上に位置し、 該絶縁層に形成されたスルーホールを介して前記出力電
極が前記ドレイン部の表面の前記導電層に接続され、 前記絶縁層の表面で前記電源電極と前記ゲート電極との
間隙の位置に配線が形成されていることを特徴とする半
導体装置。 - 【請求項２】 第一導電型の基板と、 該基板の内部に形成された第二導電型の第二領域と、 前記基板の表面に形成された絶縁層と、 前記絶縁層の表面に形成された第一第二の電源電極と、 前記基板の内部に形成されて前記絶縁層に形成されたス
ルーホールを介して第一の前記電源電極が接続された第
一導電型の第一通電部と、 前記第二領域の内部に形成されて前記絶縁層に形成され
たスルーホールを介して第二の前記電源電極が接続され
た第二導電型の第二通電部と、 前記基板の内部で前記第一通電部に対向する位置に形成
された第二導電型の第一ソース部と、 前記第二領域の内部で前記第二通電部に対向する位置に
形成された第一導電型の第二ソース部と、 前記絶縁層の表面で前記第一ソース部に対向する位置か
ら前記第二ソース部に対向する位置まで形成された一個
のゲート電極と、 前記基板の内部で前記ゲート電極と対向する位置に形成
された第二導電型の第一ドレイン部と、 前記第二領域の内部で前記ゲート電極と対向する位置に
形成された第一導電型の第二ドレイン部と、 前記絶縁層の表面に形成されて前記第一ドレイン部と前
記第二ドレイン部とに接続された一個の出力電極と、 を具備している半導体装置において、 前記基板の内部で前記第一ソース部に隣接する位置に第
一導電型の第一誘導部が形成され、 前記基板の内部で前記第二ソース部に隣接する位置に第
二導電型の第二誘導部が形成され、 該第一誘導部と前記第一ソース部とが表面に形成された
低抵抗の導電層で接続され、 該第二誘導部と前記第二ソース部とが表面に形成された
低抵抗の導電層で接続され、 前記第一ドレイン部と前記第二ドレイン部との表面に低
抵抗の導電層が各々形成され、 前記絶縁層が前記導電層上に位置し、 前記絶縁層に形成された一対のスルーホールを介して前
記出力電極が前記第一ドレイン部と前記第二ドレイン部
との表面の前記導電層に接続され、 前記絶縁層の表面で前記第一の電源電極と前記ゲート電
極との間隙の位置に第一の配線が形成されているととも
に前記前記第二の電源電極と前記ゲート電極との間隙の
位置に第二の配線が形成されていることを特徴とする半
導体装置。 - 【請求項３】 低抵抗の導電層がシリサイドで形成され
ていることを特徴とする請求項１または２に記載の半導
体装置。 - 【請求項４】 第一導電型の基板の表面から内部まで第
一導電型の通電部と第一導電型の誘導部と第二導電型の
ソース部と第二導電型のドレイン部とを形成し、 低抵抗の導電層を前記誘導部と前記ソース部との表面に
連続的に形成するとともに前記ドレイン部の表面にも形
成し、 前記導電層と前記基板との表面に絶縁層を形成し、 前記通電部まで到達するスルーホールと前記ドレイン部
の表面の前記導電層まで到達するスルーホールとを前記
絶縁層に形成し、 前記スルーホールを介して前記通電部に接続される電源
電極と前記スルーホールを介して前記ドレイン部の表面
の前記導電層に接続される出力電極とを前記絶縁層の表
面に形成し、 前記絶縁層の表面で前記電源電極と前記ゲート電極との
間隙の位置に配線を形成するようにしたことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 第一導電型の基板の表面から内部まで第
二導電型の第二領域を形成し、 前記基板の表面から内部まで第一導電型の第一通電部と
第一導電型の第一誘導部と第二導電型の第一ソース部と
第二導電型の第一ドレイン部とを形成し、 前記第二領域の表面から内部まで第二導電型の第二通電
部と第二導電型の第二誘導部と第一導電型の第二ソース
部と第一導電型の第二ドレイン部とを形成し、 低抵抗の導電層を前記第一誘導部と前記第一ソース部と
の表面に連続的に形成するとともに前記第二誘導部と前
記第二ソース部との表面に連続的に形成するとともに前
記第一ドレイン部と前記第二ドレイン部との各々の表面
にも形成し、 前記導電層と前記基板との表面に絶縁層を形成し、 前記第一通電部まで到達するスルーホールと前記第二通
電部まで到達するスルーホールと前記第一ドレイン部の
表面の前記導電層まで到達するスルーホールと前記第二
ドレイン部の表面の前記導電層まで到達するスルーホー
ルとを前記絶縁層に形成し、 前記スルーホールを介して前記第一通電部に接続される
第一電源電極と前記スルーホールを介して前記第二通電
部に接続される第二電源電極と一対の前記スルーホール
を介して前記第一ドレイン部と前記第二ドレイン部との
表面の前記導電層に接続される一個の出力電極とを前記
絶縁層の表面に形成し、 前記絶縁層の表面で前記第一の電源電極と前記ゲート電
極との間隙の位置に第一の配線を形成するとともに前記
前記第二の電源電極と前記ゲート電極との間隙の位置に
第二の配線を形成するようにしたことを特徴とする半導
体装置の製造方法。 - 【請求項６】 低抵抗の導電層をシリサイドで形成する
ようにしたことを特徴とする請求項４または５に記載の
半導体装置の製造方法。 - 【請求項７】 配線と電源電極とを同時に形成するよう
にしたことを特徴とする請求項４ないし６の何れか一項
に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180091A JP3068513B2 (ja) | 1997-07-04 | 1997-07-04 | 半導体装置、その製造方法 |
| EP98112422A EP0889527A3 (en) | 1997-07-04 | 1998-07-03 | Semiconductor device with reduced number of trough holes and method of manufacturing the same |
| US09/110,401 US6104070A (en) | 1997-07-04 | 1998-07-06 | Semiconductor device with reduced number of through holes and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9180091A JP3068513B2 (ja) | 1997-07-04 | 1997-07-04 | 半導体装置、その製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126599A JPH1126599A (ja) | 1999-01-29 |
| JP3068513B2 true JP3068513B2 (ja) | 2000-07-24 |
Family
ID=16077292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9180091A Expired - Fee Related JP3068513B2 (ja) | 1997-07-04 | 1997-07-04 | 半導体装置、その製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6104070A (ja) |
| EP (1) | EP0889527A3 (ja) |
| JP (1) | JP3068513B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60120571A (ja) * | 1983-12-05 | 1985-06-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63114160A (ja) * | 1986-10-30 | 1988-05-19 | Nec Corp | 相補型ｍｉｓｆｅｔ集積回路 |
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| JP2855701B2 (ja) * | 1989-09-29 | 1999-02-10 | 日本電気株式会社 | Ｃｍｏｓ半導体集積回路装置 |
| JPH03296260A (ja) * | 1990-04-16 | 1991-12-26 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| US5157281A (en) * | 1991-07-12 | 1992-10-20 | Texas Instruments Incorporated | Level-shifter circuit for integrated circuits |
| JPH0745821A (ja) * | 1993-07-28 | 1995-02-14 | Ricoh Co Ltd | 半導体装置の製造方法 |
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| US5648673A (en) * | 1994-12-28 | 1997-07-15 | Nippon Steel Corporation | Semiconductor device having metal silicide film on impurity diffused layer or conductive layer |
| US5646435A (en) * | 1995-04-04 | 1997-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating CMOS field effect transistors having sub-quarter micrometer channel lengths with improved short channel effect characteristics |
-
1997
- 1997-07-04 JP JP9180091A patent/JP3068513B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-03 EP EP98112422A patent/EP0889527A3/en not_active Withdrawn
- 1998-07-06 US US09/110,401 patent/US6104070A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| EP0889527A3 (en) | 1999-08-25 |
| US6104070A (en) | 2000-08-15 |
| EP0889527A2 (en) | 1999-01-07 |
| JPH1126599A (ja) | 1999-01-29 |
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