JPS60120571A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60120571A JPS60120571A JP58228418A JP22841883A JPS60120571A JP S60120571 A JPS60120571 A JP S60120571A JP 58228418 A JP58228418 A JP 58228418A JP 22841883 A JP22841883 A JP 22841883A JP S60120571 A JPS60120571 A JP S60120571A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は素子パターンの微細化を図った半導体集積回路
装置に関し、特に半導体基板やウェルへの給電スペース
を低減して素子の微細化およびこれに伴なう高集積化を
図った半導体集積回路装置に関するものである。
装置に関し、特に半導体基板やウェルへの給電スペース
を低減して素子の微細化およびこれに伴なう高集積化を
図った半導体集積回路装置に関するものである。
半導体集積回路装置では電源電位ｖｃｃ又は接地電位Ｖ
０の給電を基板に行なうことが多い。同様に半導体基板
に不純物をドープして形成したウェルにも給電を行なっ
ている。例えば、第１図はＰチャネル絶縁ゲート型電界
効果トランジスタ（ＰＭＩ ５ＦＥＴ）Ｑｐ とＮチャ
ネルＰ鰍ゲートｉ！Ｉｔ界効果）うｙジスタ（ＮＭＩＳ
ＦＥＴ）ＯＮとで構成した相補型ＭＩＳＦＥＴ、所謂Ｏ
Ｍ工Ｓトランジスタ（０ＭＯ８）ランジスタ）であり、
ＰＭＩＳＦＥＴＱＰはＮ型基板１の主面上に、ＮＭＩＳ
ＦＥＴＱＮはこの基板ＩＫ影形成たＰ型ウェル２の主面
上に夫々形成している。そして、ＰＭ工５ＦＥＴＱ、で
はゲート３０両側に形成したソース、ドレインとしての
Ｐ型不純物層４１ ５の一側に基板給電用のＮ型不純物
層を基板コンタクト（サブコンタクト）層６と形成し、
−万ＮＭＩＳＦＥＴＱＮ・ではゲート７の両側に形成し
たソース。
０の給電を基板に行なうことが多い。同様に半導体基板
に不純物をドープして形成したウェルにも給電を行なっ
ている。例えば、第１図はＰチャネル絶縁ゲート型電界
効果トランジスタ（ＰＭＩ ５ＦＥＴ）Ｑｐ とＮチャ
ネルＰ鰍ゲートｉ！Ｉｔ界効果）うｙジスタ（ＮＭＩＳ
ＦＥＴ）ＯＮとで構成した相補型ＭＩＳＦＥＴ、所謂Ｏ
Ｍ工Ｓトランジスタ（０ＭＯ８）ランジスタ）であり、
ＰＭＩＳＦＥＴＱＰはＮ型基板１の主面上に、ＮＭＩＳ
ＦＥＴＱＮはこの基板ＩＫ影形成たＰ型ウェル２の主面
上に夫々形成している。そして、ＰＭ工５ＦＥＴＱ、で
はゲート３０両側に形成したソース、ドレインとしての
Ｐ型不純物層４１ ５の一側に基板給電用のＮ型不純物
層を基板コンタクト（サブコンタクト）層６と形成し、
−万ＮＭＩＳＦＥＴＱＮ・ではゲート７の両側に形成し
たソース。
トレイントしてのＮ型不純物層８，９の一側にウェル給
を用のＰ型不純物層をウェルコンタクト層１０として形
成している。このように形成した上で、前記各不純物層
上には層間？！縁膜（ＰＳＧ等）にコンタクトホール１
１〜１６を形成し、アルミ配ａ１７〜２０を施し℃各々
の層との電気的接続を図り、これらアルミ配線１７〜２
ｏにより所望の電気回路を構成している。この例では、
基板コンタクト層６にはたとえば＋５Ｖの■。Ｃ電位を
給電し、ウェルコンタクト層１ｏにはたとえばｏＶのＶ
ｓ８を位を給電する構造になっている（雑誌［日経エレ
クトロニクスＪ１９８２年６月２１日号など）。
を用のＰ型不純物層をウェルコンタクト層１０として形
成している。このように形成した上で、前記各不純物層
上には層間？！縁膜（ＰＳＧ等）にコンタクトホール１
１〜１６を形成し、アルミ配ａ１７〜２０を施し℃各々
の層との電気的接続を図り、これらアルミ配線１７〜２
ｏにより所望の電気回路を構成している。この例では、
基板コンタクト層６にはたとえば＋５Ｖの■。Ｃ電位を
給電し、ウェルコンタクト層１ｏにはたとえばｏＶのＶ
ｓ８を位を給電する構造になっている（雑誌［日経エレ
クトロニクスＪ１９８２年６月２１日号など）。
トコ口で、前述の各不純物層においてコンタクトホール
１１〜１６を形成する場合、コンタクトホールの形成用
ホトマスクの位置合せ誤差に対応させるために各不純物
層には合せ余裕を設けるのが一般的である。即ち具体的
には各不純物層の長さ寸法を必要以上に大きく形成して
おき、マスク位置合せ誤差が生じたときにも各コンタク
トホールが各不純物層上に形成できるようにしているの
である。このため、特に近接して設けられるコンタクト
ホール１１と１２．１５と１６に対応する不純物層、つ
まり基板コンタクト層６とＰ型不純物層４、Ｎ型不純物
層９とウェルコンタクト層１０は十分余裕のある寸法に
しなければならず、したがって各層の合計寸法１１ や
ｌ、は第１図に示すように大きなものとなる。このため
、ＰＭＩＳ Ｆ Ｅ Ｔ ＱＰやＮＭＩＳＦＥＴＱＮの
各素子寸法も大きくなり、０Ｍ０８）ランジスタにあっ
ては各ウェル毎にウェル給電を行なっていることから、
総計では極めて大きな寸法を必要とすることになり、素
子の微細化、即ち半導体集積回路装置全体の高集積化の
障害となっている。
１１〜１６を形成する場合、コンタクトホールの形成用
ホトマスクの位置合せ誤差に対応させるために各不純物
層には合せ余裕を設けるのが一般的である。即ち具体的
には各不純物層の長さ寸法を必要以上に大きく形成して
おき、マスク位置合せ誤差が生じたときにも各コンタク
トホールが各不純物層上に形成できるようにしているの
である。このため、特に近接して設けられるコンタクト
ホール１１と１２．１５と１６に対応する不純物層、つ
まり基板コンタクト層６とＰ型不純物層４、Ｎ型不純物
層９とウェルコンタクト層１０は十分余裕のある寸法に
しなければならず、したがって各層の合計寸法１１ や
ｌ、は第１図に示すように大きなものとなる。このため
、ＰＭＩＳ Ｆ Ｅ Ｔ ＱＰやＮＭＩＳＦＥＴＱＮの
各素子寸法も大きくなり、０Ｍ０８）ランジスタにあっ
ては各ウェル毎にウェル給電を行なっていることから、
総計では極めて大きな寸法を必要とすることになり、素
子の微細化、即ち半導体集積回路装置全体の高集積化の
障害となっている。
本発明の目的はコンタクトホールを形成する不純物層の
余裕を低減しても確実なコンタクトをとることを可能に
し、これにより素子寸法の低減を図って素子の微細化お
よび高集積化を達成することができる半導体集積回路を
提供することにある。
余裕を低減しても確実なコンタクトをとることを可能に
し、これにより素子寸法の低減を図って素子の微細化お
よび高集積化を達成することができる半導体集積回路を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、基板コンタクト層とこれに並設して形成した
不純物層或いはウェルコンタクト層とこれに隣接して形
成した不純物層の夫々にわたって金属シリサイド層を形
成し、この金属シリサイド層上に単一のコンタクトホー
ルを形成し℃共通コンタクトを構成することにより、各
コンタクト層や不純物層における余裕の低減を可能とし
、これにより各層の寸法を低減して素子の微細化および
高集積化の達成を図るものである。
不純物層或いはウェルコンタクト層とこれに隣接して形
成した不純物層の夫々にわたって金属シリサイド層を形
成し、この金属シリサイド層上に単一のコンタクトホー
ルを形成し℃共通コンタクトを構成することにより、各
コンタクト層や不純物層における余裕の低減を可能とし
、これにより各層の寸法を低減して素子の微細化および
高集積化の達成を図るものである。
第２図および第３図は本発明をＣＭＯＳトランジスタに
適用した実施例であり〜第２図は平面図、第３図は第２
図のＡ−Ａ級に沿う断面図で第１図と同様の図である。
適用した実施例であり〜第２図は平面図、第３図は第２
図のＡ−Ａ級に沿う断面図で第１図と同様の図である。
前記０ＭＯ８素子Ｑ。は、Ｎ型シリコン基板３１上に構
成したＰＭＯ８ＦＥＴＱＰ′と、この基板３１に設けた
Ｐ型ウェル３８内に構成したＮＭＯ８ＦＥＴＱＮ’とで
構成し、本例では第４図に示す０Ｍ０Ｓインバ一タ回路
を構成している。即ち、前記ＰＭＯ８ＦＥＴＱ、’はフ
ィールド絶縁膜３２で画成された活性領域内に形成され
、ゲート絶縁膜３３」−に形成したポリシリコンのゲー
ト３４０両側の基板主面には、Ｐ型不純物をドープさせ
て形成したソース、ドレインの谷不純物層３５．３６を
形成している。そして、ソースに相当する一万の不純物
層３５の隣りには基板コンタクト層３７としてＮ型の不
純物層を並設形成している。−万前記ＮＭＯ８ＦＥＴＱ
Ｎ／はＰ型ウェル３８上に形成したゲート絶縁膜３３お
よびポリシリコンのゲート３９を有すると共に、ゲート
３９０両側のウェル主面にはソース、ドレインとしての
Ｎ型不純物層４０．４１を形成している。そして一方の
Ｎ型不純物層（ドレインに相当）４１の隣りにはＰ型の
不純物層を並設し、ウェルコンタクト層４２として構成
している。
成したＰＭＯ８ＦＥＴＱＰ′と、この基板３１に設けた
Ｐ型ウェル３８内に構成したＮＭＯ８ＦＥＴＱＮ’とで
構成し、本例では第４図に示す０Ｍ０Ｓインバ一タ回路
を構成している。即ち、前記ＰＭＯ８ＦＥＴＱ、’はフ
ィールド絶縁膜３２で画成された活性領域内に形成され
、ゲート絶縁膜３３」−に形成したポリシリコンのゲー
ト３４０両側の基板主面には、Ｐ型不純物をドープさせ
て形成したソース、ドレインの谷不純物層３５．３６を
形成している。そして、ソースに相当する一万の不純物
層３５の隣りには基板コンタクト層３７としてＮ型の不
純物層を並設形成している。−万前記ＮＭＯ８ＦＥＴＱ
Ｎ／はＰ型ウェル３８上に形成したゲート絶縁膜３３お
よびポリシリコンのゲート３９を有すると共に、ゲート
３９０両側のウェル主面にはソース、ドレインとしての
Ｎ型不純物層４０．４１を形成している。そして一方の
Ｎ型不純物層（ドレインに相当）４１の隣りにはＰ型の
不純物層を並設し、ウェルコンタクト層４２として構成
している。
更に前記基板コンタクト層３７、Ｐ型不純物層３５．３
４、ウェルコンタクトＮＩ４２．Ｎ型コンタクト層４１
．４２の表面には夫々金属シリサイド層（以下、単にシ
リサイド層という）４３，４４゜４５．４６．４７，４
８を形成しており、中でも並設された基板コンタクト層
３７とＰ型不純物層３５の各シリサイド層４３と４４、
及びウェルコンタクト層４２とＮｍ不純物層４１の各シ
リサイド層４８と４７は夫々一体のシリサイド層４９゜
５０として構成し℃いる。その上で、ＰＳＧ等の層間絶
縁膜５１を形成し、シリサイド層４９゜４５．４６．５
０上位置にコンタクトホールな形成しかつアルミ配線５
２，５３，５４．５りを施すことにより夫々のコンタク
トを形成する。この場合、シリサイド層４９．５０には
夫々１個σ）コンタクト、つまりアルミ配！５２．５５
を形成するのみであり、基板コンタクト層３７とＰ型不
純物層３５の夫々、又はウェルコンタクト層４２とＮｍ
不純物層４１の夫々にコンタクトを設けてはいない。
４、ウェルコンタクトＮＩ４２．Ｎ型コンタクト層４１
．４２の表面には夫々金属シリサイド層（以下、単にシ
リサイド層という）４３，４４゜４５．４６．４７，４
８を形成しており、中でも並設された基板コンタクト層
３７とＰ型不純物層３５の各シリサイド層４３と４４、
及びウェルコンタクト層４２とＮｍ不純物層４１の各シ
リサイド層４８と４７は夫々一体のシリサイド層４９゜
５０として構成し℃いる。その上で、ＰＳＧ等の層間絶
縁膜５１を形成し、シリサイド層４９゜４５．４６．５
０上位置にコンタクトホールな形成しかつアルミ配線５
２，５３，５４．５りを施すことにより夫々のコンタク
トを形成する。この場合、シリサイド層４９．５０には
夫々１個σ）コンタクト、つまりアルミ配！５２．５５
を形成するのみであり、基板コンタクト層３７とＰ型不
純物層３５の夫々、又はウェルコンタクト層４２とＮｍ
不純物層４１の夫々にコンタクトを設けてはいない。
以上の構成の０ＭＯ８素子の製造方法の概略を第５図に
示す。
示す。
先ず、第５図（２）のようにＮ型シリコン基板３１にＰ
型不純物をドープしてＰ型ウェル３８を形成した後に常
法によってフィールド絶縁膜３２とゲート絶縁膜３３を
形成する。その上でポリシリコンなデポジション形成し
かつこれをリン等により処理し、その上にＳｉｎ、膜を
形成してこれをホトリソグラフィ処理することにより、
上層にＳ ＋ Ｏｔ膜６０．６１を有するゲー）３４．
３９が形成される。
型不純物をドープしてＰ型ウェル３８を形成した後に常
法によってフィールド絶縁膜３２とゲート絶縁膜３３を
形成する。その上でポリシリコンなデポジション形成し
かつこれをリン等により処理し、その上にＳｉｎ、膜を
形成してこれをホトリソグラフィ処理することにより、
上層にＳ ＋ Ｏｔ膜６０．６１を有するゲー）３４．
３９が形成される。
次いで、同図（Ｂｌの鎖線のように、基板の全面にＳｉ
ｎ、膜６２をデポジション形成した後に所謂異方性エツ
チングを施してＳｉＱ、膜６２を厚さ方向に均一にエツ
チングすることにより、前記ゲート３４１３９の各両１
ＩＩＩＫサイドウ＃−Ａ／６３．６４が形成される。そ
して、常法の選択イオン打込み法によりＮ型イオン打込
み、Ｐ型イオン打込みを行ない、基板３１やウェル３８
の主面に基板コンタクト層３７、Ｐ型不純物層３５，３
６、ウェルコンタクト層４２、Ｎ型不純物層４０．４１
を同図（ｑのように形成する。
ｎ、膜６２をデポジション形成した後に所謂異方性エツ
チングを施してＳｉＱ、膜６２を厚さ方向に均一にエツ
チングすることにより、前記ゲート３４１３９の各両１
ＩＩＩＫサイドウ＃−Ａ／６３．６４が形成される。そ
して、常法の選択イオン打込み法によりＮ型イオン打込
み、Ｐ型イオン打込みを行ない、基板３１やウェル３８
の主面に基板コンタクト層３７、Ｐ型不純物層３５，３
６、ウェルコンタクト層４２、Ｎ型不純物層４０．４１
を同図（ｑのように形成する。
次に同図Ｉのように全面にシリサイド膜６５を形成する
。このシリサイド膜６５は例えばＭｏＳｉ。
。このシリサイド膜６５は例えばＭｏＳｉ。
かうなり、スパッタ法により形成する。しかる上で、シ
リサイド膜６５を選択エツチングするために同図（ＦＪ
のように活性領域士にホトレジスト膜６６のマスクを形
成し、更にこのホトレジスト膜６６を所要の厚さにまで
エツチングする。即ち。
リサイド膜６５を選択エツチングするために同図（ＦＪ
のように活性領域士にホトレジスト膜６６のマスクを形
成し、更にこのホトレジスト膜６６を所要の厚さにまで
エツチングする。即ち。
同図（０のように前記ゲート３４．３９上ないしサイド
ウオー／ｌ／６３．６４上のシリサイド膜６５が露呈さ
れる厚さになるまでエツチングする。
ウオー／ｌ／６３．６４上のシリサイド膜６５が露呈さ
れる厚さになるまでエツチングする。
そして、シリサイド膜６５のエツチングを行ないかつエ
ツチングの完了後にホトレジスト膜６６を除去すれば、
同図（Ｇｌのように前記基板コンタクト層３７と不純物
層３５にわたる部分、不純物層３６、不純物層４０の谷
部、不純物層４１とウェルコンタクト層４２にわたる部
分に夫々シリサイド膜が残存されてシリサイド層４９．
４５，４６゜５０が構成される。
ツチングの完了後にホトレジスト膜６６を除去すれば、
同図（Ｇｌのように前記基板コンタクト層３７と不純物
層３５にわたる部分、不純物層３６、不純物層４０の谷
部、不純物層４１とウェルコンタクト層４２にわたる部
分に夫々シリサイド膜が残存されてシリサイド層４９．
４５，４６゜５０が構成される。
以下、常法によりＰＳＧ等の層間絶縁膜５１をデポジシ
ョン形成し、かつコンタクトホールを形成した後にアル
ミ配線５２，５３，５４．５５をパターニング形成する
ことにより第３図に示した半導体集積回路装置が完成さ
れるのである。
ョン形成し、かつコンタクトホールを形成した後にアル
ミ配線５２，５３，５４．５５をパターニング形成する
ことにより第３図に示した半導体集積回路装置が完成さ
れるのである。
以上のように構成された半導体集積回路装置によれば、
基板コンタクト層３７と不純物層３５やウェルコンタク
ト層４２と不純物層４１とは夫々シリサイド層４９．５
０によって＠接に電気接続されていること、′する。Ｓ
−のため、基板３１および不純物層３５への給電（■ｃ
ｏ）に際してはシリサイド層４９に設けた単一のコンタ
クト、つまりアルミ配線５２を利用して行なうことがで
きる。
基板コンタクト層３７と不純物層３５やウェルコンタク
ト層４２と不純物層４１とは夫々シリサイド層４９．５
０によって＠接に電気接続されていること、′する。Ｓ
−のため、基板３１および不純物層３５への給電（■ｃ
ｏ）に際してはシリサイド層４９に設けた単一のコンタ
クト、つまりアルミ配線５２を利用して行なうことがで
きる。
Ｐ型ウェル３８および不純物層４１への給電も同様にし
てアルミ配線５５を利用して行なう。したがって、基板
コンタクト層３７と不純物層３５およびウェルコンタク
ト層４２と不純物層４Ｎ’）各々夫々にコンタクトホー
ルな形成してアルミ配線を設ける必要はなく、各シリ
サイド層４９．５０の一部に夫々１個のアルミ配線を設
けるだけでよい。これにより、コンタクトホールの形成
時におけるマスクの位置合せ余裕な、２個のコンタクト
ホールな形成する場合に比較して著しく小さくでき、そ
の分をコンタクト層３７．４２や不純物層３５．４１の
長さ寸法Ａ！ｓ −１４（第３図）を第１図の寸法１１
．ｌ、よりも短縮することができる。即ち、その分０Ｍ
Ｏ８素子の長さ寸法を低減して素子の微細化を図り、か
つ高集積化の向上を達成することができるのである。
てアルミ配線５５を利用して行なう。したがって、基板
コンタクト層３７と不純物層３５およびウェルコンタク
ト層４２と不純物層４Ｎ’）各々夫々にコンタクトホー
ルな形成してアルミ配線を設ける必要はなく、各シリ
サイド層４９．５０の一部に夫々１個のアルミ配線を設
けるだけでよい。これにより、コンタクトホールの形成
時におけるマスクの位置合せ余裕な、２個のコンタクト
ホールな形成する場合に比較して著しく小さくでき、そ
の分をコンタクト層３７．４２や不純物層３５．４１の
長さ寸法Ａ！ｓ −１４（第３図）を第１図の寸法１１
．ｌ、よりも短縮することができる。即ち、その分０Ｍ
Ｏ８素子の長さ寸法を低減して素子の微細化を図り、か
つ高集積化の向上を達成することができるのである。
（１１基板コンタクト層やウェルコンタクト層と、これ
に並設されかつ電気的に接続される不純層とにわたって
シリサイド層を一体に設け、従来個別に設けていたコン
タクトをこのシリサイド上に単一のものとして形成して
いるので、コンタクト数が低減された分だけマスク位置
合せ等における余裕を大きくでき、これにより特にコン
タクト層の寸法の低減を可能にして素子の微細化、高集
積化を達成できる。
に並設されかつ電気的に接続される不純層とにわたって
シリサイド層を一体に設け、従来個別に設けていたコン
タクトをこのシリサイド上に単一のものとして形成して
いるので、コンタクト数が低減された分だけマスク位置
合せ等における余裕を大きくでき、これにより特にコン
タクト層の寸法の低減を可能にして素子の微細化、高集
積化を達成できる。
（２）シリサイド層を異なる不純物層（コンタクト層と
不純物層）にわたって形成し、単一のコンタクトにて夫
々に給電を行なっているので、コンタクト数を低減して
アルミ配線のノ（ターンの単純化を図り、マスクの単純
化、配線形成の容易化を可能にする。
不純物層）にわたって形成し、単一のコンタクトにて夫
々に給電を行なっているので、コンタクト数を低減して
アルミ配線のノ（ターンの単純化を図り、マスクの単純
化、配線形成の容易化を可能にする。
（３）シリサイド層を設けてアルミ配線と各不純物層と
のコンタクトをとるので、オーミックな接合が得られ、
接合抵抗が低減される等し℃給電効率を向上できる。
のコンタクトをとるので、オーミックな接合が得られ、
接合抵抗が低減される等し℃給電効率を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明はＬ記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｐ型シリコ
ン基板にＮ型ウェルを形成したもの、或いはＰ型、Ｎ型
の両ウェルを形成した０ＭＯ８構造であってもよく、更
には０ＭＯ８以外の素子であってもよい。またシリサイ
ド層の形成に際しては、メタル層を形成した上でこれｔ
シリサイド化処理して形成するようにしてもよい。
具体的に説明したが、本発明はＬ記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、Ｐ型シリコ
ン基板にＮ型ウェルを形成したもの、或いはＰ型、Ｎ型
の両ウェルを形成した０ＭＯ８構造であってもよく、更
には０ＭＯ８以外の素子であってもよい。またシリサイ
ド層の形成に際しては、メタル層を形成した上でこれｔ
シリサイド化処理して形成するようにしてもよい。
以上の説明では王として本発明者によりてなされた発明
をその背景となった利用分野であるＭＩＳＦＥＴを素子
とする半導体集積回路装置に適用した場合について説明
したが、それに！牢されるものではなく、バイポーラト
ランジスタ゛′を素子とするもの或いはその他の受動部
品を構成してなる半導体集積回路装置に適用できる。
をその背景となった利用分野であるＭＩＳＦＥＴを素子
とする半導体集積回路装置に適用した場合について説明
したが、それに！牢されるものではなく、バイポーラト
ランジスタ゛′を素子とするもの或いはその他の受動部
品を構成してなる半導体集積回路装置に適用できる。
第１図は従来構造の断面図、
第２図は本発明装置の平面図、
第３図は第２図のＡ−Ａ線に沿う断面図、第４（財）は
回路図。 第５図囚〜す）は製造方法の一例を示す工程断面図であ
る。 ３１・・・シリコン基板、３２・・・フィール）’杷Ｊ
ｌ［，３３・・・ゲート粘縁膜、３４・・・ゲート、３
５．３６・・・不純物層、３７・・・基板コンタクトＪ
−１３８・・・ウェル、３９・・・ゲート、４ ｏ Ｉ
４１・・・不純物層、４２・・・ウェルコンタクト層
、４３〜５０・・・シリサイド上、５１・・・層間絶縁
膜、５２〜５５・・・アルミ配線、６３ｔ６４・・・サ
イドウオール、６５・・・シリサイド上、６６・・・ホ
トレジスト。
回路図。 第５図囚〜す）は製造方法の一例を示す工程断面図であ
る。 ３１・・・シリコン基板、３２・・・フィール）’杷Ｊ
ｌ［，３３・・・ゲート粘縁膜、３４・・・ゲート、３
５．３６・・・不純物層、３７・・・基板コンタクトＪ
−１３８・・・ウェル、３９・・・ゲート、４ ｏ Ｉ
４１・・・不純物層、４２・・・ウェルコンタクト層
、４３〜５０・・・シリサイド上、５１・・・層間絶縁
膜、５２〜５５・・・アルミ配線、６３ｔ６４・・・サ
イドウオール、６５・・・シリサイド上、６６・・・ホ
トレジスト。
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路装置の基板や基板忙形成したウェル
のコンタクト層と、このコンタクト層に並設して形成さ
れかつコンタクト層に電気接続きれる不純物層との両層
表面にわたってシリサイド層を形成し、このシリサイド
層上の一部に単一のコンタクトを形成したことを特徴と
する半導体集積回路装置。 ２、基板コンタクト層又はウェルコンタクト層と、これ
に並設したＭＩＳＦＥＴのソース又はドレイン層にわた
ってシリサイド層を形成し、このシリサイド層上の層間
？縁膜に単一のコンタクトホールな形成してコンタクト
を構成し℃なる特許請求の範囲第１項記載の半導体集積
回路装置。 ３、基板又はウェルのコンタクト層と、並設すれる不純
物層は互いに異なる導電型である特許請求の範囲第１項
又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228418A JPS60120571A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228418A JPS60120571A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120571A true JPS60120571A (ja) | 1985-06-28 |
Family
ID=16876160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228418A Pending JPS60120571A (ja) | 1983-12-05 | 1983-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120571A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421950A (en) * | 1987-06-22 | 1989-01-25 | American Telephone & Telegraph | Integrated circuit with improved tab tie |
| EP0451632A2 (en) * | 1990-04-02 | 1991-10-16 | National Semiconductor Corporation | Semiconductor structure and method of its manufacture |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| JPH05267660A (ja) * | 1992-03-17 | 1993-10-15 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
-
1983
- 1983-12-05 JP JP58228418A patent/JPS60120571A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421950A (en) * | 1987-06-22 | 1989-01-25 | American Telephone & Telegraph | Integrated circuit with improved tab tie |
| US5136355A (en) * | 1987-11-25 | 1992-08-04 | Marconi Electronic Devices Limited | Interconnecting layer on a semiconductor substrate |
| EP0451632A2 (en) * | 1990-04-02 | 1991-10-16 | National Semiconductor Corporation | Semiconductor structure and method of its manufacture |
| EP0451632A3 (en) * | 1990-04-02 | 1994-07-06 | Nat Semiconductor Corp | Semiconductor structure and method of its manufacture |
| US5466960A (en) * | 1990-04-02 | 1995-11-14 | National Semiconductor Corporation | BiCMOS device having self-aligned well tap and method of fabrication |
| JPH05267660A (ja) * | 1992-03-17 | 1993-10-15 | Nec Corp | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| US6104070A (en) * | 1997-07-04 | 2000-08-15 | Nec Corporation | Semiconductor device with reduced number of through holes and method of manufacturing the same |
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