JPH05326841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326841A JPH05326841A JP4157466A JP15746692A JPH05326841A JP H05326841 A JPH05326841 A JP H05326841A JP 4157466 A JP4157466 A JP 4157466A JP 15746692 A JP15746692 A JP 15746692A JP H05326841 A JPH05326841 A JP H05326841A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 同一半導体基板上に、膜厚の異なるＭＯＳト
ランジスタのゲート酸化膜とＭＯＳ型コンデンサの容量
酸化膜を形成する際、フォトリソグラフィ工程の増加を
伴わず、かつ膜厚の製造精度を向上させる。 【構成】 ゲート酸化膜１０５を形成後、窒化シリコン
膜１０６を成長し、コンデンサ下部のＮ型高濃度領域１
０８形成のためのフォトリソグラフィ工程をもって、コ
ンデンサ部の窒化膜およびゲート酸化膜を除去する。フ
ォトレジスト１０７を剥離後、熱酸化を行ってコンデン
サの容量酸化膜１０９を形成する。このときトランジス
タ部は窒化膜が耐酸化材として働くため、ゲート酸化膜
の膜厚は変わらない。このようにゲート酸化膜と容量酸
化膜を独立して形成するため、膜厚の製造精度は低下せ
ず、またフォトリソグラフィ工程の増加も伴わないで行
うことができる。
ランジスタのゲート酸化膜とＭＯＳ型コンデンサの容量
酸化膜を形成する際、フォトリソグラフィ工程の増加を
伴わず、かつ膜厚の製造精度を向上させる。 【構成】 ゲート酸化膜１０５を形成後、窒化シリコン
膜１０６を成長し、コンデンサ下部のＮ型高濃度領域１
０８形成のためのフォトリソグラフィ工程をもって、コ
ンデンサ部の窒化膜およびゲート酸化膜を除去する。フ
ォトレジスト１０７を剥離後、熱酸化を行ってコンデン
サの容量酸化膜１０９を形成する。このときトランジス
タ部は窒化膜が耐酸化材として働くため、ゲート酸化膜
の膜厚は変わらない。このようにゲート酸化膜と容量酸
化膜を独立して形成するため、膜厚の製造精度は低下せ
ず、またフォトリソグラフィ工程の増加も伴わないで行
うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ型コンデンサを混載するＣＭＯＳお
よびＢｉ−ＣＭＯＳ集積回路の製造方法に関する。
に関し、特にＭＯＳ型コンデンサを混載するＣＭＯＳお
よびＢｉ−ＣＭＯＳ集積回路の製造方法に関する。
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳ集積回路（ＩＣ）
中にＭＯＳ型コンデンサを混載する場合には、ゲート酸
化膜を容量膜として用いることにより、工程の増加を伴
うことなく、コンデンサを形成することができていた。
中にＭＯＳ型コンデンサを混載する場合には、ゲート酸
化膜を容量膜として用いることにより、工程の増加を伴
うことなく、コンデンサを形成することができていた。
【０００３】一方、ＩＣの高集積化が進むにつれ、スケ
ーリング則に基いてゲート酸化膜は薄化してきており、
ＣＭＯＳ回路の電源電圧は５Ｖから３．３Ｖへ下がろう
としている。例えば、Ｂｉ−ＣＭＯＳ ＩＣではＣＭＯ
Ｓ部は５Ｖ系、バイポーラ部は９Ｖ系あるいは１２Ｖ系
といったように使用されることがあり、バイポーラ部に
ＭＯＳ型コンデンサを用いる場合には、その電源電圧に
見合った絶縁耐圧および信頼性を保障する必要がある。
ーリング則に基いてゲート酸化膜は薄化してきており、
ＣＭＯＳ回路の電源電圧は５Ｖから３．３Ｖへ下がろう
としている。例えば、Ｂｉ−ＣＭＯＳ ＩＣではＣＭＯ
Ｓ部は５Ｖ系、バイポーラ部は９Ｖ系あるいは１２Ｖ系
といったように使用されることがあり、バイポーラ部に
ＭＯＳ型コンデンサを用いる場合には、その電源電圧に
見合った絶縁耐圧および信頼性を保障する必要がある。
【０００４】ゲート酸化膜が２００Å以下と薄くなって
くると、これを容量膜とした場合、９Ｖ系や１２Ｖ系で
は５ＭＶ／ｃｍ以上の電界がかかることになり、信頼性
を保障できなくなってしまう。そこで、容量膜をゲート
絶縁膜と別形成で厚くする必要が生じる。
くると、これを容量膜とした場合、９Ｖ系や１２Ｖ系で
は５ＭＶ／ｃｍ以上の電界がかかることになり、信頼性
を保障できなくなってしまう。そこで、容量膜をゲート
絶縁膜と別形成で厚くする必要が生じる。
【０００５】図５〜図９により容量膜を厚くする従来の
技術をＣＭＯＳ集積回路の製造方法に則って説明する。
技術をＣＭＯＳ集積回路の製造方法に則って説明する。
【０００６】まず図５に示すようにＰ- 型シリコン基板
２０１を用意し、Ｎ型ウェル領域２０２およびＰ型ウェ
ル領域２０３を形成した後、素子間分離酸化膜２０４を
形成する。さらに素子形成領域表面を約３０００Å擬牲
酸化する。
２０１を用意し、Ｎ型ウェル領域２０２およびＰ型ウェ
ル領域２０３を形成した後、素子間分離酸化膜２０４を
形成する。さらに素子形成領域表面を約３０００Å擬牲
酸化する。
【０００７】次に図６に示すようにＭＯＳコンデンサの
容量値のバイアス電圧依存性を低減する目的でフォトレ
ジスト２０６をマスクとしてコンデンサ形成領域に加速
エネルギー７０ｋｅＶ，ドーズ量１×１０14ｃｍ-2程度
のリンのイオン注入を行ってＮ型高濃度層２０７を形成
する。
容量値のバイアス電圧依存性を低減する目的でフォトレ
ジスト２０６をマスクとしてコンデンサ形成領域に加速
エネルギー７０ｋｅＶ，ドーズ量１×１０14ｃｍ-2程度
のリンのイオン注入を行ってＮ型高濃度層２０７を形成
する。
【０００８】次に図７に示すように、フォトレジスト２
０６を除去し、擬牲酸化膜２０５をエッチングした後、
｛（所望の容量酸化膜厚）−（ゲート酸化膜厚）｝の厚
さをもつ酸化膜２０８を熱酸化により形成する。
０６を除去し、擬牲酸化膜２０５をエッチングした後、
｛（所望の容量酸化膜厚）−（ゲート酸化膜厚）｝の厚
さをもつ酸化膜２０８を熱酸化により形成する。
【０００９】さらにフォトレジスト２０９をマスクとし
てＣＭＯＳトランジスタ部の酸化膜２０８を稀フッ酸に
てエッチング除去する。最後にフォトレジスト２０８を
除去した後、再び熱酸化してＣＭＯＳトランジスタ部に
所望の膜厚（例えば１５０Å）のゲート酸化膜２１０を
形成する。このときコンデンサ部の酸化膜２０８はさら
に酸化が進行して所望の膜厚になっている（図８）。
てＣＭＯＳトランジスタ部の酸化膜２０８を稀フッ酸に
てエッチング除去する。最後にフォトレジスト２０８を
除去した後、再び熱酸化してＣＭＯＳトランジスタ部に
所望の膜厚（例えば１５０Å）のゲート酸化膜２１０を
形成する。このときコンデンサ部の酸化膜２０８はさら
に酸化が進行して所望の膜厚になっている（図８）。
【００１０】最後に図９に示すようにＣＭＯＳトランジ
スタのゲート電極２１１およびコンデンサの上部電極２
１１′を多結晶シリコン層で形成し、さらにＮ+ 型およ
びＰ+ 型ソースドレイン領域２１２，２１３を形成し
て、薄いゲート酸化膜のＣＭＯＳトランジスタとゲート
酸化膜より膜厚の厚い容量膜のコンデンサを得ていた。
スタのゲート電極２１１およびコンデンサの上部電極２
１１′を多結晶シリコン層で形成し、さらにＮ+ 型およ
びＰ+ 型ソースドレイン領域２１２，２１３を形成し
て、薄いゲート酸化膜のＣＭＯＳトランジスタとゲート
酸化膜より膜厚の厚い容量膜のコンデンサを得ていた。
【００１１】
【発明が解決しようとする課題】従来のゲート酸化膜よ
り膜厚の厚い容量膜を形成する方法では、予め所望の容
量膜厚からゲート酸化膜厚を差し引いた膜厚の酸化膜を
形成しておき、ＣＭＯＳトランジスタ部のみ選択的にこ
の酸化膜を除去した後、ゲート酸化膜厚の分だけさらに
熱酸化するという方法をとっており、酸化膜の選択除去
のためフォトリソグラフィ工程が一回分増加している。
また、２度の酸化工程により容量膜の膜厚が決まるた
め、製造の精度が悪い。
り膜厚の厚い容量膜を形成する方法では、予め所望の容
量膜厚からゲート酸化膜厚を差し引いた膜厚の酸化膜を
形成しておき、ＣＭＯＳトランジスタ部のみ選択的にこ
の酸化膜を除去した後、ゲート酸化膜厚の分だけさらに
熱酸化するという方法をとっており、酸化膜の選択除去
のためフォトリソグラフィ工程が一回分増加している。
また、２度の酸化工程により容量膜の膜厚が決まるた
め、製造の精度が悪い。
【００１２】本発明の目的は、フォトリソグラフィ工程
の増加を伴わず、かつ膜厚の製造精度を向上させる半導
体装置の製造方法を提供することにある。
の増加を伴わず、かつ膜厚の製造精度を向上させる半導
体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、同一基板上
に膜厚の異なるゲート酸化膜と容量酸化膜とを形成する
ＣＭＯＳあるいはＢｉ−ＣＭＯＳ集積回路の製造方法に
おいて、ゲート酸化膜を形成した後、窒化膜を形成する
工程と、フォトリソグラフィ工程によりコンデンサ形成
領域の窒化膜を除去し、さらにその部分のゲート酸化膜
を除去する工程と、前記窒化膜を耐酸化用のマスクとし
て用い、コンデンサ形成領域のみ所望の厚さの酸化膜を
形成する工程と、前記窒化膜を除去する工程とを有する
ものである。
め、本発明に係る半導体装置の製造方法は、同一基板上
に膜厚の異なるゲート酸化膜と容量酸化膜とを形成する
ＣＭＯＳあるいはＢｉ−ＣＭＯＳ集積回路の製造方法に
おいて、ゲート酸化膜を形成した後、窒化膜を形成する
工程と、フォトリソグラフィ工程によりコンデンサ形成
領域の窒化膜を除去し、さらにその部分のゲート酸化膜
を除去する工程と、前記窒化膜を耐酸化用のマスクとし
て用い、コンデンサ形成領域のみ所望の厚さの酸化膜を
形成する工程と、前記窒化膜を除去する工程とを有する
ものである。
【００１４】
【作用】同一基板上に膜厚の異なるゲート酸化膜と容量
酸化膜を形成するＣＭＯＳあるいはＢｉ−ＣＭＯＳ集積
回路の製造方法において、ゲート酸化膜を形成した後、
窒化膜を形成し、フォトリソグラフィ工程によりコンデ
ンサ形成領域の窒化膜を除去し、さらにその部分のゲー
ト酸化膜を除去し、前記窒化膜を耐酸化用のマスクとし
て用い、コンデンサ形成領域のみ所望の厚さの酸化膜を
形成し、前記窒化膜を除去する。
酸化膜を形成するＣＭＯＳあるいはＢｉ−ＣＭＯＳ集積
回路の製造方法において、ゲート酸化膜を形成した後、
窒化膜を形成し、フォトリソグラフィ工程によりコンデ
ンサ形成領域の窒化膜を除去し、さらにその部分のゲー
ト酸化膜を除去し、前記窒化膜を耐酸化用のマスクとし
て用い、コンデンサ形成領域のみ所望の厚さの酸化膜を
形成し、前記窒化膜を除去する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。図１〜図４は、本発明の一実施例を示す工程断面図
である。図において、本実施例では、薄いゲート酸化膜
のＣＭＯＳトランジスタと厚い容量酸化膜のコンデンサ
とを同じシリコン基板上に形成する場合について説明
し、バイポーラトランジスタの形成工程については割愛
する。
る。図１〜図４は、本発明の一実施例を示す工程断面図
である。図において、本実施例では、薄いゲート酸化膜
のＣＭＯＳトランジスタと厚い容量酸化膜のコンデンサ
とを同じシリコン基板上に形成する場合について説明
し、バイポーラトランジスタの形成工程については割愛
する。
【００１６】まず図１に示すようにＰ- 型シリコン基板
１０１を用意し、Ｎ型ウェル領域１０２、Ｐ型ウェル領
域１０３を形成した後、選択酸化を行って素子間分離酸
化膜１０４を形成する。
１０１を用意し、Ｎ型ウェル領域１０２、Ｐ型ウェル領
域１０３を形成した後、選択酸化を行って素子間分離酸
化膜１０４を形成する。
【００１７】さらに素子形成領域表面を３００Å程度擬
牲酸化した後、稀フッ酸でこれを除去してから、所望の
膜厚、例えば１５０Å程度のゲート酸化膜１０５を熱酸
化により形成する。
牲酸化した後、稀フッ酸でこれを除去してから、所望の
膜厚、例えば１５０Å程度のゲート酸化膜１０５を熱酸
化により形成する。
【００１８】次に図２に示すように基板表面に窒化シリ
コン膜１０６を成長した後、フォトレジスト１０７をマ
スクにし、コンデンサ形成領域の窒化膜１０６をエッチ
ングする。続いて加速エネルギー７０ｋｅＶ、ドーズ量
１×１０14ｃｍ-2程度のリンのイオン注入を行ってコン
デンサ形成領域にＮ型高濃度領域１０８を形成する。こ
のＮ型高濃度領域１０８を設けるのは、従来技術で説明
したとおりコンデンサの容量値のバイアス電圧依存性を
低減するためである。さらに、稀フッ酸を用いてコンデ
ンサ形成領域のゲート酸化膜１０５をエッチングする。
コン膜１０６を成長した後、フォトレジスト１０７をマ
スクにし、コンデンサ形成領域の窒化膜１０６をエッチ
ングする。続いて加速エネルギー７０ｋｅＶ、ドーズ量
１×１０14ｃｍ-2程度のリンのイオン注入を行ってコン
デンサ形成領域にＮ型高濃度領域１０８を形成する。こ
のＮ型高濃度領域１０８を設けるのは、従来技術で説明
したとおりコンデンサの容量値のバイアス電圧依存性を
低減するためである。さらに、稀フッ酸を用いてコンデ
ンサ形成領域のゲート酸化膜１０５をエッチングする。
【００１９】次に図３に示すように、フォトレジスト１
０７を除去した後、所望の膜厚、例えば２８０Åの容量
酸化膜１０９を熱酸化により形成する。このとき、窒化
膜１０６が耐酸化用のマスク材として働くために、ＣＭ
ＯＳトランジスタ部のゲート酸化膜１０５の膜厚は変わ
らず、コンデンサ領域のみ厚い酸化膜を形成することが
可能である。
０７を除去した後、所望の膜厚、例えば２８０Åの容量
酸化膜１０９を熱酸化により形成する。このとき、窒化
膜１０６が耐酸化用のマスク材として働くために、ＣＭ
ＯＳトランジスタ部のゲート酸化膜１０５の膜厚は変わ
らず、コンデンサ領域のみ厚い酸化膜を形成することが
可能である。
【００２０】次に図４に示すように、ＣＭＯＳトランジ
スタのゲート電極１１０およびコンデンサの上部電極１
１０′を多結晶シリコンで形成し、さらにＮ+ 型および
Ｐ+型ソースドレイン領域１１１，１１２をイオン注入
によって形成する。最後に層間絶縁膜１１３を形成し、
金属配線１１４を付設して素子を完成する。
スタのゲート電極１１０およびコンデンサの上部電極１
１０′を多結晶シリコンで形成し、さらにＮ+ 型および
Ｐ+型ソースドレイン領域１１１，１１２をイオン注入
によって形成する。最後に層間絶縁膜１１３を形成し、
金属配線１１４を付設して素子を完成する。
【００２１】本実施例では容量酸化膜をゲート酸化膜よ
り厚く形成する場合について述べたが、逆に薄い容量膜
を形成する場合にも本発明が適用できることは明白であ
る。このときの製造方法は上記の製造方法と同じで、容
量酸化膜の膜厚が違うだけである。
り厚く形成する場合について述べたが、逆に薄い容量膜
を形成する場合にも本発明が適用できることは明白であ
る。このときの製造方法は上記の製造方法と同じで、容
量酸化膜の膜厚が違うだけである。
【００２２】
【発明の効果】以上説明したように本発明は、ＣＭＯＳ
トランジスタのゲート酸化膜の膜厚とＭＯＳ型コンデン
サの容量膜の膜厚とを違えて形成することが可能であ
り、容量膜厚を厚くすればコンデンサに高い電圧が加わ
ったとしても信頼性を保障することが可能である。
トランジスタのゲート酸化膜の膜厚とＭＯＳ型コンデン
サの容量膜の膜厚とを違えて形成することが可能であ
り、容量膜厚を厚くすればコンデンサに高い電圧が加わ
ったとしても信頼性を保障することが可能である。
【００２３】半導体プロセスではフォトリソグラフィ工
程数が製造工期，製造原価を決定する重要な因子のひと
つであるが、本発明では窒化膜を用いることによりＮ型
高濃度領域の形成と容量膜の選択酸化を１回のフォトリ
ソグラフィ工程で行っているため、従来技術に比べ、工
期短縮，原価低減がなされている。
程数が製造工期，製造原価を決定する重要な因子のひと
つであるが、本発明では窒化膜を用いることによりＮ型
高濃度領域の形成と容量膜の選択酸化を１回のフォトリ
ソグラフィ工程で行っているため、従来技術に比べ、工
期短縮，原価低減がなされている。
【００２４】また、従来技術では容量酸化膜の膜厚は、
ゲート酸化膜形成前の酸化工程とゲート酸化との二度の
酸化によって決まるため、所望の膜厚からはずれたり、
ばらつきが大きかったりしてコンデンサの精度を下げる
可能性があるが、本発明ではゲート酸化膜と容量酸化膜
の形成は独立して行われるため精度が低下するという心
配はない。
ゲート酸化膜形成前の酸化工程とゲート酸化との二度の
酸化によって決まるため、所望の膜厚からはずれたり、
ばらつきが大きかったりしてコンデンサの精度を下げる
可能性があるが、本発明ではゲート酸化膜と容量酸化膜
の形成は独立して行われるため精度が低下するという心
配はない。
【図１】本発明の一実施例を示す工程断面図である。
【図２】本発明の一実施例を示す工程断面図である。
【図３】本発明の一実施例を示す工程断面図である。
【図４】本発明の一実施例を示す工程断面図である。
【図５】従来技術を示す工程断面図である。
【図６】従来技術を示す工程断面図である。
【図７】従来技術を示す工程断面図である。
【図８】従来技術を示す工程断面図である。
【図９】従来技術を示す工程断面図である。
１０１，２０１ Ｐ- 型シリコン基板 １０２，２０２ Ｎ型ウェル領域 １０３，２０３ Ｐ型ウェル領域 １０４，２０４ 素子間分離酸化膜 １０５，２１０ ゲート酸化膜 １０６ 窒化シリコン膜 １０７，２０６，２０９ フォトレジスト １０８，２０７ Ｎ型高濃度領域 １０９ 容量酸化膜 １１０，２１１ ゲート電極 １１０′，２１１′ コンデンサ上部電極 １１１，２１２ Ｎ+ 型ソースドレイン領域 １１２，２１３ Ｐ+ 型ソースドレイン領域 １１３ 層間絶縁膜 １１４ 金属配線 ２０５ 擬牲酸化膜 ２０８ 酸化膜
Claims (1)
- 【請求項１】 同一基板上に膜厚の異なるゲート酸化膜
と容量酸化膜とを形成するＣＭＯＳあるいはＢｉ−ＣＭ
ＯＳ集積回路の製造方法において、 ゲート酸化膜を形成した後、窒化膜を形成する工程と、 フォトリソグラフィ工程によりコンデンサ形成領域の窒
化膜を除去し、さらにその部分のゲート酸化膜を除去す
る工程と、 前記窒化膜を耐酸化用のマスクとして用い、コンデンサ
形成領域のみ所望の厚さの酸化膜を形成する工程と、 前記窒化膜を除去する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157466A JPH05326841A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157466A JPH05326841A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326841A true JPH05326841A (ja) | 1993-12-10 |
Family
ID=15650290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4157466A Pending JPH05326841A (ja) | 1992-05-25 | 1992-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326841A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294771A (ja) * | 2004-04-06 | 2005-10-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
| JP2007235168A (ja) * | 2007-05-10 | 2007-09-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2011091437A (ja) * | 2011-01-24 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1992
- 1992-05-25 JP JP4157466A patent/JPH05326841A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537652A (ja) * | 2002-09-02 | 2005-12-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 |
| JP2005294771A (ja) * | 2004-04-06 | 2005-10-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4656854B2 (ja) * | 2004-04-06 | 2011-03-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2007235168A (ja) * | 2007-05-10 | 2007-09-13 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP4708388B2 (ja) * | 2007-05-10 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
| JP2011091437A (ja) * | 2011-01-24 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路装置 |
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