JPS59167063A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体装置の製造方法に係シ、特にシリコン
−ｙ−トのＭＯＳ　（Ｍｅｔａｌ　Ｑｘｉｄｅ旦ｅｍｉ
ｃｏｎｄｕｃｔｏｒ　）　）ランジスタの製造方法に関
する。

〔発明の技術的背景〕

通常、シリコン・ダートの半導体集積回路において、Ｎ
チャンネルのＭｏｓトランジスタは、第１図（ａ）　（
ｂ）に示すように形成される。すなわち・Ｎ型のシリコ
ン基板１内にＰ型のウェル領域２を形成した後、表面に
ダート酸化膜３を形成し、その上に多結晶シリコン膜を
形成する・そして、この多結晶シリコン膜を・ぐターニ
ングしてデート部４及び配線部５１．５２を形成した後
、Ｐ型の不純物をイオン注入し、ｒ−ト部４をはさんで
両側にソース、ドレインとなるＮ＋Ｉ！６　、７を形成
するものである。

ところで、上記回路においては、ソース、ドレインの各
領域の上に多結晶シリコンの配線を設けると共に、この
多結晶シリコン配線の下部に多結晶シリコン配線と交差
する不純物の配線層を形成すると、・ぐターンレイアウ
トがしやすく、集積度が向上する。

従来、この不純物配線層の形成は、前述の工程において
、多結晶シリコンの配線部５１５２を形成する前に行っ
ていた。すなわち、配線部５１．５２が形成される領域
の下部領域にあらかじめイオン注入でＮ＋Ｎ１（配線１
帝）　８　ｔ−形成しておく。しかる後、前述のように
多結晶シリコン膜をパターニングし、ゲート部４及び配
線部５１　ｒ５ｚｔ形成し、さらにイオン注入を行いソ
ース、ドレインのＮ＋Ｎ６，７を形成するものである。

なお、９はＡｔ（アルミニウム）で形成された電源ライ
ン、１０はこの電源ライン９とＮ層８とを接続するコン
タクトホール、１ノはドレイン電極、１２はこのドレイ
ン電極１ノとＮ＋＃７　ｉ接続するコンタクトホールで
ある。

〔背景技術の問題点〕

しかし々がら、上記のような従来の方法では、Ｎ”Ｒ（
配線Ｈ）８の形成のために、ソース、ドレイン形成のた
めのイオン注入工程とは別個にイオン注入工程が必要で
ある。従って、特にＣＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ−ＭＯＳ　）　）ランジスタを製造する場合には、
ＰチャンネルとＮチャンネルの両トランジスタが必要で
あるため、２工程増加することになシ、製造工程が長く
なると共に１製品価格が高くなる欠点があった。

〔発明の目的〕

この発明は上記実情に鑑みてなされたもので、ソノ目的
は、ソース、ドレイン領域上の多結晶シリコン配線と交
差する不純物配線層を筒車な工程で形成することができ
る半導体装置の製造方法を提供することにある。

〔発明の概要〕

この発明は、シリコン・ｒ−）のＭＯＳ　）ランノスタ
の製造工程において、ダート部の多結晶シリコン膜を厚
く、配線部の多結晶シリコン膜を薄く形成した後、不純
物がゲート部を通過し、配線部を通過しない程度の加速
電圧でイオン注入を行うことによシ、ソース及びドレイ
ン領域を形成すると同時に、多結晶シリコンの配線部と
交差する不純物配線層を形成するものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例をＮチャンネ
ル側のＭＯＳ　）ランジスタの製造工程に適用した例に
ついて説明する。先ず、第２図（８）に示すように、Ｎ
型のシリコン基板２１に例えば熱拡散によりＰ型のウェ
ル領域２２を形成する。次に、第２図（ｂ）に示すよう
にシリコン基板２ノの表面ＫＳＩＯ２膜（ダート酸化膜
）２３゜５１３Ｎ４膜２４を順次形成する。その後、こ
のＳｉ３Ｎ４膜２４の不純物領域（ソース、ドレイン。

ｒ−）及び配線領域）形成予定領域以外の領域２５をエ
ツチング除去する。次に、第２図（Ｃ）に示すように、
熱酸化を行いフィールド５ｔＯ２膜２６を形成する。次
に、第２図（ｄ）に示すように５ｔ３Ｎ４膜２４を除去
した後、シリコン基板２１の表面全面Ｋ例えばＣＶＤ　
（Ｃｈｅｍｌａａｌ　ＶａｐｏｕｒＤｅｐｏｓｉｔｉｏ
ｎ　）法によシ多結晶シリコン膜２７を形成する。その
後、第２図（、）に示すように、ダート部２８以外の領
域の多結晶シリコン膜２７を薄くエツチングする。しか
る後、第２図（ｆ）に示すように多結晶シリコン膜２７
をパターニングしてｒ−）部２８及び配線層２９１　・
２９２を形成する。これによシ、ダート部２８の多結晶
シリコン膜は厚く、配線層２９１　　ｒ　２９Ｈの多結
晶シリコン膜は薄くなる。その後、第２図（ｇ）に示す
ように、Ｎ型不純物例えばリンのイオン注入を行う。こ
の際、加速電圧を適当に選択して、不純物が配線層２９
１　　＊　２９雪及び５１０２膜２３は通過し、ｅ−）
部２８は通過しないようにする。従って、不純物はダー
ト部２８の下には注入されず配線層２９１ｒ２９ｔの下
には注入される。これにより、ソース領域及び配線層と
なるＮ層３０が多結晶シリコンの配線部２９１．２９２
　と交差するように形成されると共にドレイン領域とな
るｗ”ｒｍ　３１が形成される。

このように上記方法においては、シリコン基板２１上の
配線層２９１＋２９２と交差する不純物配線層（Ｎ＋層
３０）をソース、ドレインと同時に形成することができ
るため、従来方法に比ベイオン注入工程が１工程減少す
る。一方、多結晶シリコン膜２７のゲート部２８と配線
部２９１．２９□との厚さを変えるためのエツチング工
程が増加するが、この発明をＣＭＯ８）ランジスタの製
造工程に適用した場合にはイオン注入工程が２工程減少
するため、結果として１工程短縮され、マスクも一枚少
なくて済む。

尚、上記実施例においては、第２図（、）の工程におい
て多結晶シリコン膜２７のｆ−）部２８以外の領域を全
てエツチングして薄くしているが、必ずしも全ての領域
を薄くする必要はなく、少なくともその下にソース、ド
レイン及び配線の不純物層が形成される領域を薄くすれ
ばよい。

〔発明の効果〕

以上のようにこの発明によれば、ソース・ドレイン領域
上の多結晶シリコン配線と交差する不純物配線層を簡単
な工程で形成することができ、製造工程を短縮できると
共に製品価格が安価となる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）は従来のＣＭＯ８のＮチャンネル
側のＭＯＳ　）ランジスタの製造工程を示すもので、同
図（、）は平面図、同図（ｂ）は断面図、第２図（、）
〜（ｇ）はこの発明の一実施例に係るＮチャンネル側の
ＭＯＳ　ｌ−ランジスタの製造工程を示す断面図である
。 ２１・・・シリコン基板、２２・・・ウェル領域、２３
・・・５ＩＯ２膜（ダート酸化膜）、２４・・・Ｓ　ｉ
　３Ｎ４膜、２６・・・フィールドＳ１０□膜、２７・
・・多結晶シリコン膜、２８・・・ゲート部、２９１　
　＋　２９２・・・配線層、３０・・・Ｎ層（リース領
域及び配線層）、３１・・・Ｎ”７ｉ！　（ドレイン領
域）。 第１図 （ａ） 第２図 フッ 第２図

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基板若しくは不純物領域上に
   絶縁膜を形成する工程と、前記絶縁膜上に多結晶シリコ
   ン膜を形成する工程と、前記多結晶シリコン膜のダート
   部形成予定領域以外の領域を薄くエツチングする工程と
   、前記多結晶シリコン膜をパター亜ングし、配線部及び
   デート部を形成する工程と、前記多結晶シリコン膜の配
   線部及び前記絶縁膜を通してイオン注入を行い前記半導
   体基板若しくは不純物領域内に第２導電型の不純物配線
   層を形成する工程とを具備したことを特徴とする半導体
   装置の製造方法。
2. （２）前記不純物配線層の形成と同時にソース及びドレ
   イン領域をそれぞれ形成する特許請求の範囲第１項記載
   の半導体装置の製造方法。
3. （３）前記不純物配線層を、前記多結晶シリコンの配線
   部と交差するように形成する特許請求の範囲第１項又は
   第２項記載の半導体装置の製造方法。
4. （４）前記各工程によ、９　ＣＭＯ８）ランジスタを形
   成する特許請求の範囲第１項乃至第３項いずれか記載の
   半導体装置の製造方法。