JPS6051275B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6051275B2 JPS6051275B2 JP50130916A JP13091675A JPS6051275B2 JP S6051275 B2 JPS6051275 B2 JP S6051275B2 JP 50130916 A JP50130916 A JP 50130916A JP 13091675 A JP13091675 A JP 13091675A JP S6051275 B2 JPS6051275 B2 JP S6051275B2
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【発明の詳細な説明】
本発明は、半導体集積回路、特に互いに異なる導電形
チャンネル即ちＰ形チャンネル及びＮ形チャンネルの両
絶縁ゲート形電界効果トランジスタ（以下ＭＯＳと略称
する）を有する所謂コンプリメンタリＭ０５集積回路即
ちＣ−ＭＯＳの製造方法法に係わる。
チャンネル即ちＰ形チャンネル及びＮ形チャンネルの両
絶縁ゲート形電界効果トランジスタ（以下ＭＯＳと略称
する）を有する所謂コンプリメンタリＭ０５集積回路即
ちＣ−ＭＯＳの製造方法法に係わる。
この種Ｃ−ＭＯＳは、例えば第１図に示す如くＮ形の
半導体基体１の一主面１ａに臨んで第１の絶縁ゲート形
電界効果トランジスタ例えばＰチャンネル形ＭＯＳ（Ｐ
−ＭＯＳ）を構成するドレイン領域２ｓ及び２ｄが選択
的に形成され、他部に第２の絶縁ゲート形電界効果トラ
ンジスタ例えばＮ チャンネル形ＭＯＳ（Ｎ−ＭＯＳ）
を構成するため のＰ形の島領域３が選択的に形成され
、この島領域３上にＮ−ＭＯＳを構成するＮ形のソース
領域 ４ｓ及び４ｄが夫々選択的に形成されてなる。
半導体基体１の一主面１ａに臨んで第１の絶縁ゲート形
電界効果トランジスタ例えばＰチャンネル形ＭＯＳ（Ｐ
−ＭＯＳ）を構成するドレイン領域２ｓ及び２ｄが選択
的に形成され、他部に第２の絶縁ゲート形電界効果トラ
ンジスタ例えばＮ チャンネル形ＭＯＳ（Ｎ−ＭＯＳ）
を構成するため のＰ形の島領域３が選択的に形成され
、この島領域３上にＮ−ＭＯＳを構成するＮ形のソース
領域 ４ｓ及び４ｄが夫々選択的に形成されてなる。
領域２ｓ及び２ｄ間上及び４ｓ及び４ｄ間上には、夫々
ゲート絶縁膜５及び６が形成され、これらゲート絶縁膜
５及び６上には、夫々ゲート電極或いはゲート電極に対
する内部配線７及び８が被着される。又、各ソース領域
及びドレイン領域２ｓ及ひ２ｄ） ４ｓ及び４ｄ上には
夫々オーミックに各電極若しくは内部配線９及び１０、
１１及び１２が被着される。 このような構成によるＣ
−ＭＯＳを製造する場合、半導体基体１に対して一方の
Ｐ−ＭＯＳのソース領域２ｓ及びドレイン領域２ｄを形
成するための例えばＰ形の不純物の選択的ドーピング工
程と、他方のＮ−ＭＯＳを形成する島領域３を形成する
ための例えば同様のＰ形の不純物の選択的ドーピング工
程と、さらにソース領域４ｓ及び４ｄ１を形成するため
のＮ形の選択的不純物ドーピング工程との３つの選択的
ドーピング工程、例えば選択的拡散、或いは選択的イオ
ン注入の工程を必要とする。
ゲート絶縁膜５及び６が形成され、これらゲート絶縁膜
５及び６上には、夫々ゲート電極或いはゲート電極に対
する内部配線７及び８が被着される。又、各ソース領域
及びドレイン領域２ｓ及ひ２ｄ） ４ｓ及び４ｄ上には
夫々オーミックに各電極若しくは内部配線９及び１０、
１１及び１２が被着される。 このような構成によるＣ
−ＭＯＳを製造する場合、半導体基体１に対して一方の
Ｐ−ＭＯＳのソース領域２ｓ及びドレイン領域２ｄを形
成するための例えばＰ形の不純物の選択的ドーピング工
程と、他方のＮ−ＭＯＳを形成する島領域３を形成する
ための例えば同様のＰ形の不純物の選択的ドーピング工
程と、さらにソース領域４ｓ及び４ｄ１を形成するため
のＮ形の選択的不純物ドーピング工程との３つの選択的
ドーピング工程、例えば選択的拡散、或いは選択的イオ
ン注入の工程を必要とする。
これら不純物の選択的ドーピング工程に於ては、その選
択的ドーピングを行なうためのマ・スク例えはＳｉＯ２
を基体Ｙの主面１ａ側はもとよりこれとは反対側の主面
ｌｂ側にも形成し置くことが必要となる。そして、主面
１ａ上のマスクに対しては、拡散窓若しくはイオン注入
のための窓或いは膜厚の小なる部分を選択的に形成した
その不純物の選択的ドーピングを行なうものであるが、
各ドーピング工程間に於て前段のドーピング工程と後段
のドーピング工程とが互に異る導電形の不純物をドーピ
ングするものである場合、後段のドーピングに際してそ
のマスクとして、前段の不純物の選択的ドーピングに用
いたマスク或いはこの選択的ドーピングに際して形成さ
れた絶縁膜等のマスク等を用いる場合、このマスクが前
段の不純物によつて汚染されているがために所望の特性
のＭＯＳをバラツキなく得ることが難かしい。したがつ
て、このようにドーピングする不純物が互いに異なる工
程間に於ては、その後段側のドーピング工程に際し前段
側に用いた或いは前段の工程時に生じたマスクは一旦除
去し、改めて汚染されていないきれいなマスク層を形成
して次のドーピングを行なうことが望まれる。ところが
前段のマスク層をエッチング除去するに際して基体の裏
面のマスク層が除去されてしまう場合、改めてこの裏面
にもマスク層を形成するを要する。そして、通常このマ
スク層の形成は例えばＳｉＯ２を化学的気相成長によつ
て形成するものであつて、この場合、基体の両面に不純
物ドーピングのマスクとなり得る程度の厚さに同時に形
成することがで−きないので、夫々の面に別々の工程で
このマスク層を形成するを要し、このようなマスク層を
形成する作業は面到となる。又、仮りに基体の裏面１ｂ
に対するマスク層はこれが除去されないように適当なマ
スク層を形成するとか、或いは基台上に．接着をなして
主面１ａ側のマスク層のみをエッチング除去するように
なすことが考えられるが、この場合に於ては裏面に汚染
されたマスク層が残つていることによつてこれからの不
純物がアウトデユフユージヨンによつて最終的に得るＭ
ＯＳの閾．“値電圧■Ｔｈに影響を及ぼし、そのＶｔｈ
が例えば高くなつてしまうという欠点がある。本発明に
於ては、このような欠点がない半導体集積回路、特にＣ
−ＭＯＳ集積回路の製造方法を提供せんとするものてあ
る。
択的ドーピングを行なうためのマ・スク例えはＳｉＯ２
を基体Ｙの主面１ａ側はもとよりこれとは反対側の主面
ｌｂ側にも形成し置くことが必要となる。そして、主面
１ａ上のマスクに対しては、拡散窓若しくはイオン注入
のための窓或いは膜厚の小なる部分を選択的に形成した
その不純物の選択的ドーピングを行なうものであるが、
各ドーピング工程間に於て前段のドーピング工程と後段
のドーピング工程とが互に異る導電形の不純物をドーピ
ングするものである場合、後段のドーピングに際してそ
のマスクとして、前段の不純物の選択的ドーピングに用
いたマスク或いはこの選択的ドーピングに際して形成さ
れた絶縁膜等のマスク等を用いる場合、このマスクが前
段の不純物によつて汚染されているがために所望の特性
のＭＯＳをバラツキなく得ることが難かしい。したがつ
て、このようにドーピングする不純物が互いに異なる工
程間に於ては、その後段側のドーピング工程に際し前段
側に用いた或いは前段の工程時に生じたマスクは一旦除
去し、改めて汚染されていないきれいなマスク層を形成
して次のドーピングを行なうことが望まれる。ところが
前段のマスク層をエッチング除去するに際して基体の裏
面のマスク層が除去されてしまう場合、改めてこの裏面
にもマスク層を形成するを要する。そして、通常このマ
スク層の形成は例えばＳｉＯ２を化学的気相成長によつ
て形成するものであつて、この場合、基体の両面に不純
物ドーピングのマスクとなり得る程度の厚さに同時に形
成することがで−きないので、夫々の面に別々の工程で
このマスク層を形成するを要し、このようなマスク層を
形成する作業は面到となる。又、仮りに基体の裏面１ｂ
に対するマスク層はこれが除去されないように適当なマ
スク層を形成するとか、或いは基台上に．接着をなして
主面１ａ側のマスク層のみをエッチング除去するように
なすことが考えられるが、この場合に於ては裏面に汚染
されたマスク層が残つていることによつてこれからの不
純物がアウトデユフユージヨンによつて最終的に得るＭ
ＯＳの閾．“値電圧■Ｔｈに影響を及ぼし、そのＶｔｈ
が例えば高くなつてしまうという欠点がある。本発明に
於ては、このような欠点がない半導体集積回路、特にＣ
−ＭＯＳ集積回路の製造方法を提供せんとするものてあ
る。
本発明の一例を第２図を参照して詳細に説明しよう。
まず、第２図Ａに示す如く、１の導電形を有する半導体
基体例えばＮ形のシリコン基体１１を用意し、その一主
面１１ａと他方の主面即ち裏面１１ｂに夫々例えばＳｉ
Ｏ２よりなるマスク層１２を周知の技術、例えば熱酸化
、或いは化学的気相成長法（以下ＣＶＤ法という）によ
つて被着形成する。
基体例えばＮ形のシリコン基体１１を用意し、その一主
面１１ａと他方の主面即ち裏面１１ｂに夫々例えばＳｉ
Ｏ２よりなるマスク層１２を周知の技術、例えば熱酸化
、或いは化学的気相成長法（以下ＣＶＤ法という）によ
つて被着形成する。
そして、基体１１の裏面１１ｂ上のマスク層１２上には
特にマスク層１２に対するエッチング液によつて殆んど
侵されることがなく、さらに不純物に対する遮断効果を
有する窒化シリコンＳｌ３Ｎ４よりなる膜１３を被着す
る。そして、主面１１ａ上のマスク１２に対してフォト
エッチングを行つてその一部に窓１２ａを穿設する。次
に、第２図Ｂに示す如く主面１１ａ上のマスク層１２の
窓１２ａを通じて或いは必要に応じてこの窓１２ａ内に
形成した薄いＳｉＯ２よりなるマスク層を通じて基体１
１とは異なる導電形この例に於ては、Ｐ形の不純物を拡
散若しくはイオン注入してＰ形の不純物層１４を形成す
る。
特にマスク層１２に対するエッチング液によつて殆んど
侵されることがなく、さらに不純物に対する遮断効果を
有する窒化シリコンＳｌ３Ｎ４よりなる膜１３を被着す
る。そして、主面１１ａ上のマスク１２に対してフォト
エッチングを行つてその一部に窓１２ａを穿設する。次
に、第２図Ｂに示す如く主面１１ａ上のマスク層１２の
窓１２ａを通じて或いは必要に応じてこの窓１２ａ内に
形成した薄いＳｉＯ２よりなるマスク層を通じて基体１
１とは異なる導電形この例に於ては、Ｐ形の不純物を拡
散若しくはイオン注入してＰ形の不純物層１４を形成す
る。
第２図Ｃに示す如くさらにマスク層１２上に例えばＳｉ
Ｏ２よりなる層１２″をＣＶＤ法によつて被着する。
Ｏ２よりなる層１２″をＣＶＤ法によつて被着する。
第２図Ｄに示す如く基体１１に熱処理を施して不純物層
１４中の不純物を基体１１に拡散して例えばＰ形の島領
域１５を形成する。
１４中の不純物を基体１１に拡散して例えばＰ形の島領
域１５を形成する。
次に第２図Ｅに示す如くこの熱処理によつて形成された
前述した第２図Ｃに於けるマスク層１２″を含んで生成
されたマスク層１２に対してフォトエッチングを行なつ
て島領域１５が形成された部分以外の部分に窓１２ｂ及
び１２ｃをフォトエッチングによつて選択的に形成する
。
前述した第２図Ｃに於けるマスク層１２″を含んで生成
されたマスク層１２に対してフォトエッチングを行なつ
て島領域１５が形成された部分以外の部分に窓１２ｂ及
び１２ｃをフォトエッチングによつて選択的に形成する
。
第２図Ｆに示す如く、これら窓１２ｂ及び１２ｃを通じ
て基体１１と異なる導電形即ちこの例に於てはＰ形の不
純物を選択的に拡散してソース領域１６ｓ及び１６ｄを
形成する。
て基体１１と異なる導電形即ちこの例に於てはＰ形の不
純物を選択的に拡散してソース領域１６ｓ及び１６ｄを
形成する。
次に、第２図Ｇに示す如く、基体１１の主面１１ａ上の
マスク層１２をエッチング除去する。
マスク層１２をエッチング除去する。
この場合基体１１の裏面１１ｂ上にはマスク層１２に対
するエッチング液例えば弗酸によつて侵されることのな
いＳｉ３Ｎ４よりなる膜１３が被着されているのでこの
膜１３及びこれの下のマスク層１２はエッチング除去さ
れることなくそのまま残る。次に、第２図Ｈに示す如く
、基体１１の主面１１ａ上に、再びＳｌＯ２よりなるマ
スク層３２をＣＶＤ法によつて被着する。この場合、裏
面１１に対して前述したように膜１３及び１２が残存し
ているのでこの面１１ｂにはマスク層３２を被着する必
要がない。次に、第２図１に示す如く、基体１１の主面
１１ａ上のマスク層３２に対してフォトエッチングを行
なつて島領域１５上に窓３２ａ及び３２ｂを穿設する。
するエッチング液例えば弗酸によつて侵されることのな
いＳｉ３Ｎ４よりなる膜１３が被着されているのでこの
膜１３及びこれの下のマスク層１２はエッチング除去さ
れることなくそのまま残る。次に、第２図Ｈに示す如く
、基体１１の主面１１ａ上に、再びＳｌＯ２よりなるマ
スク層３２をＣＶＤ法によつて被着する。この場合、裏
面１１に対して前述したように膜１３及び１２が残存し
ているのでこの面１１ｂにはマスク層３２を被着する必
要がない。次に、第２図１に示す如く、基体１１の主面
１１ａ上のマスク層３２に対してフォトエッチングを行
なつて島領域１５上に窓３２ａ及び３２ｂを穿設する。
第２図Ｊに示す如く、これら窓３２ａ及び３２ｂを通じ
て島領域１５と異なる導電形即ちＮ形の不純物を選択的
に拡散してソース領域１７ｓ及びドレイン領域１７ｄを
形成する。
て島領域１５と異なる導電形即ちＮ形の不純物を選択的
に拡散してソース領域１７ｓ及びドレイン領域１７ｄを
形成する。
第２図Ｋに示す如く、基体１１の裏面１１ｂ上の膜１３
を、そのエッチング液例えば燐酸によつてエッチング除
去し、さらにこれの下のマスク層１２及び主面１１ａ上
のマスク層３２をそのエッチング液例えば弗酸によつて
エッチング除去する。
を、そのエッチング液例えば燐酸によつてエッチング除
去し、さらにこれの下のマスク層１２及び主面１１ａ上
のマスク層３２をそのエッチング液例えば弗酸によつて
エッチング除去する。
次に、第２図Ｌに示す如く、基体１１を例えば基台１８
上に被着することによつて裏面１１ｂを覆い、この状態
で基体１１の主面１１ａ上のＳｌＯ２等よりなる絶縁膜
１９をＣＶＤ法等によつて大なる厚味に被着する。
上に被着することによつて裏面１１ｂを覆い、この状態
で基体１１の主面１１ａ上のＳｌＯ２等よりなる絶縁膜
１９をＣＶＤ法等によつて大なる厚味に被着する。
次に第２図Ｍに示す如く、基体１１の主面１１ａに臨む
領域１６ｓ及び１６ｄ間上、１７ｓ及び１７ｄ間上に、
夫々フォトエッチングによつて窓１９ａ及び１９ｂを穿
設する。
領域１６ｓ及び１６ｄ間上、１７ｓ及び１７ｄ間上に、
夫々フォトエッチングによつて窓１９ａ及び１９ｂを穿
設する。
第２図Ｎに示す如く、絶縁層１９の窓１９ａ及び１９ｂ
内に夫々所要の厚味を以つてＳｌＯ２よりなるゲート絶
縁膜２０及び２１を夫々例えば熱酸化によつて同時に被
着形成する。
内に夫々所要の厚味を以つてＳｌＯ２よりなるゲート絶
縁膜２０及び２１を夫々例えば熱酸化によつて同時に被
着形成する。
次に第２図０に示す如く、各ソース領域及びドレイン領
域１６ｓ及び１６ｄ１１７ｓ及び１７ｄ上の絶縁層１９
に夫々窓１９ｃ及び１９ｄ１１９ｅ及び１９ｆを穿設し
、これら窓を通じて各領域１６ｓ及び１６ｄ１１７ｓ及
び１７ｄ上に夫々電極又は内部配線２２及び２３、２４
及び２５を被着する。
域１６ｓ及び１６ｄ１１７ｓ及び１７ｄ上の絶縁層１９
に夫々窓１９ｃ及び１９ｄ１１９ｅ及び１９ｆを穿設し
、これら窓を通じて各領域１６ｓ及び１６ｄ１１７ｓ及
び１７ｄ上に夫々電極又は内部配線２２及び２３、２４
及び２５を被着する。
又、各ゲート絶縁膜２０及び２１上に夫々ゲート電極又
は内部配線２６及び２７を被着する。これら電極又は内
部配線２２〜２７は金属を全面蒸着しその後にフォトエ
ッチングによつて不要部分を除去することによつて同時
に形成し得る。次に第２図Ｐに示す如く、これら各電極
２２〜２７上を含んでＳｌＯ２等よりなる保護絶縁膜２
８をＣＶＤ法等によつて被着し、他部と電気的に接続せ
んとする部分或いは端子導出部に窓２８ａを穿設する。
は内部配線２６及び２７を被着する。これら電極又は内
部配線２２〜２７は金属を全面蒸着しその後にフォトエ
ッチングによつて不要部分を除去することによつて同時
に形成し得る。次に第２図Ｐに示す如く、これら各電極
２２〜２７上を含んでＳｌＯ２等よりなる保護絶縁膜２
８をＣＶＤ法等によつて被着し、他部と電気的に接続せ
んとする部分或いは端子導出部に窓２８ａを穿設する。
このような構成によれば、共通の半導体基体１１にＰ形
のソース領域１６ｓ及びドレイン領域１６ｄを有し、両
者間上にゲート絶縁膜２０が被着された第１のＭＯＳ即
ちＰチャンネル形のＭＯＳ（Ｐ−ＭαＤが構成されると
共に、他部の島領域１５にＮ形のソース領域１７ｓ及び
ドレイン領域１７ｄを有し、両者間上にゲート絶縁膜２
７が被着された第２のＭＯＳ即ちＮチャンネル形ＭＯＳ
（Ｎ−ＭＯＳ）が形成されたＣ−ＭＯＳ集積回路２９が
形成される。上述の方法では、Ｎ−ＭＯＳが形成される
ための島領域１５の選択的ドーピングを行なつて後、Ｐ
−ＭＯＳのソース及びドレイン領域１６ｓ及び１６ｄの
形成のための不純物の選択的ドーピングを行なつて、そ
の後にＮ−ＭＯＳのソース領域１７ｓ及び１７ｂを形成
するための不純物の選択的ドーピングを行うようにした
ものであるが、この場合に於て第２図Ｇに説明したよう
に領域１５，１６ｓ及び１６ｄの選択的不純物ドーピン
グのマスクとして用いた基体１１の主面１１ａ上のＰ形
の不純物によつて汚染されたマスク層１２を除去し、そ
の後に新らしいマスク層３２を被着するものであるが、
このマスク層１２の除去に当つては、子め基体の裏面１
１ｂ上にＳｌ３Ｎ４よりなる膜１３即ちマスク層１２に
対するエッチング液に対して殆んど侵されることのない
膜１３を被着し置くことによつてこの面１１ｂに対して
は膜１３、又はこの膜１３と共にマスク層１２が残し置
かれノるようにしたので、次の領域１７ｓ及び１７ｄの
選択的形成の為のマスク層３２の形成に当たつては、基
体１１の一方の主面１１ａのみに形成すればよいので、
裏面１１ｂにも十分不純物ドーピングに対するマスクと
して満足し得る程度の厚さのｉマスク層を形成する煩雑
な作業を省略できる。
のソース領域１６ｓ及びドレイン領域１６ｄを有し、両
者間上にゲート絶縁膜２０が被着された第１のＭＯＳ即
ちＰチャンネル形のＭＯＳ（Ｐ−ＭαＤが構成されると
共に、他部の島領域１５にＮ形のソース領域１７ｓ及び
ドレイン領域１７ｄを有し、両者間上にゲート絶縁膜２
７が被着された第２のＭＯＳ即ちＮチャンネル形ＭＯＳ
（Ｎ−ＭＯＳ）が形成されたＣ−ＭＯＳ集積回路２９が
形成される。上述の方法では、Ｎ−ＭＯＳが形成される
ための島領域１５の選択的ドーピングを行なつて後、Ｐ
−ＭＯＳのソース及びドレイン領域１６ｓ及び１６ｄの
形成のための不純物の選択的ドーピングを行なつて、そ
の後にＮ−ＭＯＳのソース領域１７ｓ及び１７ｂを形成
するための不純物の選択的ドーピングを行うようにした
ものであるが、この場合に於て第２図Ｇに説明したよう
に領域１５，１６ｓ及び１６ｄの選択的不純物ドーピン
グのマスクとして用いた基体１１の主面１１ａ上のＰ形
の不純物によつて汚染されたマスク層１２を除去し、そ
の後に新らしいマスク層３２を被着するものであるが、
このマスク層１２の除去に当つては、子め基体の裏面１
１ｂ上にＳｌ３Ｎ４よりなる膜１３即ちマスク層１２に
対するエッチング液に対して殆んど侵されることのない
膜１３を被着し置くことによつてこの面１１ｂに対して
は膜１３、又はこの膜１３と共にマスク層１２が残し置
かれノるようにしたので、次の領域１７ｓ及び１７ｄの
選択的形成の為のマスク層３２の形成に当たつては、基
体１１の一方の主面１１ａのみに形成すればよいので、
裏面１１ｂにも十分不純物ドーピングに対するマスクと
して満足し得る程度の厚さのｉマスク層を形成する煩雑
な作業を省略できる。
又、ゲート絶縁膜２０及び２１の形成前に於ては、第２
図Ｋに説明したように、基体１１の裏面１１ｂに対する
層１２及び膜１３を全面的に除去してしまうものてある
ので、そのゲート絶縁膜２０及び２１の形成にあたつて
、シリコン基体１１との界面がこの膜１３に付着してい
る不純物からのアウトデイフユージヨンによつて汚染さ
れて、Ｎ−ＭＯＳ，．Ｐ−ＭＯＳの閾値電圧を変動せし
めるが如きを回避てきるものである。尚上述した例に於
ては、第２図Ｋの工程に於て、基体１１の面１１ｂに対
する膜１３と層１２をエッチング除去した場合であるが
、ある場合はゲート絶縁膜２０及び２１の形成の直前即
ち第２図Ｌに説明した絶縁層１９の被着後に於て、エッ
チング除去をすることもできる。
図Ｋに説明したように、基体１１の裏面１１ｂに対する
層１２及び膜１３を全面的に除去してしまうものてある
ので、そのゲート絶縁膜２０及び２１の形成にあたつて
、シリコン基体１１との界面がこの膜１３に付着してい
る不純物からのアウトデイフユージヨンによつて汚染さ
れて、Ｎ−ＭＯＳ，．Ｐ−ＭＯＳの閾値電圧を変動せし
めるが如きを回避てきるものである。尚上述した例に於
ては、第２図Ｋの工程に於て、基体１１の面１１ｂに対
する膜１３と層１２をエッチング除去した場合であるが
、ある場合はゲート絶縁膜２０及び２１の形成の直前即
ち第２図Ｌに説明した絶縁層１９の被着後に於て、エッ
チング除去をすることもできる。
又、上述した例に於ては、島領域１５の形成の為の選択
的ドーピングを最初に行ない、その後にこれを同導電形
のソース領域１６ｓ及び１６ｄの形成の為の選択的ドー
ピング工程を行ない、更にの後に島領域１５上に、これ
とは異なる導電形のソース領域１７ｓ及び１７ｄを形成
する選択的ドーピング工程を行なつた場合であるが、そ
の各ドーピング工程の順序は、これを任意に選択できる
ものである。
的ドーピングを最初に行ない、その後にこれを同導電形
のソース領域１６ｓ及び１６ｄの形成の為の選択的ドー
ピング工程を行ない、更にの後に島領域１５上に、これ
とは異なる導電形のソース領域１７ｓ及び１７ｄを形成
する選択的ドーピング工程を行なつた場合であるが、そ
の各ドーピング工程の順序は、これを任意に選択できる
ものである。
第３図に示す例は島領域１５の形成後に、これの上に領
域１７ｓ及び１７ｄの形成の為のドーピング工程を行な
い、その後に島領域１５を有する部分以外の部分に、ソ
ース領域１６ｓ及び１６ｄの形成の為の選択的不純物ド
ーピング工程を行なつた場合である。この場合に於ては
、まず第３図Ａ−Ｄに示す如く、第２図Ａ−Ｄと全く同
様の工程を経て後、第３図Ｅに示す如く基体１１の主面
１１ａ上のマスク層１２をエッチング除去する。次に第
３図Ｆに示す如く主面１１ａ上にＣＶＤ法等によつて、
例えばＳｉＯ２よりなる第２のマスク層３２を改めて形
成する。
域１７ｓ及び１７ｄの形成の為のドーピング工程を行な
い、その後に島領域１５を有する部分以外の部分に、ソ
ース領域１６ｓ及び１６ｄの形成の為の選択的不純物ド
ーピング工程を行なつた場合である。この場合に於ては
、まず第３図Ａ−Ｄに示す如く、第２図Ａ−Ｄと全く同
様の工程を経て後、第３図Ｅに示す如く基体１１の主面
１１ａ上のマスク層１２をエッチング除去する。次に第
３図Ｆに示す如く主面１１ａ上にＣＶＤ法等によつて、
例えばＳｉＯ２よりなる第２のマスク層３２を改めて形
成する。
その後第３図Ｇに示す如く、マスク層３２に対して島領
域１５上に窓３２ａ及び３２ｂをフォトエッチングによ
つて穿設する。
域１５上に窓３２ａ及び３２ｂをフォトエッチングによ
つて穿設する。
次に第３図Ｈに示す如く、窓３２ａ及び３２ｂを通じて
島領域１５上にこれと異なる導電形、即ちＮ形の不純物
を選択的に拡散してソース領域１７ｓ及び１７ｄを形成
する。
島領域１５上にこれと異なる導電形、即ちＮ形の不純物
を選択的に拡散してソース領域１７ｓ及び１７ｄを形成
する。
その後、第３図１に示す如く、再び基体１１の６主面１
１ａ上の第２のマスク層３２をエッチング除去する。
１ａ上の第２のマスク層３２をエッチング除去する。
次に第３図Ｊに示す如く、更に新しい第３の同様にＳＩ
Ｏ２等よりなるマスク層をＣＶＤ法等によつて形成する
。
Ｏ２等よりなるマスク層をＣＶＤ法等によつて形成する
。
そして、第３図Ｋに示す如く、このマスク層４２に対し
てフォトエッチングを行なつて、島領域１５が形成され
た部分以外の部分に窓４２ａ及び４２ｂをフォトエッチ
ングによつて穿設する。
てフォトエッチングを行なつて、島領域１５が形成され
た部分以外の部分に窓４２ａ及び４２ｂをフォトエッチ
ングによつて穿設する。
第３図Ｌに示す如く、これら窓４２ａ及び４２ｂを通じ
てＰ型の不純物を拡散することによつて基体１１の主面
１１ａに臨んでソース領域１６ｓ及び１６ｄを形成する
。爾後は、第３図Ｍ−Ｒに示す如く、第２図Ｋ〜Ｐにつ
いて説明したと同様の工程を経て、目的とするＣ−ＭＯ
Ｓ即ち集積回路２９を得る。
てＰ型の不純物を拡散することによつて基体１１の主面
１１ａに臨んでソース領域１６ｓ及び１６ｄを形成する
。爾後は、第３図Ｍ−Ｒに示す如く、第２図Ｋ〜Ｐにつ
いて説明したと同様の工程を経て、目的とするＣ−ＭＯ
Ｓ即ち集積回路２９を得る。
尚第３フ図に於て第２図と対応する部分には同一符号を
附して重複説明を省略する。この例に於ても、各不純物
の選択的ドーピング工程の互いに異なる導電形の不純物
を、ドーピングする工程間に於ては、夫々新しいマスク
層を形・成するものであるが、予め裏面に膜１３が形成
されていることによつて、不純物ドーピングマスク層の
除去に於ては、これが除去されることがなく、この裏面
には膜１３及びマスク層１２が残存していることによつ
て、この面１１ｂに改めてマ・スク層を被着する作業を
回避できるので、第２図に説明したと同様の利益を有す
るものである。尚、図示の例に於ては夫々一つずつのＰ
チャンネル型ＭＯＳ（Ｐ−ＭＯＳ）とＮチャンネル型Ｍ
ＯＳ（Ｎ−ＭＯＳ）に関してのみを図示したものである
が、集積回路に於てこれらＰ−ＭＯＳ及びＮ−ＭＯＳの
一方若しくは双方が複数形成された集積回路、或いは、
これらと他の半導体回路素子とが共通の基体に形成され
る半導体集積回路に適用し得ることは明らかであろう。
附して重複説明を省略する。この例に於ても、各不純物
の選択的ドーピング工程の互いに異なる導電形の不純物
を、ドーピングする工程間に於ては、夫々新しいマスク
層を形・成するものであるが、予め裏面に膜１３が形成
されていることによつて、不純物ドーピングマスク層の
除去に於ては、これが除去されることがなく、この裏面
には膜１３及びマスク層１２が残存していることによつ
て、この面１１ｂに改めてマ・スク層を被着する作業を
回避できるので、第２図に説明したと同様の利益を有す
るものである。尚、図示の例に於ては夫々一つずつのＰ
チャンネル型ＭＯＳ（Ｐ−ＭＯＳ）とＮチャンネル型Ｍ
ＯＳ（Ｎ−ＭＯＳ）に関してのみを図示したものである
が、集積回路に於てこれらＰ−ＭＯＳ及びＮ−ＭＯＳの
一方若しくは双方が複数形成された集積回路、或いは、
これらと他の半導体回路素子とが共通の基体に形成され
る半導体集積回路に適用し得ることは明らかであろう。
第１図は本発明の説明に供するＣ−ＭＯＳの拡大断面図
、第２図Ａ乃至Ｐは本発明による半導体集積回路の製造
方法の一例の各工程に於ける拡大断面図、第３図Ａ乃至
Ｒは本発明方法の他の例の各工程に於ける拡大断面図て
ある。 １１は半導体基体、Ｐ−ＭＯＳはＰチャンネル形ＭＯＳ
，．Ｎ−ＭＯＳはＮチャンネル形ＭＯＳｌｌ５は島領域
、１６ｓ及び１６ｄはＰ−ＭＯＳのソース及びドレイン
領域、１７ｓ及び１７ｄはＮ一ＭＯＳのソース及びドレ
イン領域、１２，３２，４２は夫々マスク層、１３はＡ
］２０３又はＳｉ３Ｎ４よりなる膜である。
、第２図Ａ乃至Ｐは本発明による半導体集積回路の製造
方法の一例の各工程に於ける拡大断面図、第３図Ａ乃至
Ｒは本発明方法の他の例の各工程に於ける拡大断面図て
ある。 １１は半導体基体、Ｐ−ＭＯＳはＰチャンネル形ＭＯＳ
，．Ｎ−ＭＯＳはＮチャンネル形ＭＯＳｌｌ５は島領域
、１６ｓ及び１６ｄはＰ−ＭＯＳのソース及びドレイン
領域、１７ｓ及び１７ｄはＮ一ＭＯＳのソース及びドレ
イン領域、１２，３２，４２は夫々マスク層、１３はＡ
］２０３又はＳｉ３Ｎ４よりなる膜である。
Claims (1)
- １ 半導体基体の第１の主面に第１のマスクを用いて少
なくとも１対の第１導電形の不純物領域を形成する工程
と、上記第１のマスクを除去した後第２のマスクを用い
て少なくとも１対の第２導電形の不純物領域を形成する
工程と、上記第１、第２導電形領域によりコンプリメン
タリＭＯＳトランジスタを形成する工程とを有する半導
体装置の製造方法において、上記第１、第２導電形の不
純物領域を形成する工程において上記半導体基体の第２
の主面は窒化シリコン膜で覆われており、上記コンプリ
メンタリＭＯＳトランジスタのゲート絶縁膜形成工程の
前に上記窒化シリコン膜を除去する工程を有する半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50130916A JPS6051275B2 (ja) | 1975-10-30 | 1975-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50130916A JPS6051275B2 (ja) | 1975-10-30 | 1975-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5255386A JPS5255386A (en) | 1977-05-06 |
| JPS6051275B2 true JPS6051275B2 (ja) | 1985-11-13 |
Family
ID=15045725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50130916A Expired JPS6051275B2 (ja) | 1975-10-30 | 1975-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051275B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1131797A (en) * | 1979-08-20 | 1982-09-14 | Jagir S. Multani | Fabrication of a semiconductor device in a simulated epitaxial layer |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4863683A (ja) * | 1971-12-07 | 1973-09-04 | ||
| JPS4998182A (ja) * | 1973-01-19 | 1974-09-17 | ||
| JPS5017182A (ja) * | 1973-06-13 | 1975-02-22 |
-
1975
- 1975-10-30 JP JP50130916A patent/JPS6051275B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4863683A (ja) * | 1971-12-07 | 1973-09-04 | ||
| JPS4998182A (ja) * | 1973-01-19 | 1974-09-17 | ||
| JPS5017182A (ja) * | 1973-06-13 | 1975-02-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5255386A (en) | 1977-05-06 |
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