JPH01140667A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01140667A JPH01140667A JP29910887A JP29910887A JPH01140667A JP H01140667 A JPH01140667 A JP H01140667A JP 29910887 A JP29910887 A JP 29910887A JP 29910887 A JP29910887 A JP 29910887A JP H01140667 A JPH01140667 A JP H01140667A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラトランジス
タを有する半導体装置に関する。
タを有する半導体装置に関する。
従来、この種のバイポーラ半導体装置は、半導体基板内
に形成されたベース領域の電極引出しに多結晶シリコン
膜を使用することによって、接合容量の低減をはかり、
更にエミッタ電極を中心にしてその両側にコンタクト用
開口部を形成し、前記多結晶シリコン膜からなる電極に
複数の金属配線を並列接続することによって、ベース抵
抗を低減し、性能の向上を図っていた。
に形成されたベース領域の電極引出しに多結晶シリコン
膜を使用することによって、接合容量の低減をはかり、
更にエミッタ電極を中心にしてその両側にコンタクト用
開口部を形成し、前記多結晶シリコン膜からなる電極に
複数の金属配線を並列接続することによって、ベース抵
抗を低減し、性能の向上を図っていた。
上述した従来の半導体装置は、ベース電極と接続する金
属配線のコンタクト用開口部を少くとも２箇所に配置し
た構造となっているので、ベース電極との接続用金属配
線形成のなめに、ベース電極の多結晶シリコン膜の面積
を余分に広く設けたければならず、素子の占有面積が大
きくなり、半導体装置の高集積化を妨げる要因となって
いた。
属配線のコンタクト用開口部を少くとも２箇所に配置し
た構造となっているので、ベース電極との接続用金属配
線形成のなめに、ベース電極の多結晶シリコン膜の面積
を余分に広く設けたければならず、素子の占有面積が大
きくなり、半導体装置の高集積化を妨げる要因となって
いた。
本発明の半導体装置は、−導電型半導体基板の表面に設
けた厚い酸化シリコン膜により区画した素子形成領域と
、前記素子形成領域の表面に設けた逆導電型のベース領
域と、前記ベース領域と接続して前記ベース領域の外周
に設けた逆導電型のグラフトベース領域と、前記ベース
領域の表面に設けた一導電型のエミッタ領域と、前記エ
ミッタ領域及び前記ベース領域を含む前記素子形成領域
の表面に設けた第１の絶縁膜と、前記第１の絶縁膜に設
けた開口部の側面及び前記開口部周縁の前記第１の絶縁
膜上に設けて前記グラフトベース領域と接続するベース
電極と、前記ベース電極の表面に設けた第２の絶縁膜を
介して前記エミッタ領域と接続し前記第２の絶縁膜上に
設けたエミッタ電極とを有する半導体装置において、前
記ベース電極が外周端の側面に高融点金属硅化物膜を有
する多結晶シリコン膜からなるように構成される。
けた厚い酸化シリコン膜により区画した素子形成領域と
、前記素子形成領域の表面に設けた逆導電型のベース領
域と、前記ベース領域と接続して前記ベース領域の外周
に設けた逆導電型のグラフトベース領域と、前記ベース
領域の表面に設けた一導電型のエミッタ領域と、前記エ
ミッタ領域及び前記ベース領域を含む前記素子形成領域
の表面に設けた第１の絶縁膜と、前記第１の絶縁膜に設
けた開口部の側面及び前記開口部周縁の前記第１の絶縁
膜上に設けて前記グラフトベース領域と接続するベース
電極と、前記ベース電極の表面に設けた第２の絶縁膜を
介して前記エミッタ領域と接続し前記第２の絶縁膜上に
設けたエミッタ電極とを有する半導体装置において、前
記ベース電極が外周端の側面に高融点金属硅化物膜を有
する多結晶シリコン膜からなるように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ＞は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
まず、第１図（ａ）に示すように、Ｎ型シリコン基板１
の表面にＬ ＯＣＯＳ （ｌｏｃａｌ ｏｘｉｄａｔｉ
ｏｎｏｆ ５ｉｌｉｃｏｎ）法等を用いて厚い酸化シリ
コン膜２を選択的に形成して素子形成領域を区画し、前
記素子形成領域の表面に熱酸化法で厚さ０，２５μｍの
酸化シリコン膜３を形成する。次に、酸化シリコン膜２
，３の表面にＣＶＤ法により０．２〜０．３μｍの厚さ
のホウ素を含むＰ型多結晶シリコン膜４及び０，３μｍ
の厚さの窒化シリコン膜５を順次堆積する。次に前記素
子形成領域上の窒化シリコン膜５及びＰ型多結晶シリコ
ン膜４を選択的に順次エツチングして開口部６を設ける
。
の表面にＬ ＯＣＯＳ （ｌｏｃａｌ ｏｘｉｄａｔｉ
ｏｎｏｆ ５ｉｌｉｃｏｎ）法等を用いて厚い酸化シリ
コン膜２を選択的に形成して素子形成領域を区画し、前
記素子形成領域の表面に熱酸化法で厚さ０，２５μｍの
酸化シリコン膜３を形成する。次に、酸化シリコン膜２
，３の表面にＣＶＤ法により０．２〜０．３μｍの厚さ
のホウ素を含むＰ型多結晶シリコン膜４及び０，３μｍ
の厚さの窒化シリコン膜５を順次堆積する。次に前記素
子形成領域上の窒化シリコン膜５及びＰ型多結晶シリコ
ン膜４を選択的に順次エツチングして開口部６を設ける
。
次に、前記開口部６を含む表面にＣＶＤ法により窒化シ
リコン膜７を０．１μｍの厚さに堆積する。
リコン膜７を０．１μｍの厚さに堆積する。
次に、第１図（ｂ）に示すように、反応性イオンエツチ
ング （以下ＲＩＥと記す）法による異方性エツチング
で前記開口部６の側面にのみ窒化シリコン膜７を残して
他の部分の窒化シリコシ膜７を除去する。次に、窒化シ
リコン膜５，７をマスクとして開口部６の酸化シリコン
膜３をバッフアート弗酸でエツチングし除去する。この
とき、酸化シリコン膜３はＰ型多結晶シリコン膜４の開
口部より広くエツチングされ、０．５μｍ程度の側面エ
ツチング部が得られる。
ング （以下ＲＩＥと記す）法による異方性エツチング
で前記開口部６の側面にのみ窒化シリコン膜７を残して
他の部分の窒化シリコシ膜７を除去する。次に、窒化シ
リコン膜５，７をマスクとして開口部６の酸化シリコン
膜３をバッフアート弗酸でエツチングし除去する。この
とき、酸化シリコン膜３はＰ型多結晶シリコン膜４の開
口部より広くエツチングされ、０．５μｍ程度の側面エ
ツチング部が得られる。
次に、第１図（Ｃ）に示すように、ＣＶＤ法により開口
部６を含む表面に多結晶シリコン膜８を０．３μｍ堆積
して前記側面エツチング部に充填させる。次に、９００
°Ｃの熱処理を行いＰ型多結晶シリコン膜４を不純物拡
散源として前記素子形成領域にＰ型グラフトベース領域
９を形成する。
部６を含む表面に多結晶シリコン膜８を０．３μｍ堆積
して前記側面エツチング部に充填させる。次に、９００
°Ｃの熱処理を行いＰ型多結晶シリコン膜４を不純物拡
散源として前記素子形成領域にＰ型グラフトベース領域
９を形成する。
次に、ＫＯＨ溶液等を用いて多結晶シリコン膜８をエツ
チングする。このとき、Ｐ型多結晶シリコン膜４からホ
ウ素を供給された部分の多結晶シリコン膜８が除去され
ずに残る。
チングする。このとき、Ｐ型多結晶シリコン膜４からホ
ウ素を供給された部分の多結晶シリコン膜８が除去され
ずに残る。
次に、第１図（ｄ）に示すように、熱酸化法により開口
部６の前記素子形成領域及び多結晶シリコン膜８の表面
に７０ｎｍの厚さの酸化シリコン膜１０を形成する。次
に、窒化シリコン膜５，７及び多結晶シリコン膜４，８
をマスクとしてホウ素イオンを加速エネルギー３０ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０”ｃｍ−２でイオン注入し、
９００°Ｃの熱処理を行いグラフトベース領域つと接続
するベース領域１１を形成する。次に、開口部６を含む
表面にＣＶＤ法により０．２μｍの厚さの窒化シリコン
膜１２を堆積する。
部６の前記素子形成領域及び多結晶シリコン膜８の表面
に７０ｎｍの厚さの酸化シリコン膜１０を形成する。次
に、窒化シリコン膜５，７及び多結晶シリコン膜４，８
をマスクとしてホウ素イオンを加速エネルギー３０ｋｅ
Ｖ、ドーズ量Ｉ Ｘ １０”ｃｍ−２でイオン注入し、
９００°Ｃの熱処理を行いグラフトベース領域つと接続
するベース領域１１を形成する。次に、開口部６を含む
表面にＣＶＤ法により０．２μｍの厚さの窒化シリコン
膜１２を堆積する。
次に、第１図（ｅ）に示すように、Ｒ，ＩＥ法による異
方性エツチングで開口部６の側面にのみ窒化シリコン膜
１２を残して多の部分の窒化シリコン膜１２を除去する
。次に、窒化シリコン膜５゜７．１２をマスクとして開
口部６の酸化シリコン膜１２を除去してベース領域１１
の表面を露出させる。次に、ＣＶＤ法によりノンドープ
多結晶シリコン膜１３を０．２μｍの厚さに堆積し、窒
化シリコン膜５，７．１２をマスクとしてヒ素イオンを
加速エネルギー７０ｋｅＶ、ドーズ量１×ｌ Ｑ １６
ｃｍ−２でイオン注入し、９５０℃の熱処理を行い、ベ
ース領域１１の表面にエミッタ領域１４を形成すると共
に多結晶シリコン膜１３をＮ型多結晶シリコン膜とする
。次に多結晶シリコン膜１３を選択的にエツチングして
エミッタ領域１４とコンタクトするエミッタ電極を形成
する。
方性エツチングで開口部６の側面にのみ窒化シリコン膜
１２を残して多の部分の窒化シリコン膜１２を除去する
。次に、窒化シリコン膜５゜７．１２をマスクとして開
口部６の酸化シリコン膜１２を除去してベース領域１１
の表面を露出させる。次に、ＣＶＤ法によりノンドープ
多結晶シリコン膜１３を０．２μｍの厚さに堆積し、窒
化シリコン膜５，７．１２をマスクとしてヒ素イオンを
加速エネルギー７０ｋｅＶ、ドーズ量１×ｌ Ｑ １６
ｃｍ−２でイオン注入し、９５０℃の熱処理を行い、ベ
ース領域１１の表面にエミッタ領域１４を形成すると共
に多結晶シリコン膜１３をＮ型多結晶シリコン膜とする
。次に多結晶シリコン膜１３を選択的にエツチングして
エミッタ領域１４とコンタクトするエミッタ電極を形成
する。
次に、第１図（ｆ）に示すように、多結晶シリコン膜１
３及び多結晶シリコン膜１３の外周近傍を含むパターン
を有するホトレジスト膜（図示せず）を表面に設けて窒
化シリコン膜５及びＰ型多結晶シリコン膜４を順次エツ
チングし、Ｐ型多結晶シリコン膜４の側面を露出させる
。次に、前記ホＩ・レジスト膜を除去し、スパッタリン
グ法により全面に白金膜を堆積し、５００℃の熱処理を
行ない前記白金膜と接している多結晶シリコン膜１３の
表面及びＰ型多結晶シリコン膜４の側面に硅化白金膜１
５．１６を形成する。次に、王水により未反応の前記白
金膜を除去する。ここでＰ型多結晶シリコン膜４の側面
に形成された硅化白金膜１６は多結晶シリコン膜１３（
エミッタ電極）の外周近傍で環状に形成されている。
３及び多結晶シリコン膜１３の外周近傍を含むパターン
を有するホトレジスト膜（図示せず）を表面に設けて窒
化シリコン膜５及びＰ型多結晶シリコン膜４を順次エツ
チングし、Ｐ型多結晶シリコン膜４の側面を露出させる
。次に、前記ホＩ・レジスト膜を除去し、スパッタリン
グ法により全面に白金膜を堆積し、５００℃の熱処理を
行ない前記白金膜と接している多結晶シリコン膜１３の
表面及びＰ型多結晶シリコン膜４の側面に硅化白金膜１
５．１６を形成する。次に、王水により未反応の前記白
金膜を除去する。ここでＰ型多結晶シリコン膜４の側面
に形成された硅化白金膜１６は多結晶シリコン膜１３（
エミッタ電極）の外周近傍で環状に形成されている。
次に、第１図（ｇ＞に示すように、ＣＶＤ法により全面
に酸化シリコン膜１７を堆積し、硅化白金膜１５．１６
のそれぞれを一部含む部分の酸化シリコン膜１７に選択
的に開口部を設け、前記開口部を含む表面にスパッタリ
ング法によりアルミニウム膜を堆積し、選択的にエツチ
ングして、硅化白金膜１５と接続するエミッタ電極配線
１７及びベース電極配線１８のそれぞれを形成する。
に酸化シリコン膜１７を堆積し、硅化白金膜１５．１６
のそれぞれを一部含む部分の酸化シリコン膜１７に選択
的に開口部を設け、前記開口部を含む表面にスパッタリ
ング法によりアルミニウム膜を堆積し、選択的にエツチ
ングして、硅化白金膜１５と接続するエミッタ電極配線
１７及びベース電極配線１８のそれぞれを形成する。
第２図（ａ）〜（ｃ）は本発明の第２の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第２図（ａ＞に示すように、Ｎ型シリコンン基板１の表
面に厚い酸化シリコン膜２を選択的に形成して素子形成
領域を区画し、前記素子形成領域の表面に熱酸化法で酸
化シリコン膜３を形成する。次に、酸化シリコン膜２，
３の表面にＰ型多結晶シリコン膜４を堆積し、前記素子
形成領域上のＰ型多結晶シリコン膜４の上にベース電極
に相当するパターンを有する窒化シリコン膜５を選択的
に設ける。次に、窒化シリコン膜５をマスクとして熱酸
化法によりＰ型多結晶シリコン膜４を酸化し、酸化シリ
コン膜２０を形成する。
面に厚い酸化シリコン膜２を選択的に形成して素子形成
領域を区画し、前記素子形成領域の表面に熱酸化法で酸
化シリコン膜３を形成する。次に、酸化シリコン膜２，
３の表面にＰ型多結晶シリコン膜４を堆積し、前記素子
形成領域上のＰ型多結晶シリコン膜４の上にベース電極
に相当するパターンを有する窒化シリコン膜５を選択的
に設ける。次に、窒化シリコン膜５をマスクとして熱酸
化法によりＰ型多結晶シリコン膜４を酸化し、酸化シリ
コン膜２０を形成する。
次に、第２図（ｂ）に示すように、第１の実施例の第１
図（ｂ）から第１図（ｅ）までの工程と同じ工程により
、前記素子形成領域中にグラフトベース領域９及びグラ
フトベース領域９と接続するベース領域１１、エミッタ
領域１４、グラフトベース領域つと接続してベース電極
を形成する多結晶シリコン膜４、エミッタ領域１４と接
続してエミッタ電極を形成する多結晶シリコン膜１３等
をそれぞれ形成する。
図（ｂ）から第１図（ｅ）までの工程と同じ工程により
、前記素子形成領域中にグラフトベース領域９及びグラ
フトベース領域９と接続するベース領域１１、エミッタ
領域１４、グラフトベース領域つと接続してベース電極
を形成する多結晶シリコン膜４、エミッタ領域１４と接
続してエミッタ電極を形成する多結晶シリコン膜１３等
をそれぞれ形成する。
次に、第２図（Ｃ）に示すように、酸化シリコン膜２０
を除去する。次に窒化シリコン膜５を選択的にエツチン
グして多結晶シリコン膜の外周部を露出させる。次に、
全面に白金膜を堆積して熱処理を行ない、前記白金膜と
接している多結晶シリコン膜１３及びＰ型多結晶シリコ
ン膜４の表面に硅化白金膜１５．１６をそれぞれ形成す
る。ここで硅化白金膜１６は第１の実施例と同様にエミ
ッタ電極の外周近傍で環状に形成されている。
を除去する。次に窒化シリコン膜５を選択的にエツチン
グして多結晶シリコン膜の外周部を露出させる。次に、
全面に白金膜を堆積して熱処理を行ない、前記白金膜と
接している多結晶シリコン膜１３及びＰ型多結晶シリコ
ン膜４の表面に硅化白金膜１５．１６をそれぞれ形成す
る。ここで硅化白金膜１６は第１の実施例と同様にエミ
ッタ電極の外周近傍で環状に形成されている。
以上説明したように本発明は、ベース領域の電極引き出
しに多結晶シリコン膜を使用して接合容量の低減をはか
り、且つ、このベース電極を形成する多結晶シリコン膜
の外周端の側面に低抵抗の高融点金属硅化物膜を形成す
ることによって、ベース寄生抵抗を小さく押さえること
が可能となり、金属配線のコンタクト用開口部を１箇所
に設けるだけで十分な特性が得られ、従来のベース電極
引き出しの金属配線コンタクト用開口部を２箇所に設置
した構造と比較すると、素子面積を著しく小さく形成す
ることが、可能となり、寄生容量の低減による高速化及
び半導体装置の高集積化に効果がある。
しに多結晶シリコン膜を使用して接合容量の低減をはか
り、且つ、このベース電極を形成する多結晶シリコン膜
の外周端の側面に低抵抗の高融点金属硅化物膜を形成す
ることによって、ベース寄生抵抗を小さく押さえること
が可能となり、金属配線のコンタクト用開口部を１箇所
に設けるだけで十分な特性が得られ、従来のベース電極
引き出しの金属配線コンタクト用開口部を２箇所に設置
した構造と比較すると、素子面積を著しく小さく形成す
ることが、可能となり、寄生容量の低減による高速化及
び半導体装置の高集積化に効果がある。
第１図（ａ）〜（ｇ）及び第２図（ａ）〜（Ｃ）は本発
明の第１及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２，３・・・酸化シリコン
膜、４・・・Ｐ型多結晶シリコン膜、５・・・窒化シリ
コン膜、６・・・開口部、７・・・窒化シリコン膜、８
・・・多結晶シリコン膜、９・・・グラフトベース領域
、１０・・・酸化シリコン膜、１１・・・ベース領域、
１２・・・窒化シリコン膜、１３・・・多結晶シリコン
膜、１４・・・エミッタ領域、１５．１６・・・硅化白
金膜、１７・・・酸化シリコン膜、１８・・・エミッタ
電極配線、１９・・・ベース電極配線、２０・・・酸化
シリコン膜。
明の第１及び第２の実施例の製造方法を説明するための
工程順に示した半導体チップの断面図である。 １・・・Ｎ型シリコン基板、２，３・・・酸化シリコン
膜、４・・・Ｐ型多結晶シリコン膜、５・・・窒化シリ
コン膜、６・・・開口部、７・・・窒化シリコン膜、８
・・・多結晶シリコン膜、９・・・グラフトベース領域
、１０・・・酸化シリコン膜、１１・・・ベース領域、
１２・・・窒化シリコン膜、１３・・・多結晶シリコン
膜、１４・・・エミッタ領域、１５．１６・・・硅化白
金膜、１７・・・酸化シリコン膜、１８・・・エミッタ
電極配線、１９・・・ベース電極配線、２０・・・酸化
シリコン膜。
Claims (1)
- 一導電型半導体基板の表面に設けた厚い酸化シリコン
膜により区画した素子形成領域と、前記素子形成領域の
表面に設けた逆導電型のベース領域と、前記ベース領域
と接続して前記ベース領域の外周に設けた逆導電型のグ
ラフトベース領域と、前記ベース領域の表面に設けた一
導電型のエミッタ領域と、前記エミッタ領域及び前記ベ
ース領域を含む前記素子形成領域の表面に設けた第１の
絶縁膜と、前記第１の絶縁膜に設けた開口部の側面及び
前記開口部周縁の前記第１の絶縁膜上に設けて前記グラ
フトベース領域と接続するベース電極と、前記ベース電
極の表面に設けた第２の絶縁膜を介して前記エミッタ領
域と接続し前記第２の絶縁膜上に設けたエミッタ電極と
を有する半導体装置において、前記ベース電極が外周端
の側面に高融点金属硅化物膜を有する多結晶シリコン膜
からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910887A JPH01140667A (ja) | 1987-11-26 | 1987-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910887A JPH01140667A (ja) | 1987-11-26 | 1987-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140667A true JPH01140667A (ja) | 1989-06-01 |
Family
ID=17868235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29910887A Pending JPH01140667A (ja) | 1987-11-26 | 1987-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476923A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | 半導体装置の製造方法 |
| US5760457A (en) * | 1995-04-07 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor circuit element having base ballasting resistor |
-
1987
- 1987-11-26 JP JP29910887A patent/JPH01140667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476923A (ja) * | 1990-07-18 | 1992-03-11 | Nec Corp | 半導体装置の製造方法 |
| US5760457A (en) * | 1995-04-07 | 1998-06-02 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor circuit element having base ballasting resistor |
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