JPH1131814A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1131814A JPH1131814A JP9185116A JP18511697A JPH1131814A JP H1131814 A JPH1131814 A JP H1131814A JP 9185116 A JP9185116 A JP 9185116A JP 18511697 A JP18511697 A JP 18511697A JP H1131814 A JPH1131814 A JP H1131814A
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Abstract
(57)【要約】
【課題】本発明は、ＬＤＤ構造を有するＣＭＯＳインバ
ータの製造において、ドレイン側の電界緩和効果を損う
ことなく、容易に、ソース側の寄生抵抗を低減できるよ
うにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｐ型基板１１上にゲート酸化膜
２９を介してゲートポリシリコン３２を形成する際に、
そのソース領域の近傍に、ダミーのポリシリコン配線３
３を同時に形成する。そして、このポリシリコン配線３
３の形成による、ソース領域側の下地における段差の間
隔をドレイン領域側よりも小さくすることで、ソース領
域側でのゲート側壁膜の形成に用いる酸化膜３８の成膜
の速度を低下させる。こうして、ゲートポリシリコン３
２のドレイン領域側の側壁部に厚く、ソース領域側の側
壁部に薄く、それぞれゲート側壁膜を形成するようにな
っている。
ータの製造において、ドレイン側の電界緩和効果を損う
ことなく、容易に、ソース側の寄生抵抗を低減できるよ
うにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｐ型基板１１上にゲート酸化膜
２９を介してゲートポリシリコン３２を形成する際に、
そのソース領域の近傍に、ダミーのポリシリコン配線３
３を同時に形成する。そして、このポリシリコン配線３
３の形成による、ソース領域側の下地における段差の間
隔をドレイン領域側よりも小さくすることで、ソース領
域側でのゲート側壁膜の形成に用いる酸化膜３８の成膜
の速度を低下させる。こうして、ゲートポリシリコン３
２のドレイン領域側の側壁部に厚く、ソース領域側の側
壁部に薄く、それぞれゲート側壁膜を形成するようにな
っている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に、ＬＤＤ（LightlyDoped D
rain ）構造のＭＯＳトランジスタに用いられるもので
ある。
造方法に関するもので、特に、ＬＤＤ（LightlyDoped D
rain ）構造のＭＯＳトランジスタに用いられるもので
ある。
【０００２】
【従来の技術】従来より、ＭＯＳトランジスタにおいて
は、ホットキャリアによる信頼性劣化を低減するための
構造として、ＬＤＤ構造が知られている。これは、ドレ
イン端に不純物濃度の低い層を設けることによって、そ
こにできる空乏層の電界が高くなるのを防いで、ドレイ
ン側の電界を緩和するようにしたものである。
は、ホットキャリアによる信頼性劣化を低減するための
構造として、ＬＤＤ構造が知られている。これは、ドレ
イン端に不純物濃度の低い層を設けることによって、そ
こにできる空乏層の電界が高くなるのを防いで、ドレイ
ン側の電界を緩和するようにしたものである。
【０００３】しかしながら、上記した構造のＭＯＳトラ
ンジスタの場合、そのＬＤＤ構造は、ゲート電極の側壁
膜を拡げることで達成されていた。このため、ドレイン
側の側壁膜の拡張にともなってソース側の側壁膜が拡が
ることにより、ソース側の寄生抵抗が増大するという問
題があった。
ンジスタの場合、そのＬＤＤ構造は、ゲート電極の側壁
膜を拡げることで達成されていた。このため、ドレイン
側の側壁膜の拡張にともなってソース側の側壁膜が拡が
ることにより、ソース側の寄生抵抗が増大するという問
題があった。
【０００４】
【発明が解決しようとする課題】上記したように、従来
においては、ドレイン側もソース側も側壁膜の膜厚が同
じであったため、ドレイン側の電界を緩和できる一方
で、ソース側の寄生抵抗の増大を招くという欠点があっ
た。
においては、ドレイン側もソース側も側壁膜の膜厚が同
じであったため、ドレイン側の電界を緩和できる一方
で、ソース側の寄生抵抗の増大を招くという欠点があっ
た。
【０００５】そこで、この発明は、ドレイン側の電界緩
和効果を損うことなく、容易に、ソース側の寄生抵抗を
低減することが可能な半導体装置の製造方法を提供する
ことを目的としている。
和効果を損うことなく、容易に、ソース側の寄生抵抗を
低減することが可能な半導体装置の製造方法を提供する
ことを目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクに、前記基板の表面にそれ
ぞれ低濃度のドレイン領域およびソース領域を形成する
工程と、前記ソース領域の近傍に、ダミーの電極パター
ンを形成する工程と、全面に酸化膜を堆積し、前記ゲー
ト電極のドレイン領域側の側壁部に厚く、ソース領域側
の側壁部に薄く、それぞれゲート側壁膜を形成する工程
と、前記各ゲート側壁膜をマスクに、前記ドレイン領域
およびソース領域の一部にそれぞれ高濃度のドレイン領
域およびソース領域を形成する工程とからなっている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクに、前記基板の表面にそれ
ぞれ低濃度のドレイン領域およびソース領域を形成する
工程と、前記ソース領域の近傍に、ダミーの電極パター
ンを形成する工程と、全面に酸化膜を堆積し、前記ゲー
ト電極のドレイン領域側の側壁部に厚く、ソース領域側
の側壁部に薄く、それぞれゲート側壁膜を形成する工程
と、前記各ゲート側壁膜をマスクに、前記ドレイン領域
およびソース領域の一部にそれぞれ高濃度のドレイン領
域およびソース領域を形成する工程とからなっている。
【０００７】この発明の半導体装置の製造方法によれ
ば、ゲート側壁膜を形成するための酸化膜を、ドレイン
領域側に比べて、ソース領域側は薄く堆積できるように
なる。これにより、ドレイン領域側とソース領域側とで
ゲート側壁膜の膜厚を異ならせて形成することが容易に
可能となるものである。
ば、ゲート側壁膜を形成するための酸化膜を、ドレイン
領域側に比べて、ソース領域側は薄く堆積できるように
なる。これにより、ドレイン領域側とソース領域側とで
ゲート側壁膜の膜厚を異ならせて形成することが容易に
可能となるものである。
【０００８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１〜図２０は、本発明
の実施の一形態にかかる半導体装置の製造方法の概略
を、ＬＤＤ構造を有するＣＭＯＳインバータを例に示す
ものである。
いて図面を参照して説明する。図１〜図２０は、本発明
の実施の一形態にかかる半導体装置の製造方法の概略
を、ＬＤＤ構造を有するＣＭＯＳインバータを例に示す
ものである。
【０００９】まず、たとえば図１に示すように、ボロン
の濃度が４×１０15ｃｍ-2とされたＰ型基板１１の表面
に、９５０℃にて、１００ｎｍ程度の膜厚の酸化膜１２
を形成する。
の濃度が４×１０15ｃｍ-2とされたＰ型基板１１の表面
に、９５０℃にて、１００ｎｍ程度の膜厚の酸化膜１２
を形成する。
【００１０】この後、ｎ−ｗｅｌｌ領域の形成のため
に、たとえば、１６０ｋｅＶの加速電圧で、７×１０12
ｃｍ-2のドーズ量にて、リンを全面にイオン注入する。
次いで、たとえば図２に示すように、上記酸化膜１２の
上面に、ｐ−ｗｅｌｌ領域の形成のためのフォトレジス
ト１３をパターニングする。そして、そのフォトレジス
ト１３をマスクに、たとえば、１００ｋｅＶの加速電圧
で、２．５×１０13ｃｍ-2のドーズ量にて、ボロンをイ
オン注入する。
に、たとえば、１６０ｋｅＶの加速電圧で、７×１０12
ｃｍ-2のドーズ量にて、リンを全面にイオン注入する。
次いで、たとえば図２に示すように、上記酸化膜１２の
上面に、ｐ−ｗｅｌｌ領域の形成のためのフォトレジス
ト１３をパターニングする。そして、そのフォトレジス
ト１３をマスクに、たとえば、１００ｋｅＶの加速電圧
で、２．５×１０13ｃｍ-2のドーズ量にて、ボロンをイ
オン注入する。
【００１１】次いで、たとえば図３に示すように、フォ
トリソグラフィー工程での合わせマークのため、ｐ−ｗ
ｅｌｌ領域上の上記酸化膜１２をＮＨ4 Ｆ（フッ化アモ
ン）により選択的にエッチングする。また、酸化膜１２
を除去した後、上記フォトレジスト１３を剥離する。
トリソグラフィー工程での合わせマークのため、ｐ−ｗ
ｅｌｌ領域上の上記酸化膜１２をＮＨ4 Ｆ（フッ化アモ
ン）により選択的にエッチングする。また、酸化膜１２
を除去した後、上記フォトレジスト１３を剥離する。
【００１２】次いで、たとえば図４に示すように、９５
０℃にて、ｐ−ｗｅｌｌ領域での膜厚が１００ｎｍ程度
となるように酸化膜１４を成膜する。また、ｗｅｌｌの
拡散のために、たとえば、Ｎ2 ガス雰囲気中において、
１１９０℃にて、１５０分間アニールし、ｎ−ｗｅｌｌ
領域１５およびｐ−ｗｅｌｌ領域１６を形成する。
０℃にて、ｐ−ｗｅｌｌ領域での膜厚が１００ｎｍ程度
となるように酸化膜１４を成膜する。また、ｗｅｌｌの
拡散のために、たとえば、Ｎ2 ガス雰囲気中において、
１１９０℃にて、１５０分間アニールし、ｎ−ｗｅｌｌ
領域１５およびｐ−ｗｅｌｌ領域１６を形成する。
【００１３】次いで、たとえば図５に示すように、表面
の酸化膜１４をすべてＮＨ4 Ｆにより剥離した後、全面
に、９０ｎｍ程度の膜厚の酸化膜１７を９５０℃にて形
成する。また、その酸化膜１７上に、１００ｎｍ程度の
膜厚のポリシリコン１８および２００ｎｍ程度の膜厚の
窒化膜１９を、それぞれ形成する。
の酸化膜１４をすべてＮＨ4 Ｆにより剥離した後、全面
に、９０ｎｍ程度の膜厚の酸化膜１７を９５０℃にて形
成する。また、その酸化膜１７上に、１００ｎｍ程度の
膜厚のポリシリコン１８および２００ｎｍ程度の膜厚の
窒化膜１９を、それぞれ形成する。
【００１４】次いで、たとえば図６に示すように、フォ
トレジスト２０をパターニングした後、反応性イオンエ
ッチングにより、ＬＯＣＯＳ領域上の窒化膜１９を選択
的に除去する。
トレジスト２０をパターニングした後、反応性イオンエ
ッチングにより、ＬＯＣＯＳ領域上の窒化膜１９を選択
的に除去する。
【００１５】次いで、たとえば図７に示すように、上記
フォトレジスト２０を剥離した後、１０００℃の酸化処
理により、表面に、６００ｎｍ程度の膜厚のＬＯＣＯＳ
酸化膜２１を選択的に形成する。
フォトレジスト２０を剥離した後、１０００℃の酸化処
理により、表面に、６００ｎｍ程度の膜厚のＬＯＣＯＳ
酸化膜２１を選択的に形成する。
【００１６】そして、ＬＯＣＯＳ酸化膜２１以外の素子
領域に残る、上記ポリシリコン１８および上記窒化膜１
９をそれぞれ除去し、さらに、上記酸化膜１７をＮＨ4
Ｆにより剥離した後、たとえば、９００℃の酸化処理に
より、素子領域上に２５ｎｍ程度の膜厚の酸化膜２２を
形成する。
領域に残る、上記ポリシリコン１８および上記窒化膜１
９をそれぞれ除去し、さらに、上記酸化膜１７をＮＨ4
Ｆにより剥離した後、たとえば、９００℃の酸化処理に
より、素子領域上に２５ｎｍ程度の膜厚の酸化膜２２を
形成する。
【００１７】次いで、たとえば図８に示すように、フォ
トレジスト２３をパターニングした後、上記ｐ−ｗｅｌ
ｌ領域１６に、ｎＭＯＳ領域２４のチャネルおよびフィ
ールド下反転防止のためのイオン注入領域２５を形成す
る。
トレジスト２３をパターニングした後、上記ｐ−ｗｅｌ
ｌ領域１６に、ｎＭＯＳ領域２４のチャネルおよびフィ
ールド下反転防止のためのイオン注入領域２５を形成す
る。
【００１８】ここでのイオン注入領域２５の形成は、た
とえば、ソース・ドレイン間耐圧を制御するために、１
２０ｋｅＶの加速電圧、８×１０12ｃｍ-2のドーズ量の
条件にてボロンをイオン注入するとともに、チャネルの
しきい値を制御するために、２５ｋｅＶの加速電圧、
２．２×１０12ｃｍ-2のドーズ量の条件にてボロンをイ
オン注入する。
とえば、ソース・ドレイン間耐圧を制御するために、１
２０ｋｅＶの加速電圧、８×１０12ｃｍ-2のドーズ量の
条件にてボロンをイオン注入するとともに、チャネルの
しきい値を制御するために、２５ｋｅＶの加速電圧、
２．２×１０12ｃｍ-2のドーズ量の条件にてボロンをイ
オン注入する。
【００１９】次いで、たとえば図９に示すように、フォ
トレジスト２３を除去した後、新たにフォトレジスト２
６をパターニングする。そして、上記ｎ−ｗｅｌｌ領域
１５に、ｐＭＯＳ領域２７のチャネルおよびフィールド
下反転防止のためのイオン注入領域２８を形成する。
トレジスト２３を除去した後、新たにフォトレジスト２
６をパターニングする。そして、上記ｎ−ｗｅｌｌ領域
１５に、ｐＭＯＳ領域２７のチャネルおよびフィールド
下反転防止のためのイオン注入領域２８を形成する。
【００２０】ここでのイオン注入領域２８の形成は、た
とえば、ソース・ドレイン間耐圧を制御するために、３
００ｋｅＶの加速電圧、０．８×１０13ｃｍ-2のドーズ
量の条件にてヒ素をイオン注入するとともに、３００ｋ
ｅＶの加速電圧、０．６×１０13ｃｍ-2のドーズ量の条
件にてリンをイオン注入する。
とえば、ソース・ドレイン間耐圧を制御するために、３
００ｋｅＶの加速電圧、０．８×１０13ｃｍ-2のドーズ
量の条件にてヒ素をイオン注入するとともに、３００ｋ
ｅＶの加速電圧、０．６×１０13ｃｍ-2のドーズ量の条
件にてリンをイオン注入する。
【００２１】また、チャネルのしきい値を制御するため
に、２０ｋｅＶの加速電圧、５．３×１０12ｃｍ-2のド
ーズ量の条件にてボロンをイオン注入する。次いで、た
とえば図１０に示すように、上記酸化膜２２をＮＨ4 Ｆ
によりエッチングして剥離した後、７５０℃の酸化処理
により、素子領域上に９ｎｍ程度の膜厚のゲート酸化膜
２９を形成する。
に、２０ｋｅＶの加速電圧、５．３×１０12ｃｍ-2のド
ーズ量の条件にてボロンをイオン注入する。次いで、た
とえば図１０に示すように、上記酸化膜２２をＮＨ4 Ｆ
によりエッチングして剥離した後、７５０℃の酸化処理
により、素子領域上に９ｎｍ程度の膜厚のゲート酸化膜
２９を形成する。
【００２２】また、全面に、たとえば、４００ｎｍ程度
の膜厚でポリシリコン３０を堆積した後、ＰＯＣｌ3 ガ
ス雰囲気中において、８５０℃にて、３０分間アニール
し、上記ポリシリコン３０中にリンを拡散させる。
の膜厚でポリシリコン３０を堆積した後、ＰＯＣｌ3 ガ
ス雰囲気中において、８５０℃にて、３０分間アニール
し、上記ポリシリコン３０中にリンを拡散させる。
【００２３】次いで、たとえば図１１に示すように、上
記ポリシリコン３０上にフォトレジスト３１をパターニ
ングした後、反応性イオンエッチングにより、素子領域
上にゲートポリシリコン（ゲート電極）３２を形成す
る。
記ポリシリコン３０上にフォトレジスト３１をパターニ
ングした後、反応性イオンエッチングにより、素子領域
上にゲートポリシリコン（ゲート電極）３２を形成す
る。
【００２４】また、ｎＭＯＳ領域２４およびｐＭＯＳ領
域２７における、それぞれのソース領域となる側の近傍
（この場合、各ソース領域側のＬＯＣＯＳ酸化膜２１
上）に、たとえば、上記ゲートポリシリコン３２の形成
と同時に、ダミーの電極パターンとしてのポリシリコン
配線（ダミーポリシリコン）３３を形成する。
域２７における、それぞれのソース領域となる側の近傍
（この場合、各ソース領域側のＬＯＣＯＳ酸化膜２１
上）に、たとえば、上記ゲートポリシリコン３２の形成
と同時に、ダミーの電極パターンとしてのポリシリコン
配線（ダミーポリシリコン）３３を形成する。
【００２５】このポリシリコン配線３３は、たとえば図
１２に示すように、後のＬＤＤ構造を実現するためのゲ
ート側壁膜の形成に際して、その下地における上記ソー
ス領域側の段差の間隔ｘを、ドレイン領域側よりも小さ
くする目的で設けられる。
１２に示すように、後のＬＤＤ構造を実現するためのゲ
ート側壁膜の形成に際して、その下地における上記ソー
ス領域側の段差の間隔ｘを、ドレイン領域側よりも小さ
くする目的で設けられる。
【００２６】すなわち、ゲート側壁膜となる酸化膜の成
膜の速度は、たとえば図１３に示すように、その下地に
おける段差の間隔に依存するため、段差の間隔が小さい
ほど、酸化膜の成膜の速度は低下する。よって、ソース
領域側にのみポリシリコン配線３３を設けることによ
り、ソース領域側のゲート側壁膜を、ドレイン領域側の
ゲート側壁膜よりも薄く形成できるようになる。
膜の速度は、たとえば図１３に示すように、その下地に
おける段差の間隔に依存するため、段差の間隔が小さい
ほど、酸化膜の成膜の速度は低下する。よって、ソース
領域側にのみポリシリコン配線３３を設けることによ
り、ソース領域側のゲート側壁膜を、ドレイン領域側の
ゲート側壁膜よりも薄く形成できるようになる。
【００２７】次いで、たとえば図１４に示すように、上
記フォトレジスト３１を除去した後、上記したイオン注
入領域２５の形成時に用いたのと同様のフォトレジスト
３４をパターニングし、ｎＭＯＳ領域２４にＬＤＤ用の
ｎ- 領域３５を形成するためのイオン注入を行う。
記フォトレジスト３１を除去した後、上記したイオン注
入領域２５の形成時に用いたのと同様のフォトレジスト
３４をパターニングし、ｎＭＯＳ領域２４にＬＤＤ用の
ｎ- 領域３５を形成するためのイオン注入を行う。
【００２８】ここでのイオン注入の条件は、たとえば、
加速電圧を４０ｋｅＶ、ドーズ量を１×１０14ｃｍ-2と
し、リンを打ち込む。次いで、たとえば図１５に示すよ
うに、上記フォトレジスト３４を除去した後、新たに上
記したイオン注入領域２８の形成時に用いたのと同様の
フォトレジスト３６をパターニングし、ｐＭＯＳ領域２
７にＬＤＤ用のｐ- 領域３７を形成するためのイオン注
入を行う。
加速電圧を４０ｋｅＶ、ドーズ量を１×１０14ｃｍ-2と
し、リンを打ち込む。次いで、たとえば図１５に示すよ
うに、上記フォトレジスト３４を除去した後、新たに上
記したイオン注入領域２８の形成時に用いたのと同様の
フォトレジスト３６をパターニングし、ｐＭＯＳ領域２
７にＬＤＤ用のｐ- 領域３７を形成するためのイオン注
入を行う。
【００２９】ここでのイオン注入の条件は、たとえば、
加速電圧を３５ｋｅＶ、ドーズ量を５×１０13ｃｍ-2と
し、ＢＦ2 を打ち込む。次いで、たとえば図１６に示す
ように、上記フォトレジスト３６を除去した後、プラズ
マケミカルベーパーデポジッション法あるいは常圧ケミ
カルベーパーデポジッション法を用いて、３０ｎｍ程度
の膜厚の酸化膜３８を全面に堆積する。
加速電圧を３５ｋｅＶ、ドーズ量を５×１０13ｃｍ-2と
し、ＢＦ2 を打ち込む。次いで、たとえば図１６に示す
ように、上記フォトレジスト３６を除去した後、プラズ
マケミカルベーパーデポジッション法あるいは常圧ケミ
カルベーパーデポジッション法を用いて、３０ｎｍ程度
の膜厚の酸化膜３８を全面に堆積する。
【００３０】その際、ｎＭＯＳ領域２４およびｐＭＯＳ
領域２７のそれぞれのソース領域側には上記ポリシリコ
ン配線３３が形成されており、下地における段差の間隔
が、ドレイン領域側よりもソース領域側で小さくなって
いる。このため、酸化膜３８は、ソース領域側での成膜
の速度が低下する分、ドレイン領域側に比べて薄く堆積
される。
領域２７のそれぞれのソース領域側には上記ポリシリコ
ン配線３３が形成されており、下地における段差の間隔
が、ドレイン領域側よりもソース領域側で小さくなって
いる。このため、酸化膜３８は、ソース領域側での成膜
の速度が低下する分、ドレイン領域側に比べて薄く堆積
される。
【００３１】次いで、たとえば図１７に示すように、上
記酸化膜３８を異方性エッチングによりエッチバック
し、ゲート側壁膜３９ａ，３９ｂを形成する。この場
合、たとえば、上記酸化膜３８の表面での堆積膜厚の１
０％分をオーバーエッチングするように、全面エッチバ
ックを行う。
記酸化膜３８を異方性エッチングによりエッチバック
し、ゲート側壁膜３９ａ，３９ｂを形成する。この場
合、たとえば、上記酸化膜３８の表面での堆積膜厚の１
０％分をオーバーエッチングするように、全面エッチバ
ックを行う。
【００３２】これにより、ドレイン領域側の上記ゲート
ポリシリコン３２の側壁部には膜厚Ｙａのゲート側壁膜
３９ａが、また、ソース領域側の側壁部には膜厚Ｙｂの
ゲート側壁膜３９ｂがそれぞれ形成される。
ポリシリコン３２の側壁部には膜厚Ｙａのゲート側壁膜
３９ａが、また、ソース領域側の側壁部には膜厚Ｙｂの
ゲート側壁膜３９ｂがそれぞれ形成される。
【００３３】たとえば、ソース領域側の下地における段
差の間隔ｘを約１μｍとした場合、それを２μｍ以上と
した場合に比べ、酸化膜３８の成膜の速度は２／３程度
に低下する。このため、３０ｎｍ程度の膜厚の酸化膜３
８を堆積させた場合には、ドレイン領域側には膜厚Ｙａ
として約３０ｎｍ厚のゲート側壁膜３９ａが、また、ソ
ース領域側には膜厚Ｙｂとして約２０ｎｍ厚のゲート側
壁膜３９ｂが形成される。
差の間隔ｘを約１μｍとした場合、それを２μｍ以上と
した場合に比べ、酸化膜３８の成膜の速度は２／３程度
に低下する。このため、３０ｎｍ程度の膜厚の酸化膜３
８を堆積させた場合には、ドレイン領域側には膜厚Ｙａ
として約３０ｎｍ厚のゲート側壁膜３９ａが、また、ソ
ース領域側には膜厚Ｙｂとして約２０ｎｍ厚のゲート側
壁膜３９ｂが形成される。
【００３４】次いで、たとえば図１８に示すように、表
面にフォトレジスト４０をパターニングした後、ｎＭＯ
Ｓ領域２４にソース／ドレインｎ+ 領域４１を形成する
ためのイオン注入を行う。
面にフォトレジスト４０をパターニングした後、ｎＭＯ
Ｓ領域２４にソース／ドレインｎ+ 領域４１を形成する
ためのイオン注入を行う。
【００３５】ここでのイオン注入の条件は、たとえば、
加速電圧を５０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2と
し、ヒ素を打ち込む。次いで、たとえば図１９に示すよ
うに、上記フォトレジスト４０を除去した後、新たにフ
ォトレジスト４２をパターニングし、ｐＭＯＳ領域２７
にソース・ドレインｐ+ 領域４３を形成するためのイオ
ン注入を行う。
加速電圧を５０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2と
し、ヒ素を打ち込む。次いで、たとえば図１９に示すよ
うに、上記フォトレジスト４０を除去した後、新たにフ
ォトレジスト４２をパターニングし、ｐＭＯＳ領域２７
にソース・ドレインｐ+ 領域４３を形成するためのイオ
ン注入を行う。
【００３６】ここでのイオン注入の条件は、たとえば、
加速電圧を３５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2と
し、ＢＦ2 を打ち込む。そして、８５０℃にて、２０分
間のアニール処理と、Ｎ2 雰囲気中で、１０００℃に
て、２０秒間のランプアニールを行うことにより、ｎＭ
ＯＳ領域２４のドレイン領域側にはゲート側壁膜３９ａ
の膜厚に応じた幅広のｎ- 領域３５が、また、ソース領
域側にはゲート側壁膜３９ｂの膜厚に応じた幅狭のｎ-
領域３５がそれぞれ形成される。同様に、ｐＭＯＳ領域
２７のドレイン領域側にはゲート側壁膜３９ａの膜厚に
応じた幅広のｐ- 領域３７が、また、ソース領域側には
ゲート側壁膜３９ｂの膜厚に応じた幅狭のｐ- 領域３７
がそれぞれ形成される。
加速電圧を３５ｋｅＶ、ドーズ量を３×１０15ｃｍ-2と
し、ＢＦ2 を打ち込む。そして、８５０℃にて、２０分
間のアニール処理と、Ｎ2 雰囲気中で、１０００℃に
て、２０秒間のランプアニールを行うことにより、ｎＭ
ＯＳ領域２４のドレイン領域側にはゲート側壁膜３９ａ
の膜厚に応じた幅広のｎ- 領域３５が、また、ソース領
域側にはゲート側壁膜３９ｂの膜厚に応じた幅狭のｎ-
領域３５がそれぞれ形成される。同様に、ｐＭＯＳ領域
２７のドレイン領域側にはゲート側壁膜３９ａの膜厚に
応じた幅広のｐ- 領域３７が、また、ソース領域側には
ゲート側壁膜３９ｂの膜厚に応じた幅狭のｐ- 領域３７
がそれぞれ形成される。
【００３７】次いで、たとえば図２０に示すように、上
記フォトレジスト４２を除去した後、全面に酸化膜４４
を堆積させて、その表面を平坦化するとともに、さら
に、フォトレジスト（図示していない）を用いてエッチ
ングし、上記ゲートポリシリコン３２と上記ソース／ド
レインｎ+ 領域４１および上記ソース・ドレインｐ+ 領
域４３とにそれぞれつながるコンタクトホール４５を開
孔する。
記フォトレジスト４２を除去した後、全面に酸化膜４４
を堆積させて、その表面を平坦化するとともに、さら
に、フォトレジスト（図示していない）を用いてエッチ
ングし、上記ゲートポリシリコン３２と上記ソース／ド
レインｎ+ 領域４１および上記ソース・ドレインｐ+ 領
域４３とにそれぞれつながるコンタクトホール４５を開
孔する。
【００３８】そして、各コンタクトホール４５内を、た
とえば、Ａｌによって埋め込むようにして配線４６をそ
れぞれ形成することにより、ＬＤＤ構造を有するＣＭＯ
Ｓインバータが完成する。
とえば、Ａｌによって埋め込むようにして配線４６をそ
れぞれ形成することにより、ＬＤＤ構造を有するＣＭＯ
Ｓインバータが完成する。
【００３９】このようなプロセスにより製造されるＣＭ
ＯＳインバータによれば、たとえば、ゲート長を０．４
μｍ、ドレイン領域側のゲート側壁膜３９ａの膜厚を３
０ｎｍ程度とした場合、シュミレーションの結果、ｎＭ
ＯＳ領域２４でのドレイン電流を６％も増加でき、ＣＭ
ＯＳインバータとしての動作速度の５％の向上が可能と
なった。
ＯＳインバータによれば、たとえば、ゲート長を０．４
μｍ、ドレイン領域側のゲート側壁膜３９ａの膜厚を３
０ｎｍ程度とした場合、シュミレーションの結果、ｎＭ
ＯＳ領域２４でのドレイン電流を６％も増加でき、ＣＭ
ＯＳインバータとしての動作速度の５％の向上が可能と
なった。
【００４０】上記したように、ゲート側壁膜を形成する
ための酸化膜を、ドレイン領域側に比べて、ソース領域
側は薄く堆積できるようになる。すなわち、酸化膜の成
膜の速度が、下地における段差の間隔に依存することを
利用して、ソース領域側での酸化膜の成膜の速度を、ド
レイン領域側でのそれよりも低下させるようにしてい
る。これにより、ドレイン領域側とソース領域側とでゲ
ート側壁膜の膜厚を異ならせて形成することが容易に可
能となる。したがって、ゲート側壁膜を拡げることでＬ
ＤＤ構造を達成する場合においても、ホットキャリアに
よる信頼性の劣化を防ぐためのドレイン領域側の電界の
緩和と、ソース領域側の寄生抵抗の低減とを両立でき、
ＣＭＯＳインバータの特性の向上とともに、高速化を図
ることが可能となるものである。
ための酸化膜を、ドレイン領域側に比べて、ソース領域
側は薄く堆積できるようになる。すなわち、酸化膜の成
膜の速度が、下地における段差の間隔に依存することを
利用して、ソース領域側での酸化膜の成膜の速度を、ド
レイン領域側でのそれよりも低下させるようにしてい
る。これにより、ドレイン領域側とソース領域側とでゲ
ート側壁膜の膜厚を異ならせて形成することが容易に可
能となる。したがって、ゲート側壁膜を拡げることでＬ
ＤＤ構造を達成する場合においても、ホットキャリアに
よる信頼性の劣化を防ぐためのドレイン領域側の電界の
緩和と、ソース領域側の寄生抵抗の低減とを両立でき、
ＣＭＯＳインバータの特性の向上とともに、高速化を図
ることが可能となるものである。
【００４１】なお、上記した本発明の実施の一形態にお
いては、ＣＭＯＳインバータに適用した場合を例に説明
したが、これに限らず、たとえばＬＤＤ構造を有する各
種のＭＯＳトランジスタに適用できる。
いては、ＣＭＯＳインバータに適用した場合を例に説明
したが、これに限らず、たとえばＬＤＤ構造を有する各
種のＭＯＳトランジスタに適用できる。
【００４２】また、デュアルゲート構造を採用した場
合、つまり、ｎＭＯＳ領域にＮ型ポリシリコンを、ま
た、ｐＭＯＳ領域にＰ型ポリシリコンを用いた構造のＣ
ＭＯＳトランジスタの場合には、ポリシリコン配線をソ
ース電極取り出し用の配線として、ソース領域上に配設
することも可能である。
合、つまり、ｎＭＯＳ領域にＮ型ポリシリコンを、ま
た、ｐＭＯＳ領域にＰ型ポリシリコンを用いた構造のＣ
ＭＯＳトランジスタの場合には、ポリシリコン配線をソ
ース電極取り出し用の配線として、ソース領域上に配設
することも可能である。
【００４３】この場合、ポリシリコンを堆積する前に、
フォトレジストを用いたＮＨ4 Ｆによるエッチングによ
り、ソース領域側のゲート酸化膜を部分的に除去するよ
うにすれば良い。その他、この発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
フォトレジストを用いたＮＨ4 Ｆによるエッチングによ
り、ソース領域側のゲート酸化膜を部分的に除去するよ
うにすれば良い。その他、この発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ドレイン側の電界緩和効果を損うことなく、容易
に、ソース側の寄生抵抗を低減することが可能な半導体
装置の製造方法を提供できる。
ば、ドレイン側の電界緩和効果を損うことなく、容易
に、ソース側の寄生抵抗を低減することが可能な半導体
装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の一形態にかかる、ＣＭＯＳイ
ンバータの製造方法の概略を示す要部の断面図。
ンバータの製造方法の概略を示す要部の断面図。
【図２】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図３】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図４】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図５】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図６】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図７】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図８】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図９】同じく、かかるＣＭＯＳインバータの製造方法
の概略を示す要部の断面図。
の概略を示す要部の断面図。
【図１０】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１１】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１２】同じく、かかるＣＭＯＳインバータの製造方
法について説明するために示す要部の概略図。
法について説明するために示す要部の概略図。
【図１３】同じく、かかる下地段差の間隔と側壁酸化膜
の成長速度との関係を説明するために示す概略特性図。
の成長速度との関係を説明するために示す概略特性図。
【図１４】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１５】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１６】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１７】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１８】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図１９】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
【図２０】同じく、かかるＣＭＯＳインバータの製造方
法の概略を示す要部の断面図。
法の概略を示す要部の断面図。
１１…Ｐ型基板 １２，１４，１７，２２，３８，４４…酸化膜 １３，２０，２３，２６，３１，３４，３６，４０，４
２…フォトレジスト １５…ｎ−ｗｅｌｌ領域 １６…ｐ−ｗｅｌｌ領域 １８，３０…ポリシリコン １９…窒化膜 ２１…ＬＯＣＯＳ酸化膜 ２４…ｎＭＯＳ領域 ２５…イオン注入領域（Ｎ型） ２７…ｐＭＯＳ領域 ２８…イオン注入領域（Ｐ型） ２９…ゲート酸化膜 ３２…ゲートポリシリコン ３３…ポリシリコン配線 ３５…ｎ- 領域 ３７…ｐ- 領域 ３９ａ，３９ｂ…ゲート側壁膜 ４１…ソース／ドレインｎ+ 領域 ４３…ソース・ドレインｐ+ 領域 ４５…コンタクトホール ４６…配線
２…フォトレジスト １５…ｎ−ｗｅｌｌ領域 １６…ｐ−ｗｅｌｌ領域 １８，３０…ポリシリコン １９…窒化膜 ２１…ＬＯＣＯＳ酸化膜 ２４…ｎＭＯＳ領域 ２５…イオン注入領域（Ｎ型） ２７…ｐＭＯＳ領域 ２８…イオン注入領域（Ｐ型） ２９…ゲート酸化膜 ３２…ゲートポリシリコン ３３…ポリシリコン配線 ３５…ｎ- 領域 ３７…ｐ- 領域 ３９ａ，３９ｂ…ゲート側壁膜 ４１…ソース／ドレインｎ+ 領域 ４３…ソース・ドレインｐ+ 領域 ４５…コンタクトホール ４６…配線
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を介してゲート電
極を形成する工程と、 前記ゲート電極をマスクに、前記基板の表面にそれぞれ
低濃度のドレイン領域およびソース領域を形成する工程
と、 前記ソース領域の近傍に、ダミーの電極パターンを形成
する工程と、 全面に酸化膜を堆積し、前記ゲート電極のドレイン領域
側の側壁部に厚く、ソース領域側の側壁部に薄く、それ
ぞれゲート側壁膜を形成する工程と、 前記各ゲート側壁膜をマスクに、前記ドレイン領域およ
びソース領域の一部にそれぞれ高濃度のドレイン領域お
よびソース領域を形成する工程とからなることを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記ダミーの電極パターンは、前記ゲー
ト電極と同時に形成されることを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】 前記酸化膜の堆積は、プラズマケミカル
ベーパーデポジッション法、あるいは、常圧ケミカルベ
ーパーデポジッション法を用いて行われることを特徴と
する請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185116A JPH1131814A (ja) | 1997-07-10 | 1997-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185116A JPH1131814A (ja) | 1997-07-10 | 1997-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131814A true JPH1131814A (ja) | 1999-02-02 |
Family
ID=16165152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185116A Pending JPH1131814A (ja) | 1997-07-10 | 1997-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131814A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129008A (ja) * | 2005-11-02 | 2007-05-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| WO2007088574A1 (ja) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | 半導体装置および半導体装置の製造方法 |
| JP2009512192A (ja) * | 2005-10-07 | 2009-03-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
-
1997
- 1997-07-10 JP JP9185116A patent/JPH1131814A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512192A (ja) * | 2005-10-07 | 2009-03-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
| JP2007129008A (ja) * | 2005-11-02 | 2007-05-24 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| WO2007088574A1 (ja) * | 2006-01-31 | 2007-08-09 | Fujitsu Limited | 半導体装置および半導体装置の製造方法 |
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