JP2000311951A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000311951A JP2000311951A JP11118318A JP11831899A JP2000311951A JP 2000311951 A JP2000311951 A JP 2000311951A JP 11118318 A JP11118318 A JP 11118318A JP 11831899 A JP11831899 A JP 11831899A JP 2000311951 A JP2000311951 A JP 2000311951A
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Abstract
(57)【要約】
【課題】 相補型ＭＯＳトランジスタにおいて、ＭＯＳ
トランジスタのゲート長を短くしても、ｐチャネルＭＯ
Ｓトランジスタに短チャネル効果が発生し難くくする。 【解決手段】 半導体基板１０上のＰＭＯＳ領域には第
１のゲート絶縁膜１８を介してｐ型ゲート電極１９が形
成され、該ｐ型ゲート電極１９の側面には相対的に大き
い膜厚を有する第１のサイドウォール２５が形成されて
いる。半導体基板１０上のＮＭＯＳ領域には第２のゲー
ト絶縁膜２０を介してｎ型ゲート電極２１が形成され、
該ｎ型ゲート電極２１の側面には相対的に小さい膜厚を
有する第２のサイドウォール２６が形成されている。ｎ
型ウェル領域１１における第１のサイドウォール２５の
下側にはｐ型低濃度不純物層２３が形成されていると共
に、該ｐ型低濃度不純物層２３の外側にはｐ型高濃度不
純物層２８が形成されている。ｐ型ウェル領域１２にお
ける第２のサイドウォール２６の下側にはｎ型低濃度不
純物層２２が形成されていると共に、該ｎ型低濃度不純
物層２２の外側にはｎ型高濃度不純物層２７が形成され
ている。
トランジスタのゲート長を短くしても、ｐチャネルＭＯ
Ｓトランジスタに短チャネル効果が発生し難くくする。 【解決手段】 半導体基板１０上のＰＭＯＳ領域には第
１のゲート絶縁膜１８を介してｐ型ゲート電極１９が形
成され、該ｐ型ゲート電極１９の側面には相対的に大き
い膜厚を有する第１のサイドウォール２５が形成されて
いる。半導体基板１０上のＮＭＯＳ領域には第２のゲー
ト絶縁膜２０を介してｎ型ゲート電極２１が形成され、
該ｎ型ゲート電極２１の側面には相対的に小さい膜厚を
有する第２のサイドウォール２６が形成されている。ｎ
型ウェル領域１１における第１のサイドウォール２５の
下側にはｐ型低濃度不純物層２３が形成されていると共
に、該ｐ型低濃度不純物層２３の外側にはｐ型高濃度不
純物層２８が形成されている。ｐ型ウェル領域１２にお
ける第２のサイドウォール２６の下側にはｎ型低濃度不
純物層２２が形成されていると共に、該ｎ型低濃度不純
物層２２の外側にはｎ型高濃度不純物層２７が形成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、一の半導体基板上
に、ｐ型ゲート電極を有するＬＤＤ構造のｐチャネルＭ
ＯＳトランジスタ及びｎ型ゲート電極を有するＬＤＤ構
造のｎチャネルＭＯＳトランジスタを備えた半導体装置
及びその製造方法に関する。
に、ｐ型ゲート電極を有するＬＤＤ構造のｐチャネルＭ
ＯＳトランジスタ及びｎ型ゲート電極を有するＬＤＤ構
造のｎチャネルＭＯＳトランジスタを備えた半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】一の半導体基板上に、ｐチャネルＭＯＳ
トランジスタ及びｎチャネルＭＯＳトランジスタからな
る相補型ＭＯＳＦＥＴ（ＣＭＯＳ）を備えた半導体装置
としては、一の半導体基板上に、ｐ型ゲート電極を有す
るｐチャネルＭＯＳトランジスタ及びｎ型ゲート電極を
有するｎチャネルＭＯＳトランジスタを備えたデュアル
ゲートトランジスタが知られている。
トランジスタ及びｎチャネルＭＯＳトランジスタからな
る相補型ＭＯＳＦＥＴ（ＣＭＯＳ）を備えた半導体装置
としては、一の半導体基板上に、ｐ型ゲート電極を有す
るｐチャネルＭＯＳトランジスタ及びｎ型ゲート電極を
有するｎチャネルＭＯＳトランジスタを備えたデュアル
ゲートトランジスタが知られている。
【０００３】また、ＭＯＳトランジスタのドレイン耐圧
を向上させるために、半導体基板におけるｐチャネルＭ
ＯＳトランジスタのゲート電極のサイドウォールの下側
の領域にｐ型低濃度不純物領域を有すると共に該ｐ型低
濃度不純物領域の外側にｐ型高濃度不純物領域を有し、
また半導体基板におけるｎチャネルＭＯＳトランジスタ
のゲート電極のサイドウォールの下側の領域にｎ型低濃
度不純物領域を有すると共に該ｎ型低濃度不純物領域の
外側にｎ型高濃度不純物領域を有するＬＤＤ構造を持つ
相補型ＭＯＳトランジスタも知られている。
を向上させるために、半導体基板におけるｐチャネルＭ
ＯＳトランジスタのゲート電極のサイドウォールの下側
の領域にｐ型低濃度不純物領域を有すると共に該ｐ型低
濃度不純物領域の外側にｐ型高濃度不純物領域を有し、
また半導体基板におけるｎチャネルＭＯＳトランジスタ
のゲート電極のサイドウォールの下側の領域にｎ型低濃
度不純物領域を有すると共に該ｎ型低濃度不純物領域の
外側にｎ型高濃度不純物領域を有するＬＤＤ構造を持つ
相補型ＭＯＳトランジスタも知られている。
【０００４】ところで、ｐ型の不純物領域を形成するた
めにドーピングされるｐ型不純物としてはボロンが通常
用いられると共に、ｎ型の不純物領域を形成するために
ドーピングされるｎ型不純物としてはリン又はヒ素が通
常用いられる。
めにドーピングされるｐ型不純物としてはボロンが通常
用いられると共に、ｎ型の不純物領域を形成するために
ドーピングされるｎ型不純物としてはリン又はヒ素が通
常用いられる。
【０００５】
【発明が解決しようとする課題】ところで、近時の半導
体集積回路の微細化及び高集積化並びにＭＯＳトランジ
スタの高速動作化に対応するために、ＭＯＳトランジス
タのゲート電極の長さを短くすることが望まれている。
体集積回路の微細化及び高集積化並びにＭＯＳトランジ
スタの高速動作化に対応するために、ＭＯＳトランジス
タのゲート電極の長さを短くすることが望まれている。
【０００６】ところが、ＭＯＳトランジスタのゲート長
を短くすると、チャネル長が減少するため、ソース領域
又はドレイン領域がチャネル領域の電界分布に影響を及
ぼすので、ＭＯＳトランジスタのしきい値電圧が低下す
るといういわゆる短チャネル効果が発生する。
を短くすると、チャネル長が減少するため、ソース領域
又はドレイン領域がチャネル領域の電界分布に影響を及
ぼすので、ＭＯＳトランジスタのしきい値電圧が低下す
るといういわゆる短チャネル効果が発生する。
【０００７】特に、ｐ型不純物であるボロンは、熱処理
時に拡散し易いという特性を持っているため、ＭＯＳト
ランジスタのゲート長を短くする際には、ボロンがドー
ピングされたソース領域又はドレイン領域を有するｐチ
ャネルＭＯＳトランジスタにおける短チャネル効果が大
きな問題となる。
時に拡散し易いという特性を持っているため、ＭＯＳト
ランジスタのゲート長を短くする際には、ボロンがドー
ピングされたソース領域又はドレイン領域を有するｐチ
ャネルＭＯＳトランジスタにおける短チャネル効果が大
きな問題となる。
【０００８】前記に鑑み、本発明は、ＭＯＳトランジス
タのゲート長を短くしても、ｐチャネルＭＯＳトランジ
スタにおいて短チャネル効果が発生し難い相補型ＭＯＳ
トランジスタを備えた半導体装置及びその製造方法を提
供することを目的とする。
タのゲート長を短くしても、ｐチャネルＭＯＳトランジ
スタにおいて短チャネル効果が発生し難い相補型ＭＯＳ
トランジスタを備えた半導体装置及びその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、一の半導体基板上に、
ｐ型ゲート電極を有するＬＤＤ構造のｐチャネルＭＯＳ
トランジスタ及びｎ型ゲート電極を有するＬＤＤ構造の
ｎチャネルＭＯＳトランジスタを備えた半導体装置を前
提とし、ｐ型ゲート電極の側面に形成された第１のサイ
ドウォールの膜厚は、ｎ型ゲート電極の側面に形成され
た第２のサイドウォールの膜厚よりも大きく設定され、
ｐチャネルＭＯＳトランジスタのソース又はドレインと
なる不純物層にドーピングされている不純物はボロンで
ある。
め、本発明に係る半導体装置は、一の半導体基板上に、
ｐ型ゲート電極を有するＬＤＤ構造のｐチャネルＭＯＳ
トランジスタ及びｎ型ゲート電極を有するＬＤＤ構造の
ｎチャネルＭＯＳトランジスタを備えた半導体装置を前
提とし、ｐ型ゲート電極の側面に形成された第１のサイ
ドウォールの膜厚は、ｎ型ゲート電極の側面に形成され
た第２のサイドウォールの膜厚よりも大きく設定され、
ｐチャネルＭＯＳトランジスタのソース又はドレインと
なる不純物層にドーピングされている不純物はボロンで
ある。
【００１０】本発明に係る半導体装置によると、ｐ型ゲ
ート電極の側面に形成された第１のサイドウォールの膜
厚が、ｎ型ゲート電極の側面に形成された第２のサイド
ウォールの膜厚よりも大きいため、半導体基板における
第１のサイドウォールの下側に形成されるｐ型低濃度不
純物領域の長さは、半導体基板における第２のサイドウ
ォールの下側に形成されるｎ型低濃度不純物領域の長さ
よりも大きくなる。このため、ｐチャネルＭＯＳトラン
ジスタのソース領域又はドレイン領域となるにｐ型高濃
度不純物領域にドーピングされたボロンは、熱処理時に
拡散し易いという特性を持っているが、ｐ型低濃度不純
物領域の長さがｎ型低濃度不純物領域の長さよりも大き
いため、ｐ型高濃度不純物領域にドーピングされたボロ
ンがチャネル領域に及ぼす影響を抑制することができ
る。
ート電極の側面に形成された第１のサイドウォールの膜
厚が、ｎ型ゲート電極の側面に形成された第２のサイド
ウォールの膜厚よりも大きいため、半導体基板における
第１のサイドウォールの下側に形成されるｐ型低濃度不
純物領域の長さは、半導体基板における第２のサイドウ
ォールの下側に形成されるｎ型低濃度不純物領域の長さ
よりも大きくなる。このため、ｐチャネルＭＯＳトラン
ジスタのソース領域又はドレイン領域となるにｐ型高濃
度不純物領域にドーピングされたボロンは、熱処理時に
拡散し易いという特性を持っているが、ｐ型低濃度不純
物領域の長さがｎ型低濃度不純物領域の長さよりも大き
いため、ｐ型高濃度不純物領域にドーピングされたボロ
ンがチャネル領域に及ぼす影響を抑制することができ
る。
【００１１】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜におけるｎ型半導体領域の上に形成されて
いる領域にｐ型不純物を選択的にドーピングしてｐ型ポ
リシリコン膜を形成すると共に、ポリシリコン膜におけ
るｐ型半導体領域の上に形成されている領域にｎ型不純
物を選択的にドーピングしてｎ型ポリシリコン膜を形成
する工程と、ｐ型ポリシリコン膜をパターニングしてｐ
型ゲート電極を形成すると共に、ｎ型ポリシリコン膜を
パターニングしてｎ型ゲート電極を形成する工程と、ｎ
型半導体領域に対してｐ型ゲート電極をマスクにしてｐ
型不純物ををドーピングしてｐ型低濃度不純物領域を形
成すると共に、ｐ型半導体領域に対してｎ型ゲート電極
をマスクにしてｎ型不純物をドーピングしてｎ型低濃度
不純物領域を形成する工程と、ｐ型ゲート電極及びｎ型
ゲート電極の上を含む半導体基板の上にＴＥＯＳ膜を、
ｐ型ゲート電極の近傍の膜厚がｎ型ゲート電極の近傍の
膜厚よりも大きくなるように堆積する工程と、ＴＥＯＳ
膜に対して異方性エッチングを行なって、ｐ型ゲート電
極の側面に相対的に大きい膜厚を有する第１のサイドウ
ォールを形成すると共にｎ型ゲート電極の側面に相対的
に小さい膜厚を有する第２のサイドウォールを形成する
工程と、ｐ型低濃度不純物領域及びｎ型半導体領域に対
してｐ型ゲート電極及び第１のサイドウォールをマスク
としてボロンをドーピングしてｐ型高濃度不純物領域を
形成すると共に、ｎ型低濃度不純物領域及びｐ型半導体
領域に対してｎ型ゲート電極及び第２のサイドウォール
をマスクとしてｎ型不純物をドーピングしてｎ型高濃度
不純物領域を形成する工程とを備えている。
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜におけるｎ型半導体領域の上に形成されて
いる領域にｐ型不純物を選択的にドーピングしてｐ型ポ
リシリコン膜を形成すると共に、ポリシリコン膜におけ
るｐ型半導体領域の上に形成されている領域にｎ型不純
物を選択的にドーピングしてｎ型ポリシリコン膜を形成
する工程と、ｐ型ポリシリコン膜をパターニングしてｐ
型ゲート電極を形成すると共に、ｎ型ポリシリコン膜を
パターニングしてｎ型ゲート電極を形成する工程と、ｎ
型半導体領域に対してｐ型ゲート電極をマスクにしてｐ
型不純物ををドーピングしてｐ型低濃度不純物領域を形
成すると共に、ｐ型半導体領域に対してｎ型ゲート電極
をマスクにしてｎ型不純物をドーピングしてｎ型低濃度
不純物領域を形成する工程と、ｐ型ゲート電極及びｎ型
ゲート電極の上を含む半導体基板の上にＴＥＯＳ膜を、
ｐ型ゲート電極の近傍の膜厚がｎ型ゲート電極の近傍の
膜厚よりも大きくなるように堆積する工程と、ＴＥＯＳ
膜に対して異方性エッチングを行なって、ｐ型ゲート電
極の側面に相対的に大きい膜厚を有する第１のサイドウ
ォールを形成すると共にｎ型ゲート電極の側面に相対的
に小さい膜厚を有する第２のサイドウォールを形成する
工程と、ｐ型低濃度不純物領域及びｎ型半導体領域に対
してｐ型ゲート電極及び第１のサイドウォールをマスク
としてボロンをドーピングしてｐ型高濃度不純物領域を
形成すると共に、ｎ型低濃度不純物領域及びｐ型半導体
領域に対してｎ型ゲート電極及び第２のサイドウォール
をマスクとしてｎ型不純物をドーピングしてｎ型高濃度
不純物領域を形成する工程とを備えている。
【００１２】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜をパターニングして、ｎ型半導体領域の上
に第１のゲート電極を形成すると共にｐ型半導体領域の
上に第２のゲート電極を形成する工程と、ｎ型半導体領
域及び第１のゲート電極にｐ型不純物をドーピングして
ｐ型低濃度不純物領域及びｐ型ゲート電極を形成すると
共に、ｐ型半導体領域及び第２のゲート電極にｎ型不純
物をドーピングしてｎ型低濃度不純物領域及びｎ型ゲー
ト電極を形成する工程と、ｐ型ゲート電極及びｎ型ゲー
ト電極の上を含む半導体基板の上にＴＥＯＳ膜を、ｐ型
ゲート電極の近傍の膜厚がｎ型ゲート電極の近傍の膜厚
よりも大きくなるように堆積する工程と、ＴＥＯＳ膜に
対して異方性エッチングを行なって、ｐ型ゲート電極の
側面に相対的に大きい膜厚を有する第１のサイドウォー
ルを形成すると共にｎ型ゲート電極の側面に相対的に小
さい膜厚を有する第２のサイドウォールを形成する工程
と、ｐ型低濃度不純物領域及びｎ型半導体領域に対して
ｐ型ゲート電極及び第１のサイドウォールをマスクとし
てボロンをドーピングしてｐ型高濃度不純物領域を形成
すると共に、ｎ型低濃度不純物領域及びｐ型半導体領域
に対してｎ型ゲート電極及び第２のサイドウォールをマ
スクとしてｎ型不純物をドーピングしてｎ型高濃度不純
物領域を形成する工程とを備えている。
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜をパターニングして、ｎ型半導体領域の上
に第１のゲート電極を形成すると共にｐ型半導体領域の
上に第２のゲート電極を形成する工程と、ｎ型半導体領
域及び第１のゲート電極にｐ型不純物をドーピングして
ｐ型低濃度不純物領域及びｐ型ゲート電極を形成すると
共に、ｐ型半導体領域及び第２のゲート電極にｎ型不純
物をドーピングしてｎ型低濃度不純物領域及びｎ型ゲー
ト電極を形成する工程と、ｐ型ゲート電極及びｎ型ゲー
ト電極の上を含む半導体基板の上にＴＥＯＳ膜を、ｐ型
ゲート電極の近傍の膜厚がｎ型ゲート電極の近傍の膜厚
よりも大きくなるように堆積する工程と、ＴＥＯＳ膜に
対して異方性エッチングを行なって、ｐ型ゲート電極の
側面に相対的に大きい膜厚を有する第１のサイドウォー
ルを形成すると共にｎ型ゲート電極の側面に相対的に小
さい膜厚を有する第２のサイドウォールを形成する工程
と、ｐ型低濃度不純物領域及びｎ型半導体領域に対して
ｐ型ゲート電極及び第１のサイドウォールをマスクとし
てボロンをドーピングしてｐ型高濃度不純物領域を形成
すると共に、ｎ型低濃度不純物領域及びｐ型半導体領域
に対してｎ型ゲート電極及び第２のサイドウォールをマ
スクとしてｎ型不純物をドーピングしてｎ型高濃度不純
物領域を形成する工程とを備えている。
【００１３】本発明に係る第３の半導体装置の製造方法
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜におけるｐ型半導体領域の上に形成されて
いる領域にｎ型不純物を選択的にドーピングしてｎ型ポ
リシリコン膜を形成する工程と、ポリシリコン膜をパタ
ーニングしてアンドープ型ゲート電極を形成すると共
に、ｎ型ポリシリコン膜をパターニングしてｎ型ゲート
電極を形成する工程と、ｎ型半導体領域及びアンドープ
型ゲート電極にｐ型不純物をドーピングしてｐ型低濃度
不純物領域及びｐ型ゲート電極を形成すると共に、ｐ型
半導体領域に対してｎ型ゲート電極をマスクにしてｎ型
不純物をドーピングしてｎ型低濃度不純物領域を形成す
る工程と、ｐ型ゲート電極及びｎ型ゲート電極の上を含
む半導体基板の上にＴＥＯＳ膜を、ｐ型ゲート電極の近
傍の膜厚がｎ型ゲート電極の近傍の膜厚よりも大きくな
るように堆積する工程と、ＴＥＯＳ膜に対して異方性エ
ッチングを行なって、ｐ型ゲート電極の側面に相対的に
大きい膜厚を有する第１のサイドウォールを形成すると
共にｎ型ゲート電極の側面に相対的に小さい膜厚を有す
る第２のサイドウォールを形成する工程と、ｐ型低濃度
不純物領域及びｎ型半導体領域に対してｐ型ゲート電極
及び第１のサイドウォールをマスクとしてボロンをドー
ピングしてｐ型高濃度不純物領域を形成すると共に、ｎ
型低濃度不純物領域及びｐ型半導体領域に対してｎ型ゲ
ート電極及び第２のサイドウォールをマスクとしてｎ型
不純物をドーピングしてｎ型高濃度不純物領域を形成す
る工程とを備えている。
は、半導体基板上に形成されたｎ型半導体領域及びｐ型
半導体領域の上にポリシリコン膜を形成する工程と、ポ
リシリコン膜におけるｐ型半導体領域の上に形成されて
いる領域にｎ型不純物を選択的にドーピングしてｎ型ポ
リシリコン膜を形成する工程と、ポリシリコン膜をパタ
ーニングしてアンドープ型ゲート電極を形成すると共
に、ｎ型ポリシリコン膜をパターニングしてｎ型ゲート
電極を形成する工程と、ｎ型半導体領域及びアンドープ
型ゲート電極にｐ型不純物をドーピングしてｐ型低濃度
不純物領域及びｐ型ゲート電極を形成すると共に、ｐ型
半導体領域に対してｎ型ゲート電極をマスクにしてｎ型
不純物をドーピングしてｎ型低濃度不純物領域を形成す
る工程と、ｐ型ゲート電極及びｎ型ゲート電極の上を含
む半導体基板の上にＴＥＯＳ膜を、ｐ型ゲート電極の近
傍の膜厚がｎ型ゲート電極の近傍の膜厚よりも大きくな
るように堆積する工程と、ＴＥＯＳ膜に対して異方性エ
ッチングを行なって、ｐ型ゲート電極の側面に相対的に
大きい膜厚を有する第１のサイドウォールを形成すると
共にｎ型ゲート電極の側面に相対的に小さい膜厚を有す
る第２のサイドウォールを形成する工程と、ｐ型低濃度
不純物領域及びｎ型半導体領域に対してｐ型ゲート電極
及び第１のサイドウォールをマスクとしてボロンをドー
ピングしてｐ型高濃度不純物領域を形成すると共に、ｎ
型低濃度不純物領域及びｐ型半導体領域に対してｎ型ゲ
ート電極及び第２のサイドウォールをマスクとしてｎ型
不純物をドーピングしてｎ型高濃度不純物領域を形成す
る工程とを備えている。
【００１４】本発明に係る第１〜第３の半導体装置の製
造方法によると、ＴＥＯＳ膜をｐ型ゲート電極の近傍の
膜厚がｎ型ゲート電極の近傍の膜厚よりも大きくなるよ
うに堆積した後、該ＴＥＯＳ膜に対して異方性エッチン
グを行なうため、ｐ型ゲート電極の側面に形成される第
１のサイドウォールの膜厚をｎ型ゲート電極の側面に形
成される第２のサイドウォールの膜厚よりも大きくでき
る。また、ｐ型ゲート電極及び第１のサイドウォールを
マスクとしてボロンをドーピングしてｐ型高濃度不純物
領域を形成すると共に、ｎ型ゲート電極及び第２のサイ
ドウォールをマスクとしてｎ型不純物をドーピングして
ｎ型高濃度不純物領域を形成するため、第１のサイドウ
ォールの下側に形成されるｐ型低濃度不純物領域の長さ
は、第２のサイドウォールの下側に形成されるｎ型低濃
度不純物領域の長さよりも大きくなる。
造方法によると、ＴＥＯＳ膜をｐ型ゲート電極の近傍の
膜厚がｎ型ゲート電極の近傍の膜厚よりも大きくなるよ
うに堆積した後、該ＴＥＯＳ膜に対して異方性エッチン
グを行なうため、ｐ型ゲート電極の側面に形成される第
１のサイドウォールの膜厚をｎ型ゲート電極の側面に形
成される第２のサイドウォールの膜厚よりも大きくでき
る。また、ｐ型ゲート電極及び第１のサイドウォールを
マスクとしてボロンをドーピングしてｐ型高濃度不純物
領域を形成すると共に、ｎ型ゲート電極及び第２のサイ
ドウォールをマスクとしてｎ型不純物をドーピングして
ｎ型高濃度不純物領域を形成するため、第１のサイドウ
ォールの下側に形成されるｐ型低濃度不純物領域の長さ
は、第２のサイドウォールの下側に形成されるｎ型低濃
度不純物領域の長さよりも大きくなる。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置及びその製造方法について、図１（ａ）、
（ｂ）、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）及び
図４を参照しながら説明する。
半導体装置及びその製造方法について、図１（ａ）、
（ｂ）、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）及び
図４を参照しながら説明する。
【００１６】まず、図１（ａ）に示すように、ｐ型の半
導体基板１０の上におけるｐチャネルＭＯＳトランジス
タ形成領域（以下、ＰＭＯＳ領域と称すると共に、各図
面上ではＰＭＯＳと記す。）にｎ型不純物を高エネルギ
ーでイオン注入してｎ型ウェル領域１１を形成すると共
に、ｎチャネルＭＯＳトランジスタ形成領域（以下、Ｎ
ＭＯＳ領域と称すると共に、各図面上ではＮＭＯＳと記
す。）にｐ型不純物を高エネルギーでイオン注入してｐ
型ウェル領域１２を形成した後、ＰＭＯＳ領域及びＮＭ
ＯＳ領域を区画する素子分離領域１３を形成する。次
に、半導体基板１０の上に全面に亘って例えば５ｎｍの
膜厚を有するゲート酸化膜となるシリコン酸化膜１４を
形成した後、該シリコン酸化膜の上に、例えばＣＶＤ法
により６５０℃の温度下で例えば３００ｎｍの膜厚を有
するアンドープ型のポリシリコン膜１５を堆積する。
導体基板１０の上におけるｐチャネルＭＯＳトランジス
タ形成領域（以下、ＰＭＯＳ領域と称すると共に、各図
面上ではＰＭＯＳと記す。）にｎ型不純物を高エネルギ
ーでイオン注入してｎ型ウェル領域１１を形成すると共
に、ｎチャネルＭＯＳトランジスタ形成領域（以下、Ｎ
ＭＯＳ領域と称すると共に、各図面上ではＮＭＯＳと記
す。）にｐ型不純物を高エネルギーでイオン注入してｐ
型ウェル領域１２を形成した後、ＰＭＯＳ領域及びＮＭ
ＯＳ領域を区画する素子分離領域１３を形成する。次
に、半導体基板１０の上に全面に亘って例えば５ｎｍの
膜厚を有するゲート酸化膜となるシリコン酸化膜１４を
形成した後、該シリコン酸化膜の上に、例えばＣＶＤ法
により６５０℃の温度下で例えば３００ｎｍの膜厚を有
するアンドープ型のポリシリコン膜１５を堆積する。
【００１７】次に、図１（ｂ）に示すように、ポリシリ
コン膜１５の上にＰＭＯＳ領域を覆う第１のレジストマ
スク１６を形成した後、ポリシリコン膜１５に対して第
１のレジストマスク１６をマスクとしてリン（Ｐ+ ）を
例えば２０ｋｅＶの注入エネルギー及び５×１０15ｃｍ
-2のドーズ量でイオン注入してｎ型ポリシリコン膜１５
Ａを形成する。
コン膜１５の上にＰＭＯＳ領域を覆う第１のレジストマ
スク１６を形成した後、ポリシリコン膜１５に対して第
１のレジストマスク１６をマスクとしてリン（Ｐ+ ）を
例えば２０ｋｅＶの注入エネルギー及び５×１０15ｃｍ
-2のドーズ量でイオン注入してｎ型ポリシリコン膜１５
Ａを形成する。
【００１８】次に、図２（ａ）に示すように、ポリシリ
コン膜１５の上にＮＭＯＳ領域を覆う第２のレジストマ
スク１７を形成した後、ポリシリコン膜１５に対して第
２のレジストマスク１７をマスクとしてＢＦ2 を例えば
８ｋｅＶの注入エネルギー及び３×１０15ｃｍ-2のドー
ズ量でイオン注入してｐ型ポリシリコン膜１５Ｂを形成
する。
コン膜１５の上にＮＭＯＳ領域を覆う第２のレジストマ
スク１７を形成した後、ポリシリコン膜１５に対して第
２のレジストマスク１７をマスクとしてＢＦ2 を例えば
８ｋｅＶの注入エネルギー及び３×１０15ｃｍ-2のドー
ズ量でイオン注入してｐ型ポリシリコン膜１５Ｂを形成
する。
【００１９】次に、ｎ型ポリシリコン膜１５Ａ及びｐ型
ポリシリコン膜１５Ｂの上にゲート電極形成領域を覆う
マスクパターン（図示は省略している。）をそれぞれ形
成した後、該マスクパターンをマスクとして塩素ガスに
よるドライエッチングを行なって、図２（ｂ）に示すよ
うに、ＰＭＯＳ領域にシリコン酸化膜１４からなる第１
のゲート絶縁膜１８及びｐ型ポリシリコン膜１５Ｂから
なり０．２５μｍのゲート長を有するｐ型ゲート電極１
９を形成すると共、ＮＭＯＳ領域にシリコン酸化膜１４
からなる第２のゲート絶縁膜２０及びｎ型ポリシリコン
膜１５Ａからなり０．２５μｍのゲート長を有するｎ型
ゲート電極２１を形成する。
ポリシリコン膜１５Ｂの上にゲート電極形成領域を覆う
マスクパターン（図示は省略している。）をそれぞれ形
成した後、該マスクパターンをマスクとして塩素ガスに
よるドライエッチングを行なって、図２（ｂ）に示すよ
うに、ＰＭＯＳ領域にシリコン酸化膜１４からなる第１
のゲート絶縁膜１８及びｐ型ポリシリコン膜１５Ｂから
なり０．２５μｍのゲート長を有するｐ型ゲート電極１
９を形成すると共、ＮＭＯＳ領域にシリコン酸化膜１４
からなる第２のゲート絶縁膜２０及びｎ型ポリシリコン
膜１５Ａからなり０．２５μｍのゲート長を有するｎ型
ゲート電極２１を形成する。
【００２０】次に、ｐ型ウェル領域１２にｎ型ゲート電
極２１をマスクとしてヒ素（Ａｓ）を例えば２０ｋｅＶ
の注入エネルギー及び１×１０14ｃｍ-2のドーズ量でイ
オン注入してｎ型低濃度不純物領域２２を形成した後、
ｎ型ウェル領域１１にｐ型ゲート電極１９をマスクとし
てＢＦ2 を例えば２０ｋｅＶの注入エネルギー及び５×
１０13ｃｍ-2のドーズ量でイオン注入してｐ型低濃度不
純物領域２３を形成する。
極２１をマスクとしてヒ素（Ａｓ）を例えば２０ｋｅＶ
の注入エネルギー及び１×１０14ｃｍ-2のドーズ量でイ
オン注入してｎ型低濃度不純物領域２２を形成した後、
ｎ型ウェル領域１１にｐ型ゲート電極１９をマスクとし
てＢＦ2 を例えば２０ｋｅＶの注入エネルギー及び５×
１０13ｃｍ-2のドーズ量でイオン注入してｐ型低濃度不
純物領域２３を形成する。
【００２１】次に、図３（ａ）に示すように、半導体基
板１０の上に全面に亘って５００℃の堆積温度でＣＶＤ
法を行なって、平坦部分における膜厚が１２０ｎｍであ
るＴＥＯＳ膜（ＳｉＯ2 ）２４を堆積する。この場合、
ｎ型ゲート電極２１にはリンがドーピングされているた
め、ｎ型ゲート電極２１の近傍においてはＴＥＯＳ膜２
４の核生成が阻害されるので、ＴＥＯＳ膜２４における
ｎ型ゲート電極２１の近傍の膜厚：Ｄn は、ＴＥＯＳ膜
２４におけるｐ型ゲート電極１９の近傍の膜厚：Ｄp に
比べて小さくなる。言い換えると、ＴＥＯＳ膜２４にお
けるｐ型ゲート電極１９の近傍の膜厚はＴＥＯＳ膜２４
におけるｎ型ゲート電極２１の近傍の膜厚よりも大きく
なる。
板１０の上に全面に亘って５００℃の堆積温度でＣＶＤ
法を行なって、平坦部分における膜厚が１２０ｎｍであ
るＴＥＯＳ膜（ＳｉＯ2 ）２４を堆積する。この場合、
ｎ型ゲート電極２１にはリンがドーピングされているた
め、ｎ型ゲート電極２１の近傍においてはＴＥＯＳ膜２
４の核生成が阻害されるので、ＴＥＯＳ膜２４における
ｎ型ゲート電極２１の近傍の膜厚：Ｄn は、ＴＥＯＳ膜
２４におけるｐ型ゲート電極１９の近傍の膜厚：Ｄp に
比べて小さくなる。言い換えると、ＴＥＯＳ膜２４にお
けるｐ型ゲート電極１９の近傍の膜厚はＴＥＯＳ膜２４
におけるｎ型ゲート電極２１の近傍の膜厚よりも大きく
なる。
【００２２】次に、図３（ｂ）に示すように、ＴＥＯＳ
膜２４に対して、ＣＨ3Ｆガスを用いる異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚例えば１０３ｎｍの膜厚を有する第１の
サイドウォール２５を形成すると共に、ｎ型ゲート電極
２１の側面に相対的に小さい膜厚例えば８６ｎｍの膜厚
を有する第２のサイドウォール２６を形成する。
膜２４に対して、ＣＨ3Ｆガスを用いる異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚例えば１０３ｎｍの膜厚を有する第１の
サイドウォール２５を形成すると共に、ｎ型ゲート電極
２１の側面に相対的に小さい膜厚例えば８６ｎｍの膜厚
を有する第２のサイドウォール２６を形成する。
【００２３】図５は、ｎ型ゲート電極、ｐ型ゲート電極
及びアンドープ型ゲート電極の各側面に形成されたサイ
ドウォールの膜厚を、ＴＥＯＳ膜を堆積した直後及びエ
ッチバックを行なった後において測定した結果を示して
いる。図５から分かるように、ＴＥＯＳ膜を堆積した直
後及びエッチバックを行なった後の両方において、ｎ型
ゲート電極の側面に形成されたサイドウォールの膜厚
は、ｐ型ゲート電極の側面に形成されたサイドウォール
の膜厚及びアンドープ型ゲート電極の側面に形成された
サイドウォールの膜厚よりも小さい。従って、ｐ型ゲー
ト電極１９及びｎ型ゲート電極２１の上に同じ堆積条件
でＴＥＯＳ膜２４を堆積すると共に、該ＴＥＯＳ膜２４
を同じ条件でエッチバックすることにより自己整合的
に、ｐ型ゲート電極１９の側面に相対的に大きい膜厚を
有する第１のサイドウォール２５を形成できると共に、
ｎ型ゲート電極２１の側面に相対的に小さい膜厚を有す
る第２のサイドウォール２６を形成できることが分か
る。
及びアンドープ型ゲート電極の各側面に形成されたサイ
ドウォールの膜厚を、ＴＥＯＳ膜を堆積した直後及びエ
ッチバックを行なった後において測定した結果を示して
いる。図５から分かるように、ＴＥＯＳ膜を堆積した直
後及びエッチバックを行なった後の両方において、ｎ型
ゲート電極の側面に形成されたサイドウォールの膜厚
は、ｐ型ゲート電極の側面に形成されたサイドウォール
の膜厚及びアンドープ型ゲート電極の側面に形成された
サイドウォールの膜厚よりも小さい。従って、ｐ型ゲー
ト電極１９及びｎ型ゲート電極２１の上に同じ堆積条件
でＴＥＯＳ膜２４を堆積すると共に、該ＴＥＯＳ膜２４
を同じ条件でエッチバックすることにより自己整合的
に、ｐ型ゲート電極１９の側面に相対的に大きい膜厚を
有する第１のサイドウォール２５を形成できると共に、
ｎ型ゲート電極２１の側面に相対的に小さい膜厚を有す
る第２のサイドウォール２６を形成できることが分か
る。
【００２４】次に、図４に示すように、ｐ型ウェル領域
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素（Ａｓ）を例えば５０ｋｅＶの注入エネルギー及び
２×１０15ｃｍ-2のドーズ量でイオン注入してｎ型高濃
度不純物領域２７を形成した後、例えば１０００℃の温
度下で１０秒間の第１の熱処理を行なってｎ型高濃度不
純物領域２７を活性化する。その後、ｎ型ウェル領域１
１及びｐ型低濃度不純物領域２３に対してｐ型ゲート電
極１９及び第１のサイドウォール２５をマスクとしてＢ
Ｆ2 を例えば２０ｋｅＶの注入エネルギー及び２×１０
15ｃｍ-2のドーズ量でイオン注入してｐ型高濃度不純物
領域２８を形成した後、例えば１０００℃の温度下で１
０秒間の第２の熱処理を行なってｐ型高濃度不純物領域
２８を活性化する。このように、第１の熱処理によりｎ
型高濃度不純物領域２７を活性化した後、ｐ型高濃度不
純物領域２８を形成し、その後、第２の熱処理によりｐ
型高濃度不純物領域２８を活性化すると、ｐ型高濃度不
純物領域２８に対する熱処理は１回になるので、拡散し
易い特性を持つボロンの拡散を抑制することができる。
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素（Ａｓ）を例えば５０ｋｅＶの注入エネルギー及び
２×１０15ｃｍ-2のドーズ量でイオン注入してｎ型高濃
度不純物領域２７を形成した後、例えば１０００℃の温
度下で１０秒間の第１の熱処理を行なってｎ型高濃度不
純物領域２７を活性化する。その後、ｎ型ウェル領域１
１及びｐ型低濃度不純物領域２３に対してｐ型ゲート電
極１９及び第１のサイドウォール２５をマスクとしてＢ
Ｆ2 を例えば２０ｋｅＶの注入エネルギー及び２×１０
15ｃｍ-2のドーズ量でイオン注入してｐ型高濃度不純物
領域２８を形成した後、例えば１０００℃の温度下で１
０秒間の第２の熱処理を行なってｐ型高濃度不純物領域
２８を活性化する。このように、第１の熱処理によりｎ
型高濃度不純物領域２７を活性化した後、ｐ型高濃度不
純物領域２８を形成し、その後、第２の熱処理によりｐ
型高濃度不純物領域２８を活性化すると、ｐ型高濃度不
純物領域２８に対する熱処理は１回になるので、拡散し
易い特性を持つボロンの拡散を抑制することができる。
【００２５】以上の各工程により、半導体基板１０上
に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャネ
ルＭＯＳトランジスタ及びｎ型ゲート電極２１を有する
ＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた相
補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側面
に形成された第１のサイドウォール２５の膜厚が、ｎ型
ゲート電極２１の側面に形成された第２のサイドウォー
ル２６の膜厚よりも大きくなるように形成することがで
きる。 （一実施形態の第１の変形例）詳細な図示は省略してい
るが、以下に示す第１の変形例のようにして、ｐ型ゲー
ト電極１９の側面に形成された第１のサイドウォール２
５の膜厚が、ｎ型ゲート電極２１の側面に形成された第
２のサイドウォール２６の膜厚よりも大きい相補型ＭＯ
Ｓトランジスタを形成してもよい。
に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャネ
ルＭＯＳトランジスタ及びｎ型ゲート電極２１を有する
ＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた相
補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側面
に形成された第１のサイドウォール２５の膜厚が、ｎ型
ゲート電極２１の側面に形成された第２のサイドウォー
ル２６の膜厚よりも大きくなるように形成することがで
きる。 （一実施形態の第１の変形例）詳細な図示は省略してい
るが、以下に示す第１の変形例のようにして、ｐ型ゲー
ト電極１９の側面に形成された第１のサイドウォール２
５の膜厚が、ｎ型ゲート電極２１の側面に形成された第
２のサイドウォール２６の膜厚よりも大きい相補型ＭＯ
Ｓトランジスタを形成してもよい。
【００２６】すなわち、図１（ａ）に示すように、ｐ型
の半導体基板１０の上におけるＰＭＯＳ領域にｎ型ウェ
ル領域１１を形成すると共に、ＮＭＯＳ領域にｐ型ウェ
ル領域１２を形成した後、ＰＭＯＳ領域及びＮＭＯＳ領
域を区画する素子分離領域１３を形成し、その後、ゲー
ト酸化膜となるシリコン酸化膜１４及びアンドープ型の
ポリシリコン膜１５を堆積する。
の半導体基板１０の上におけるＰＭＯＳ領域にｎ型ウェ
ル領域１１を形成すると共に、ＮＭＯＳ領域にｐ型ウェ
ル領域１２を形成した後、ＰＭＯＳ領域及びＮＭＯＳ領
域を区画する素子分離領域１３を形成し、その後、ゲー
ト酸化膜となるシリコン酸化膜１４及びアンドープ型の
ポリシリコン膜１５を堆積する。
【００２７】次に、ポリシリコン膜１５をパターニング
して、ＰＭＯＳ領域に第１のゲート電極を形成すると共
にＮＭＯＳ領域に第２のゲート電極を形成した後、ｐ型
ウェル１２及び第２のゲート電極にｎ型不純物をドーピ
ングして、ｎ型低濃度不純物領域２２及びｎ型ゲート電
極２１を形成すると共に、ｎ型ウェル領域１１及び第１
のゲート電極にｐ型の不純物をドーピングしてｐ型低濃
度不純物領域２３及びｐ型ゲート電極１９を形成する
（図２（ｂ）を参照）。
して、ＰＭＯＳ領域に第１のゲート電極を形成すると共
にＮＭＯＳ領域に第２のゲート電極を形成した後、ｐ型
ウェル１２及び第２のゲート電極にｎ型不純物をドーピ
ングして、ｎ型低濃度不純物領域２２及びｎ型ゲート電
極２１を形成すると共に、ｎ型ウェル領域１１及び第１
のゲート電極にｐ型の不純物をドーピングしてｐ型低濃
度不純物領域２３及びｐ型ゲート電極１９を形成する
（図２（ｂ）を参照）。
【００２８】次に、図３（ａ）に示すように、半導体基
板１０の上に全面に亘ってＴＥＯＳ膜２４を、ｎ型ゲー
ト電極２１の近傍の膜厚がｐ型ゲート電極１９の近傍の
膜厚に比べて小さくなるように堆積した後、図３（ｂ）
に示すように、ＴＥＯＳ膜２４に対して異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚を有する第１のサイドウォール２５を形
成すると共に、ｎ型ゲート電極２１の側面に相対的に小
さい膜厚を有する第２のサイドウォール２６を形成す
る。
板１０の上に全面に亘ってＴＥＯＳ膜２４を、ｎ型ゲー
ト電極２１の近傍の膜厚がｐ型ゲート電極１９の近傍の
膜厚に比べて小さくなるように堆積した後、図３（ｂ）
に示すように、ＴＥＯＳ膜２４に対して異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚を有する第１のサイドウォール２５を形
成すると共に、ｎ型ゲート電極２１の側面に相対的に小
さい膜厚を有する第２のサイドウォール２６を形成す
る。
【００２９】次に、図４に示すように、ｐ型ウェル領域
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素をイオン注入してｎ型高濃度不純物領域２７を形成
すると共に、ｎ型ウェル領域１１及びｐ型低濃度不純物
領域２３に対してｐ型ゲート電極１９及び第１のサイド
ウォール２５をマスクとしてＢＦ2 をイオン注入してｐ
型高濃度不純物領域２８を形成すると、半導体基板１０
上に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャ
ネルＭＯＳトランジスタ及びｎ型ゲート電極２１を有す
るＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた
相補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側
面に形成された第１のサイドウォール２５の膜厚が、ｎ
型ゲート電極２１の側面に形成された第２のサイドウォ
ール２６の膜厚よりも大きくなるように形成することが
できる。 （一実施形態の第２の変形例）詳細な図示は省略してい
るが、以下に示す第２の変形例のようにして、ｐ型ゲー
ト電極１９の側面に形成された第１のサイドウォール２
５の膜厚が、ｎ型ゲート電極２１の側面に形成された第
２のサイドウォール２６の膜厚よりも大きい相補型ＭＯ
Ｓトランジスタを形成してもよい。
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素をイオン注入してｎ型高濃度不純物領域２７を形成
すると共に、ｎ型ウェル領域１１及びｐ型低濃度不純物
領域２３に対してｐ型ゲート電極１９及び第１のサイド
ウォール２５をマスクとしてＢＦ2 をイオン注入してｐ
型高濃度不純物領域２８を形成すると、半導体基板１０
上に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャ
ネルＭＯＳトランジスタ及びｎ型ゲート電極２１を有す
るＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた
相補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側
面に形成された第１のサイドウォール２５の膜厚が、ｎ
型ゲート電極２１の側面に形成された第２のサイドウォ
ール２６の膜厚よりも大きくなるように形成することが
できる。 （一実施形態の第２の変形例）詳細な図示は省略してい
るが、以下に示す第２の変形例のようにして、ｐ型ゲー
ト電極１９の側面に形成された第１のサイドウォール２
５の膜厚が、ｎ型ゲート電極２１の側面に形成された第
２のサイドウォール２６の膜厚よりも大きい相補型ＭＯ
Ｓトランジスタを形成してもよい。
【００３０】すなわち、図１（ａ）に示すように、ｐ型
の半導体基板１０の上におけるＰＭＯＳ領域にｎ型ウェ
ル領域１１を形成すると共に、ＮＭＯＳ領域にｐ型ウェ
ル領域１２を形成した後、ＰＭＯＳ領域及びＮＭＯＳ領
域を区画する素子分離領域１３を形成し、その後、ゲー
ト酸化膜となるシリコン酸化膜１４及びアンドープ型の
ポリシリコン膜１５を堆積する。
の半導体基板１０の上におけるＰＭＯＳ領域にｎ型ウェ
ル領域１１を形成すると共に、ＮＭＯＳ領域にｐ型ウェ
ル領域１２を形成した後、ＰＭＯＳ領域及びＮＭＯＳ領
域を区画する素子分離領域１３を形成し、その後、ゲー
ト酸化膜となるシリコン酸化膜１４及びアンドープ型の
ポリシリコン膜１５を堆積する。
【００３１】次に、図１（ｂ）に示すように、ポリシリ
コン膜１５の上にＰＭＯＳ領域を覆う第１のレジストマ
スク１６を形成した後、ポリシリコン膜１５に対して第
１のレジストマスク１６をマスクとしてリン（Ｐ+ ）を
例えば２０ｋｅＶの注入エネルギー及び５×１０15ｃｍ
-2のドーズ量でイオン注入してｎ型ポリシリコン膜１５
Ａを形成する。
コン膜１５の上にＰＭＯＳ領域を覆う第１のレジストマ
スク１６を形成した後、ポリシリコン膜１５に対して第
１のレジストマスク１６をマスクとしてリン（Ｐ+ ）を
例えば２０ｋｅＶの注入エネルギー及び５×１０15ｃｍ
-2のドーズ量でイオン注入してｎ型ポリシリコン膜１５
Ａを形成する。
【００３２】次に、ｎ型ポリシリコン膜１５Ａの上及び
ＰＭＯＳ領域におけるアンドープ型のポリシリコン膜１
５の上にゲート電極形成領域を覆うマスクパターン（図
示は省略している。）をそれぞれ形成した後、該マスク
パターンをマスクとして塩素ガスによるドライエッチン
グを行なって、ＰＭＯＳ領域にシリコン酸化膜１４から
なる第１のゲート絶縁膜１８及びアンドープ型のポリシ
リコン膜１５からなり０．２５μｍのゲート長を有する
ゲート電極を形成すると共、ＮＭＯＳ領域にシリコン酸
化膜１４からなる第２のゲート絶縁膜２０及びｎ型ポリ
シリコン膜１５Ａからなり０．２５μｍのゲート長を有
するｎ型ゲート電極２１を形成する（図２（ｂ）を参
照）。
ＰＭＯＳ領域におけるアンドープ型のポリシリコン膜１
５の上にゲート電極形成領域を覆うマスクパターン（図
示は省略している。）をそれぞれ形成した後、該マスク
パターンをマスクとして塩素ガスによるドライエッチン
グを行なって、ＰＭＯＳ領域にシリコン酸化膜１４から
なる第１のゲート絶縁膜１８及びアンドープ型のポリシ
リコン膜１５からなり０．２５μｍのゲート長を有する
ゲート電極を形成すると共、ＮＭＯＳ領域にシリコン酸
化膜１４からなる第２のゲート絶縁膜２０及びｎ型ポリ
シリコン膜１５Ａからなり０．２５μｍのゲート長を有
するｎ型ゲート電極２１を形成する（図２（ｂ）を参
照）。
【００３３】次に、ｐ型ウェル領域１２にｎ型ゲート電
極２１をマスクとしてヒ素（Ａｓ）を例えば２０ｋｅＶ
の注入エネルギー及び１×１０14ｃｍ-2のドーズ量でイ
オン注入してｎ型低濃度不純物領域２２を形成した後、
ｎ型ウェル領域１１にＢＦ2を例えば２０ｋｅＶの注入
エネルギー及び５×１０13ｃｍ-2のドーズ量でイオン注
入して、ｐ型低濃度不純物領域２３及びｐ型ゲート電極
１９を形成する（図２（ｂ）を参照）。
極２１をマスクとしてヒ素（Ａｓ）を例えば２０ｋｅＶ
の注入エネルギー及び１×１０14ｃｍ-2のドーズ量でイ
オン注入してｎ型低濃度不純物領域２２を形成した後、
ｎ型ウェル領域１１にＢＦ2を例えば２０ｋｅＶの注入
エネルギー及び５×１０13ｃｍ-2のドーズ量でイオン注
入して、ｐ型低濃度不純物領域２３及びｐ型ゲート電極
１９を形成する（図２（ｂ）を参照）。
【００３４】次に、図３（ａ）に示すように、半導体基
板１０の上に全面に亘ってＴＥＯＳ膜２４を、ｎ型ゲー
ト電極２１の近傍の膜厚がｐ型ゲート電極１９の近傍の
膜厚に比べて小さくなるように堆積した後、図３（ｂ）
に示すように、ＴＥＯＳ膜２４に対して異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚を有する第１のサイドウォール２５を形
成すると共に、ｎ型ゲート電極２１の側面に相対的に小
さい膜厚を有する第２のサイドウォール２６を形成す
る。
板１０の上に全面に亘ってＴＥＯＳ膜２４を、ｎ型ゲー
ト電極２１の近傍の膜厚がｐ型ゲート電極１９の近傍の
膜厚に比べて小さくなるように堆積した後、図３（ｂ）
に示すように、ＴＥＯＳ膜２４に対して異方性ドライエ
ッチングを行なって、ｐ型ゲート電極１９の側面に相対
的に大きい膜厚を有する第１のサイドウォール２５を形
成すると共に、ｎ型ゲート電極２１の側面に相対的に小
さい膜厚を有する第２のサイドウォール２６を形成す
る。
【００３５】次に、図４に示すように、ｐ型ウェル領域
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素をイオン注入してｎ型高濃度不純物領域２７を形成
すると共に、ｎ型ウェル領域１１及びｐ型低濃度不純物
領域２３に対してｐ型ゲート電極１９及び第１のサイド
ウォール２５をマスクとしてＢＦ2 をイオン注入してｐ
型高濃度不純物領域２８を形成すると、半導体基板１０
上に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャ
ネルＭＯＳトランジスタ及びｎ型ゲート電極２１を有す
るＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた
相補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側
面に形成された第１のサイドウォール２５の膜厚が、ｎ
型ゲート電極２１の側面に形成された第２のサイドウォ
ール２６の膜厚よりも大きくなるように形成することが
できる。
１２及びｎ型低濃度不純物領域２２に対してｎ型ゲート
電極２１及び第２のサイドウォール２６をマスクとして
ヒ素をイオン注入してｎ型高濃度不純物領域２７を形成
すると共に、ｎ型ウェル領域１１及びｐ型低濃度不純物
領域２３に対してｐ型ゲート電極１９及び第１のサイド
ウォール２５をマスクとしてＢＦ2 をイオン注入してｐ
型高濃度不純物領域２８を形成すると、半導体基板１０
上に、ｐ型ゲート電極１９を有するＬＤＤ構造のｐチャ
ネルＭＯＳトランジスタ及びｎ型ゲート電極２１を有す
るＬＤＤ構造のｎチャネルＭＯＳトランジスタを備えた
相補型ＭＯＳトランジスタを、ｐ型ゲート電極１９の側
面に形成された第１のサイドウォール２５の膜厚が、ｎ
型ゲート電極２１の側面に形成された第２のサイドウォ
ール２６の膜厚よりも大きくなるように形成することが
できる。
【００３６】
【発明の効果】本発明に係る半導体装置によると、ｐ型
低濃度不純物領域の長さがｎ型低濃度不純物領域の長さ
よりも大きいため、ｐ型高濃度不純物領域にドーピング
されており拡散し易い特性を持つボロンがチャネル領域
に及ぼす影響を抑制できるので、ＭＯＳトランジスタの
ゲート長を短くしても、ｐチャネルＭＯＳトランジスタ
において短チャネル効果が発生する事態を防止すること
ができる。
低濃度不純物領域の長さがｎ型低濃度不純物領域の長さ
よりも大きいため、ｐ型高濃度不純物領域にドーピング
されており拡散し易い特性を持つボロンがチャネル領域
に及ぼす影響を抑制できるので、ＭＯＳトランジスタの
ゲート長を短くしても、ｐチャネルＭＯＳトランジスタ
において短チャネル効果が発生する事態を防止すること
ができる。
【００３７】本発明に係る第１〜第３の半導体装置の製
造方法によると、ｐ型ゲート電極及び相対的に大きい膜
厚を有する第１のサイドウォールをマスクとしてボロン
をドーピングしてｐ型高濃度不純物領域を形成すると共
に、ｎ型ゲート電極及び相対的に小さい膜厚を有する第
２のサイドウォールをマスクとしてｎ型不純物をドーピ
ングしてｎ型高濃度不純物領域を形成するため、第１の
サイドウォールの下側に形成されるｐ型低濃度不純物領
域の長さは、第２のサイドウォールの下側に形成される
ｎ型低濃度不純物領域の長さよりも大きくなる。
造方法によると、ｐ型ゲート電極及び相対的に大きい膜
厚を有する第１のサイドウォールをマスクとしてボロン
をドーピングしてｐ型高濃度不純物領域を形成すると共
に、ｎ型ゲート電極及び相対的に小さい膜厚を有する第
２のサイドウォールをマスクとしてｎ型不純物をドーピ
ングしてｎ型高濃度不純物領域を形成するため、第１の
サイドウォールの下側に形成されるｐ型低濃度不純物領
域の長さは、第２のサイドウォールの下側に形成される
ｎ型低濃度不純物領域の長さよりも大きくなる。
【００３８】従って、第１〜第３の半導体装置の製造方
法によると、ｐ型高濃度不純物領域にドーピングされて
おり拡散し易い特性を持つボロンがチャネル領域に及ぼ
す影響を抑制できるので、ＭＯＳトランジスタのゲート
長が短くても、ｐチャネルＭＯＳトランジスタにおいて
短チャネル効果が発生し難い半導体装置を簡易な工程で
確実に形成することができる。
法によると、ｐ型高濃度不純物領域にドーピングされて
おり拡散し易い特性を持つボロンがチャネル領域に及ぼ
す影響を抑制できるので、ＭＯＳトランジスタのゲート
長が短くても、ｐチャネルＭＯＳトランジスタにおいて
短チャネル効果が発生し難い半導体装置を簡易な工程で
確実に形成することができる。
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る
半導体装置の製造方法の各工程を示す断面図である。
半導体装置の製造方法の各工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
【図５】ｎ型ゲート電極、ｐ型ゲート電極及びアンドー
プ型ゲート電極の各側面に形成されたサイドウォールの
膜厚を、ＴＥＯＳ膜を堆積した直後及びエッチバックを
行なった後において測定した結果を示す図である。
プ型ゲート電極の各側面に形成されたサイドウォールの
膜厚を、ＴＥＯＳ膜を堆積した直後及びエッチバックを
行なった後において測定した結果を示す図である。
１０ 半導体基板 １１ ｎ型ウェル領域 １２ ｐ型ウェル領域 １３ 素子分離領域 １４ シリコン酸化膜 １５ ポリシリコン膜 １５Ａ ｎ型ポリシリコン膜 １５Ｂ ｐ型ポリシリコン膜 １６ 第１のレジストマスク １７ 第２のレジストマスク １８ 第１のゲート絶縁膜 １９ ｐ型ゲート電極 ２０ 第２のゲート絶縁膜 ２１ ｎ型ゲート電極 ２２ ｎ型低濃度不純物領域 ２３ ｐ型低濃度不純物領域 ２４ ＴＥＯＳ膜 ２５ 第１のサイドウォール ２６ 第２のサイドウォール ２７ ｎ型高濃度不純物領域 ２８ ｐ型高濃度不純物領域
Claims (4)
- 【請求項１】 一の半導体基板上に、ｐ型ゲート電極を
有するＬＤＤ構造のｐチャネルＭＯＳトランジスタ及び
ｎ型ゲート電極を有するＬＤＤ構造のｎチャネルＭＯＳ
トランジスタを備えた半導体装置であって、 前記ｐ型ゲート電極の側面に形成された第１のサイドウ
ォールの膜厚は、前記ｎ型ゲート電極の側面に形成され
た第２のサイドウォールの膜厚よりも大きく設定され、 前記ｐチャネルＭＯＳトランジスタのソース又はドレイ
ンとなる不純物層にドーピングされている不純物はボロ
ンであることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたｎ型半導体領
域及びｐ型半導体領域の上にポリシリコン膜を形成する
工程と、 前記ポリシリコン膜における前記ｎ型半導体領域の上に
形成されている領域にｐ型不純物を選択的にドーピング
してｐ型ポリシリコン膜を形成すると共に、前記ポリシ
リコン膜における前記ｐ型半導体領域の上に形成されて
いる領域にｎ型不純物を選択的にドーピングしてｎ型ポ
リシリコン膜を形成する工程と、 前記ｐ型ポリシリコン膜をパターニングしてｐ型ゲート
電極を形成すると共に、前記ｎ型ポリシリコン膜をパタ
ーニングしてｎ型ゲート電極を形成する工程と、 前記ｎ型半導体領域に対して前記ｐ型ゲート電極をマス
クにしてｐ型不純物ををドーピングしてｐ型低濃度不純
物領域を形成すると共に、前記ｐ型半導体領域に対して
前記ｎ型ゲート電極をマスクにしてｎ型不純物をドーピ
ングしてｎ型低濃度不純物領域を形成する工程と、 前記ｐ型ゲート電極及びｎ型ゲート電極の上を含む前記
半導体基板の上にＴＥＯＳ膜を、前記ｐ型ゲート電極の
近傍の膜厚が前記ｎ型ゲート電極の近傍の膜厚よりも大
きくなるように堆積する工程と、 前記ＴＥＯＳ膜に対して異方性エッチングを行なって、
前記ｐ型ゲート電極の側面に相対的に大きい膜厚を有す
る第１のサイドウォールを形成すると共に前記ｎ型ゲー
ト電極の側面に相対的に小さい膜厚を有する第２のサイ
ドウォールを形成する工程と、 前記ｐ型低濃度不純物領域及びｎ型半導体領域に対して
前記ｐ型ゲート電極及び第１のサイドウォールをマスク
としてボロンをドーピングしてｐ型高濃度不純物領域を
形成すると共に、前記ｎ型低濃度不純物領域及びｐ型半
導体領域に対して前記ｎ型ゲート電極及び第２のサイド
ウォールをマスクとしてｎ型不純物をドーピングしてｎ
型高濃度不純物領域を形成する工程とを備えていること
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に形成されたｎ型半導体領
域及びｐ型半導体領域の上にポリシリコン膜を形成する
工程と、 前記ポリシリコン膜をパターニングして、前記ｎ型半導
体領域の上に第１のゲート電極を形成すると共に前記ｐ
型半導体領域の上に第２のゲート電極を形成する工程
と、 前記ｎ型半導体領域及び第１のゲート電極にｐ型不純物
をドーピングしてｐ型低濃度不純物領域及びｐ型ゲート
電極を形成すると共に、前記ｐ型半導体領域及び第２の
ゲート電極にｎ型不純物をドーピングしてｎ型低濃度不
純物領域及びｎ型ゲート電極を形成する工程と、 前記ｐ型ゲート電極及びｎ型ゲート電極の上を含む前記
半導体基板の上にＴＥＯＳ膜を、前記ｐ型ゲート電極の
近傍の膜厚が前記ｎ型ゲート電極の近傍の膜厚よりも大
きくなるように堆積する工程と、 前記ＴＥＯＳ膜に対して異方性エッチングを行なって、
前記ｐ型ゲート電極の側面に相対的に大きい膜厚を有す
る第１のサイドウォールを形成すると共に前記ｎ型ゲー
ト電極の側面に相対的に小さい膜厚を有する第２のサイ
ドウォールを形成する工程と、 前記ｐ型低濃度不純物領域及びｎ型半導体領域に対して
前記ｐ型ゲート電極及び第１のサイドウォールをマスク
としてボロンをドーピングしてｐ型高濃度不純物領域を
形成すると共に、前記ｎ型低濃度不純物領域及びｐ型半
導体領域に対して前記ｎ型ゲート電極及び第２のサイド
ウォールをマスクとしてｎ型不純物をドーピングしてｎ
型高濃度不純物領域を形成する工程とを備えていること
を特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上に形成されたｎ型半導体領
域及びｐ型半導体領域の上にポリシリコン膜を形成する
工程と、 前記ポリシリコン膜における前記ｐ型半導体領域の上に
形成されている領域にｎ型不純物を選択的にドーピング
してｎ型ポリシリコン膜を形成する工程と、 前記ポリシリコン膜をパターニングしてアンドープ型ゲ
ート電極を形成すると共に、前記ｎ型ポリシリコン膜を
パターニングしてｎ型ゲート電極を形成する工程と、 前記ｎ型半導体領域及びアンドープ型ゲート電極にｐ型
不純物をドーピングしてｐ型低濃度不純物領域及びｐ型
ゲート電極を形成すると共に、前記ｐ型半導体領域に対
して前記ｎ型ゲート電極をマスクにしてｎ型不純物をド
ーピングしてｎ型低濃度不純物領域を形成する工程と、 前記ｐ型ゲート電極及びｎ型ゲート電極の上を含む前記
半導体基板の上にＴＥＯＳ膜を、前記ｐ型ゲート電極の
近傍の膜厚が前記ｎ型ゲート電極の近傍の膜厚よりも大
きくなるように堆積する工程と、 前記ＴＥＯＳ膜に対して異方性エッチングを行なって、
前記ｐ型ゲート電極の側面に相対的に大きい膜厚を有す
る第１のサイドウォールを形成すると共に前記ｎ型ゲー
ト電極の側面に相対的に小さい膜厚を有する第２のサイ
ドウォールを形成する工程と、 前記ｐ型低濃度不純物領域及びｎ型半導体領域に対して
前記ｐ型ゲート電極及び第１のサイドウォールをマスク
としてボロンをドーピングしてｐ型高濃度不純物領域を
形成すると共に、前記ｎ型低濃度不純物領域及びｐ型半
導体領域に対して前記ｎ型ゲート電極及び第２のサイド
ウォールをマスクとしてｎ型不純物をドーピングしてｎ
型高濃度不純物領域を形成する工程とを備えていること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118318A JP2000311951A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118318A JP2000311951A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311951A true JP2000311951A (ja) | 2000-11-07 |
Family
ID=14733713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11118318A Pending JP2000311951A (ja) | 1999-04-26 | 1999-04-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399431B1 (en) * | 2000-03-21 | 2002-06-04 | Chartered Semiconductor Manufacturing Ltd. | ESD protection device for SOI technology |
-
1999
- 1999-04-26 JP JP11118318A patent/JP2000311951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399431B1 (en) * | 2000-03-21 | 2002-06-04 | Chartered Semiconductor Manufacturing Ltd. | ESD protection device for SOI technology |
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