JPH05206454A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH05206454A JPH05206454A JP1247192A JP1247192A JPH05206454A JP H05206454 A JPH05206454 A JP H05206454A JP 1247192 A JP1247192 A JP 1247192A JP 1247192 A JP1247192 A JP 1247192A JP H05206454 A JPH05206454 A JP H05206454A
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Abstract
(57)【要約】
【目的】 本発明は，ＭＩＳ型半導体装置の製造方法に
関し，ゲート長を短くし，ソース・ドレイン耐圧を十分
高くすることを目的とする。 【構成】 チャネルカット層２が形成され, フィールド
絶縁膜３で画定された半導体基板１上に素子形成領域を
覆って第１のポリSi膜６を被覆する工程と, 第１のポリ
Si膜６に同一導電型の不純物を導入し, 第１のポリSi膜
６より同一導電型の不純物を半導体基板１内に固相拡散
して第１のチャネル拡散層７を形成する工程と，半導体
基板１上にカバー絶縁膜８を被覆する工程と, 半導体基
板１を熱処理して, 半導体基板１表面にソース・ドレイ
ン層10を形成する工程と, カバー絶縁膜８，第１のポリ
Si膜６にゲート形成用の開口部11を形成する工程と, 開
口部11の側壁にサイドウォール絶縁膜12を形成する工程
と, 開口部11に露出した半導体基板１上にゲート絶縁膜
14を形成する工程と, 開口部11を通して半導体基板１に
同一導電型不純物を自己整合により注入し, ゲート部直
下のソース・ドレイン層10を反転し, 第２のチャネル拡
散層13を形成する工程とを含むように構成する。
関し，ゲート長を短くし，ソース・ドレイン耐圧を十分
高くすることを目的とする。 【構成】 チャネルカット層２が形成され, フィールド
絶縁膜３で画定された半導体基板１上に素子形成領域を
覆って第１のポリSi膜６を被覆する工程と, 第１のポリ
Si膜６に同一導電型の不純物を導入し, 第１のポリSi膜
６より同一導電型の不純物を半導体基板１内に固相拡散
して第１のチャネル拡散層７を形成する工程と，半導体
基板１上にカバー絶縁膜８を被覆する工程と, 半導体基
板１を熱処理して, 半導体基板１表面にソース・ドレイ
ン層10を形成する工程と, カバー絶縁膜８，第１のポリ
Si膜６にゲート形成用の開口部11を形成する工程と, 開
口部11の側壁にサイドウォール絶縁膜12を形成する工程
と, 開口部11に露出した半導体基板１上にゲート絶縁膜
14を形成する工程と, 開口部11を通して半導体基板１に
同一導電型不純物を自己整合により注入し, ゲート部直
下のソース・ドレイン層10を反転し, 第２のチャネル拡
散層13を形成する工程とを含むように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタ等の
ＭＩＳ型半導体装置の製造方法に関する。近年のＬＳＩ
には，高速化，高集積化が要求されている。そのため，
ＭＯＳトランジスタのゲート長を小さくする事により高
速化させる必要がある。
ＭＩＳ型半導体装置の製造方法に関する。近年のＬＳＩ
には，高速化，高集積化が要求されている。そのため，
ＭＯＳトランジスタのゲート長を小さくする事により高
速化させる必要がある。
【０００２】従って，本発明は，ゲート長を短くし，ソ
ース・ドレイン耐圧を十分高くする手段を提供するもの
である。
ース・ドレイン耐圧を十分高くする手段を提供するもの
である。
【０００３】
【従来の技術】図３はｐチャネルＭＯＳトランジスタの
場合を例にした従来例の説明図である。
場合を例にした従来例の説明図である。
【０００４】図において, 21は半導体基板, 22はゲート
絶縁膜, 23はゲート電極, 24はソース・ドレイン層, 25
はチャネル領域, 26は空乏層である。従来，半導体集積
回路に搭載するＭＯＳトランジスタは，その寸法を縮小
することにより，トランジスタ自身の性能の向上，すな
わち高速化と高集積化を進めてきた。
絶縁膜, 23はゲート電極, 24はソース・ドレイン層, 25
はチャネル領域, 26は空乏層である。従来，半導体集積
回路に搭載するＭＯＳトランジスタは，その寸法を縮小
することにより，トランジスタ自身の性能の向上，すな
わち高速化と高集積化を進めてきた。
【０００５】しかしながら，ゲート長を短くすると，短
チャネル効果によりしきい値電圧が低下し，ソース・ド
レイン耐圧が下がって，ゲート長を短く出来ずに，微細
化を阻む障害となっていた。
チャネル効果によりしきい値電圧が低下し，ソース・ド
レイン耐圧が下がって，ゲート長を短く出来ずに，微細
化を阻む障害となっていた。
【０００６】短チャネル効果とは，基本的には，図３
（ａ）に示すように，チャネル長27が短くなるととも
に，チャネル領域25全体に対するソース・ドレイン層24
から延びる空乏層26の占める割合が増大し，ポテンシャ
ルがゲートでなく，ドレインによって支配されることに
よる。
（ａ）に示すように，チャネル長27が短くなるととも
に，チャネル領域25全体に対するソース・ドレイン層24
から延びる空乏層26の占める割合が増大し，ポテンシャ
ルがゲートでなく，ドレインによって支配されることに
よる。
【０００７】したがって，この短チャネル効果を抑制し
ようとする場合，一般的には，図３（ｂ）に示すよう
に，チャネル長27の減少と同程度に, ソース・ドレイン
層24の拡散深さ, より厳密には接合の深さを浅くし, ソ
ース・ドレイン層24自体の横方向回り込みを少なくする
とともに, 半導体基板21, すなわちチャネル領域25の不
純物濃度を増加させることにより, ソース・ドレイン層
24からの空乏層26の延びを抑えることが行われる。
ようとする場合，一般的には，図３（ｂ）に示すよう
に，チャネル長27の減少と同程度に, ソース・ドレイン
層24の拡散深さ, より厳密には接合の深さを浅くし, ソ
ース・ドレイン層24自体の横方向回り込みを少なくする
とともに, 半導体基板21, すなわちチャネル領域25の不
純物濃度を増加させることにより, ソース・ドレイン層
24からの空乏層26の延びを抑えることが行われる。
【０００８】したがって, トランジスタ寸法の縮小に
は, そのパターンを画定するリソグラフィ技術の進歩の
みに依存するものではなく, 半導体基板21中の不純物分
布を如何に精度よく制御するかも重要な問題である。
は, そのパターンを画定するリソグラフィ技術の進歩の
みに依存するものではなく, 半導体基板21中の不純物分
布を如何に精度よく制御するかも重要な問題である。
【０００９】しかし，ＭＯＳトランジスタではｐ型不純
物の硼素(B) が，ｎ型不純物の砒素(As)や燐(P) に比べ
てイオン注入の平均飛程や，熱処理における拡散係数が
大きく，トランジスタの寸法微細化に追従させた浅いソ
ース・ドレイン層24を形成するのは容易でない。
物の硼素(B) が，ｎ型不純物の砒素(As)や燐(P) に比べ
てイオン注入の平均飛程や，熱処理における拡散係数が
大きく，トランジスタの寸法微細化に追従させた浅いソ
ース・ドレイン層24を形成するのは容易でない。
【００１０】
【発明が解決しようとする課題】従って，ゲート長を短
くすることはなかなか困難であり，高速化することが出
来なかった。
くすることはなかなか困難であり，高速化することが出
来なかった。
【００１１】本発明は，以上の点を鑑み，ゲート長を短
くし，ソース・ドレイン耐圧を十分高くすることを目的
とする。
くし，ソース・ドレイン耐圧を十分高くすることを目的
とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図であり, 工程順模式断面図で示してある。図におい
て，１は半導体基板，２はチャネルカット層，３はフィ
ールド絶縁膜，４は絶縁膜，５は非酸化性絶縁膜，６は
第１のポリSi膜，７は第１のチャネルカット層，８はカ
バー絶縁膜，９はＳＯＧ膜，10はソース・ドレイン層,
11は開口部, 12はサイドウォール絶縁膜, 13は第２のチ
ャネル拡散層，14はゲート絶縁膜，15は第２のポリSi
膜，16はゲート電極膜, 17はソース電極膜, 18はドレイ
ン電極膜, 19はチャネル拡散層である。
図であり, 工程順模式断面図で示してある。図におい
て，１は半導体基板，２はチャネルカット層，３はフィ
ールド絶縁膜，４は絶縁膜，５は非酸化性絶縁膜，６は
第１のポリSi膜，７は第１のチャネルカット層，８はカ
バー絶縁膜，９はＳＯＧ膜，10はソース・ドレイン層,
11は開口部, 12はサイドウォール絶縁膜, 13は第２のチ
ャネル拡散層，14はゲート絶縁膜，15は第２のポリSi
膜，16はゲート電極膜, 17はソース電極膜, 18はドレイ
ン電極膜, 19はチャネル拡散層である。
【００１３】上記の問題点を解決するための方法は，ソ
ース・ドレイン層をチャネル拡散層内に形成し，ソース
・ドレイン領域をポリシリコンからの固相拡散を利用し
て浅い接合を形成する。
ース・ドレイン層をチャネル拡散層内に形成し，ソース
・ドレイン領域をポリシリコンからの固相拡散を利用し
て浅い接合を形成する。
【００１４】ｐチャネル層によりソース・ドレイン耐圧
はパンチスルーを発生することなく確保される。短チャ
ネル効果については，ソース・ドレイン拡散を浅くする
事により対策が立てられる。
はパンチスルーを発生することなく確保される。短チャ
ネル効果については，ソース・ドレイン拡散を浅くする
事により対策が立てられる。
【００１５】即ち，本発明の目的は，一導電型の半導体
基板１上に反対導電型チャネルのＭＩＳ型半導体装置を
製造する方法において，図１（ｂ）に示すように，チャ
ネルカット層２が形成され, フィールド絶縁膜３で画定
された該半導体基板１上に素子形成領域を覆って第１の
ポリSi膜６を被覆する工程と,図１（ｃ）に示すよう
に，該第１のポリSi膜６に同一導電型の不純物を導入
し, 該第１のポリSi膜６より同一導電型の不純物を該半
導体基板１内に固相拡散して第１のチャネル拡散層７を
形成する工程と，該半導体基板１上にカバー絶縁膜８を
被覆する工程と,図１（ｄ）に示すように，該半導体基
板１を熱処理して, 該半導体基板１表面にソース・ドレ
イン層10を形成する工程と,図１（ｅ）に示すように，
該カバー絶縁膜８，及び該第１のポリSi膜６にゲート形
成用の開口部11を形成する工程と,該開口部11の側壁に
サイドウォール絶縁膜12を形成する工程と,該開口部11
に露出した該半導体基板１上にゲート絶縁膜14を形成す
る工程と,該開口部11を通して該半導体基板１に同一導
電型不純物を自己整合により注入し, ゲート部直下のソ
ース・ドレイン層10を反転して, 第２のチャネル拡散層
13を形成する工程とを含むことにより,或いは, 図２
（ｅ）に示すように，前記第１のポリSi膜６より，前記
半導体基板１へ同一導電型の不純物の固相拡散を行って
ソース・ドレイン層10を形成する工程を, サイドウォー
ル絶縁膜11を形成する工程の後に行うことにより達成さ
れる。
基板１上に反対導電型チャネルのＭＩＳ型半導体装置を
製造する方法において，図１（ｂ）に示すように，チャ
ネルカット層２が形成され, フィールド絶縁膜３で画定
された該半導体基板１上に素子形成領域を覆って第１の
ポリSi膜６を被覆する工程と,図１（ｃ）に示すよう
に，該第１のポリSi膜６に同一導電型の不純物を導入
し, 該第１のポリSi膜６より同一導電型の不純物を該半
導体基板１内に固相拡散して第１のチャネル拡散層７を
形成する工程と，該半導体基板１上にカバー絶縁膜８を
被覆する工程と,図１（ｄ）に示すように，該半導体基
板１を熱処理して, 該半導体基板１表面にソース・ドレ
イン層10を形成する工程と,図１（ｅ）に示すように，
該カバー絶縁膜８，及び該第１のポリSi膜６にゲート形
成用の開口部11を形成する工程と,該開口部11の側壁に
サイドウォール絶縁膜12を形成する工程と,該開口部11
に露出した該半導体基板１上にゲート絶縁膜14を形成す
る工程と,該開口部11を通して該半導体基板１に同一導
電型不純物を自己整合により注入し, ゲート部直下のソ
ース・ドレイン層10を反転して, 第２のチャネル拡散層
13を形成する工程とを含むことにより,或いは, 図２
（ｅ）に示すように，前記第１のポリSi膜６より，前記
半導体基板１へ同一導電型の不純物の固相拡散を行って
ソース・ドレイン層10を形成する工程を, サイドウォー
ル絶縁膜11を形成する工程の後に行うことにより達成さ
れる。
【００１６】
【作用】本発明では，図１（ｄ）に示すようにソース・
ドレイン層10が第１のポリSi膜６からの固相拡散によっ
て形成されるため，浅い接合層の形成が可能となり，短
チャネル効果を防止できる。
ドレイン層10が第１のポリSi膜６からの固相拡散によっ
て形成されるため，浅い接合層の形成が可能となり，短
チャネル効果を防止できる。
【００１７】また，第１のチャネル拡散層７とソース・
ドレイン層10が, 同じ第１のポリSi膜６からの拡散にて
形成されるため，位置合わせを自己整合にて行うことが
でき，位置合わせ用のパターン寸法の余裕値をとる必要
がなく，デバイス寸法の微細化が可能となる。
ドレイン層10が, 同じ第１のポリSi膜６からの拡散にて
形成されるため，位置合わせを自己整合にて行うことが
でき，位置合わせ用のパターン寸法の余裕値をとる必要
がなく，デバイス寸法の微細化が可能となる。
【００１８】そして，本チャネル拡散層７により，ソー
ス・ドレイン間のパンチスルーによる耐圧劣化を防止す
ることができる。
ス・ドレイン間のパンチスルーによる耐圧劣化を防止す
ることができる。
【００１９】
【実施例】図１，図２は本発明の原理説明図兼本発明の
一実施例の工程順模式断面図である。
一実施例の工程順模式断面図である。
【００２０】図において, １は半導体基板，２はチャネ
ルカット層，３はフィールド絶縁膜，４は絶縁膜，５は
非酸化性絶縁膜，６は第１のポリSi膜，７は第１のチャ
ネルカット層，８はカバー絶縁膜，９はＳＯＧ膜，10は
ソース・ドレイン層, 11は開口部, 12はサイドウォール
絶縁膜, 13は第２のチャネル拡散層，14はゲート絶縁
膜，15は第２のポリSi膜，16はゲート電極膜, 17はソー
ス電極膜, 18はドレイン電極膜, 19はチャネル拡散層で
あるが, 実施例においては, 実際に使用した具体的な名
称に置き換えて説明する。
ルカット層，３はフィールド絶縁膜，４は絶縁膜，５は
非酸化性絶縁膜，６は第１のポリSi膜，７は第１のチャ
ネルカット層，８はカバー絶縁膜，９はＳＯＧ膜，10は
ソース・ドレイン層, 11は開口部, 12はサイドウォール
絶縁膜, 13は第２のチャネル拡散層，14はゲート絶縁
膜，15は第２のポリSi膜，16はゲート電極膜, 17はソー
ス電極膜, 18はドレイン電極膜, 19はチャネル拡散層で
あるが, 実施例においては, 実際に使用した具体的な名
称に置き換えて説明する。
【００２１】図１（ａ）に示すように，まず，１〜10Ω
cmの比抵抗のｐ型Si基板１を用い，基板上に 900℃のド
ライ酸素で 50 〜200 Åの厚さにSiO2膜４を形成する。
ＣＶＤ法により Si3N4膜５を 1,000〜2,000 Åの厚さに
成長する。
cmの比抵抗のｐ型Si基板１を用い，基板上に 900℃のド
ライ酸素で 50 〜200 Åの厚さにSiO2膜４を形成する。
ＣＶＤ法により Si3N4膜５を 1,000〜2,000 Åの厚さに
成長する。
【００２２】次に, マスクを用いて, 素子形成領域のみ
に Si3N4膜５を残し, 他の領域の Si3N4膜５をエッチン
グして除去する。その後, マスクを用いて, チャネルカ
ット層２を形成するため, イオン注入法により, 例え
ば, 硼素イオン(B+ ) を加速電圧10〜30 KeV, ドーズ量
1x1013〜1x1015／cm2 の条件で注入する。
に Si3N4膜５を残し, 他の領域の Si3N4膜５をエッチン
グして除去する。その後, マスクを用いて, チャネルカ
ット層２を形成するため, イオン注入法により, 例え
ば, 硼素イオン(B+ ) を加速電圧10〜30 KeV, ドーズ量
1x1013〜1x1015／cm2 の条件で注入する。
【００２３】続いて, 900 ℃ウエット酸素で4,000 〜8,
000 Åの厚さにフィールドSiO2膜３を形成する。図１
（ｂ）に示すように， Si3N4膜５を燐酸ボイルにより除
去した後，弗酸系溶液によりSiO2膜４を 500Å程度除去
する。ドライエッチングで除去しても良い。
000 Åの厚さにフィールドSiO2膜３を形成する。図１
（ｂ）に示すように， Si3N4膜５を燐酸ボイルにより除
去した後，弗酸系溶液によりSiO2膜４を 500Å程度除去
する。ドライエッチングで除去しても良い。
【００２４】その後ＣＶＤ法によりソース・ドレイン電
極となるポリSi膜６を約 3,000Åの厚さに成長する。次
に, 短チャネル効果を防止するために, ソース・ドレイ
ン層10と逆導電型のボロンをイオン注入法により, 例え
ば, 硼素イオン(B+ ) を加速電圧10〜30 KeV, ドーズ量
1x1013〜1x1015／cm2 の条件で注入した後, マスクを用
いてポリSi膜６をソース・ドレイン電極用にパターニン
グする。
極となるポリSi膜６を約 3,000Åの厚さに成長する。次
に, 短チャネル効果を防止するために, ソース・ドレイ
ン層10と逆導電型のボロンをイオン注入法により, 例え
ば, 硼素イオン(B+ ) を加速電圧10〜30 KeV, ドーズ量
1x1013〜1x1015／cm2 の条件で注入した後, マスクを用
いてポリSi膜６をソース・ドレイン電極用にパターニン
グする。
【００２５】図１（ｃ）に示すように，ＣＶＤ法により
図示しないSiO2膜を約 300Åの厚さに成長し, アニール
を窒素雰囲気中, 900 〜950 ℃で30分程度行い, ボロン
をSi基板１中に拡散させる。
図示しないSiO2膜を約 300Åの厚さに成長し, アニール
を窒素雰囲気中, 900 〜950 ℃で30分程度行い, ボロン
をSi基板１中に拡散させる。
【００２６】その後, ソース・ドレイン層10形成のた
め, イオン注入法により, 例えば, 砒素イオン(As + )
を加速電圧20〜60 KeV, ドーズ量1x1015〜1x1016／cm2
の条件で注入する。
め, イオン注入法により, 例えば, 砒素イオン(As + )
を加速電圧20〜60 KeV, ドーズ量1x1015〜1x1016／cm2
の条件で注入する。
【００２７】続いて，ＣＶＤ法により，カバーSiO2膜８
を約5,000 Åの厚さに形成し, 平坦化のためにＳＯＧ膜
９を塗布して，Si基板１の表面を平坦化する。図１
（ｄ）に示すように，Si基板１の熱処理を行ってチャネ
ル部のｐ層内の不純物を活性化し，ソース・ドレイン層
10となるｎ層をチャネル拡散層７の上部，Si基板１の表
層に形成する。
を約5,000 Åの厚さに形成し, 平坦化のためにＳＯＧ膜
９を塗布して，Si基板１の表面を平坦化する。図１
（ｄ）に示すように，Si基板１の熱処理を行ってチャネ
ル部のｐ層内の不純物を活性化し，ソース・ドレイン層
10となるｎ層をチャネル拡散層７の上部，Si基板１の表
層に形成する。
【００２８】図１（ｅ）に示すように，マスクを用い
て，ＳＯＧ膜９，カバーSiO2膜８，ポリSi膜６をエッチ
ングしてゲート用の開口部11を設ける。ＣＶＤ法によ
り，SiO2膜を 2,000〜4,000 Åの厚さに成長し，ＲＩＥ
により異方性エッチングを行って，開口部12の側壁にサ
イドウォールSiO2膜12を形成する。
て，ＳＯＧ膜９，カバーSiO2膜８，ポリSi膜６をエッチ
ングしてゲート用の開口部11を設ける。ＣＶＤ法によ
り，SiO2膜を 2,000〜4,000 Åの厚さに成長し，ＲＩＥ
により異方性エッチングを行って，開口部12の側壁にサ
イドウォールSiO2膜12を形成する。
【００２９】チャネル拡散層７のｎ+ 層を反転させるた
め, 開口部11よりイオン注入法により, 例えば, 硼素イ
オン(B+ ) を加速電圧５〜10 KeV, ドーズ量1x1014〜1x
1015／cm2 の条件で注入して，第２のチャネル拡散層13
層のｐ層を形成する。
め, 開口部11よりイオン注入法により, 例えば, 硼素イ
オン(B+ ) を加速電圧５〜10 KeV, ドーズ量1x1014〜1x
1015／cm2 の条件で注入して，第２のチャネル拡散層13
層のｐ層を形成する。
【００３０】その後，900 ℃の塩酸酸化でゲートSiO2膜
14を形成する。図１（ｆ）に示すように，ゲート開口部
11内を埋めて, Si基板１上にポリSi膜15を1,000 〜5,00
0 Åの厚さに成長し, イオン注入法により, 例えば, 砒
素イオン(As + ) を加速電圧10〜60 KeV, ドーズ量1x10
15〜1x1016／cm2 の条件で注入し，活性化アニールを，
1,000〜1,150 ℃で10〜90秒行う。
14を形成する。図１（ｆ）に示すように，ゲート開口部
11内を埋めて, Si基板１上にポリSi膜15を1,000 〜5,00
0 Åの厚さに成長し, イオン注入法により, 例えば, 砒
素イオン(As + ) を加速電圧10〜60 KeV, ドーズ量1x10
15〜1x1016／cm2 の条件で注入し，活性化アニールを，
1,000〜1,150 ℃で10〜90秒行う。
【００３１】次に, マスクを用いて, ポリSi膜15をパタ
ーニングし, ゲート電極を形成する。この後, ソース・
ドレインコンタクト窓を開口し, コンタクト抵抗を下げ
るために, イオン注入法により, 例えば, 砒素イオン(A
s+ ) を加速電圧10〜40 KeV,ドーズ量1x1016／cm2 の条
件でポリSi膜15に注入する。
ーニングし, ゲート電極を形成する。この後, ソース・
ドレインコンタクト窓を開口し, コンタクト抵抗を下げ
るために, イオン注入法により, 例えば, 砒素イオン(A
s+ ) を加速電圧10〜40 KeV,ドーズ量1x1016／cm2 の条
件でポリSi膜15に注入する。
【００３２】また前述の活性化熱処理はこの後で行って
も良い。続いて，通常の方法でAlをスパッタし，パター
ニングしてゲート，ソース・ドレインの各電極16,17,18
にパターニングして，ＭＯＳトランジスタを完成する。
も良い。続いて，通常の方法でAlをスパッタし，パター
ニングしてゲート，ソース・ドレインの各電極16,17,18
にパターニングして，ＭＯＳトランジスタを完成する。
【００３３】第２の実施例は，第１の実施例の図１
（ａ）〜（ｃ）に示したように，ＳＯＧ膜による基板表
面の平坦化までは同じ工程で処理する。続いて，図２
（ｄ）に示すように，マスクを用いて，ＳＯＧ膜９，カ
バーSiO2膜８，ポリSi膜６をエッチングしてゲート用の
開口部11を設ける。
（ａ）〜（ｃ）に示したように，ＳＯＧ膜による基板表
面の平坦化までは同じ工程で処理する。続いて，図２
（ｄ）に示すように，マスクを用いて，ＳＯＧ膜９，カ
バーSiO2膜８，ポリSi膜６をエッチングしてゲート用の
開口部11を設ける。
【００３４】ゲートSiO2膜14を開口部に露出したSi基板
１上に 900℃の塩酸酸化で50〜200Åの厚さに形成す
る。ＣＶＤ法により，SiO2膜を 2,000〜4,000 Åの厚さ
に成長し，ＲＩＥにより異方性エッチングを行って，開
口部11の側壁にサイドウォールSiO2膜12を形成する。
１上に 900℃の塩酸酸化で50〜200Åの厚さに形成す
る。ＣＶＤ法により，SiO2膜を 2,000〜4,000 Åの厚さ
に成長し，ＲＩＥにより異方性エッチングを行って，開
口部11の側壁にサイドウォールSiO2膜12を形成する。
【００３５】次にしきい値電圧調整用のため開口部11よ
りイオン注入法により, 例えば, 硼素イオン(B+ ) を注
入する。その後，900 ℃の塩酸酸化でゲートSiO2膜14を
積み増しする。
りイオン注入法により, 例えば, 硼素イオン(B+ ) を注
入する。その後，900 ℃の塩酸酸化でゲートSiO2膜14を
積み増しする。
【００３６】図２（ｅ）に示すように，ゲート開口部11
内を埋めて, Si基板１上にポリSi膜15を1,000 〜5,000
Åの厚さに成長し, イオン注入法により, 例えば, 砒素
イオン(As + ) を加速電圧10〜60 KeV, ドーズ量1x1015
〜1x1016／cm2 の条件で注入し，活性化アニールを，
1,000〜1,150 ℃で10〜90秒行う。
内を埋めて, Si基板１上にポリSi膜15を1,000 〜5,000
Åの厚さに成長し, イオン注入法により, 例えば, 砒素
イオン(As + ) を加速電圧10〜60 KeV, ドーズ量1x1015
〜1x1016／cm2 の条件で注入し，活性化アニールを，
1,000〜1,150 ℃で10〜90秒行う。
【００３７】この活性化熱処理により, ポリSi膜６内の
砒素がSi基板内に固相拡散してソース・ドレイン層10が
形成される。次に, マスクを用いて, ポリSi膜15をパタ
ーニングし, ゲート電極を形成する。
砒素がSi基板内に固相拡散してソース・ドレイン層10が
形成される。次に, マスクを用いて, ポリSi膜15をパタ
ーニングし, ゲート電極を形成する。
【００３８】この後, ソース・ドレインコンタクト窓を
開口し, コンタクト抵抗を下げるために, イオン注入法
により, 例えば, 砒素イオン(As+ ) を加速電圧10〜40
KeV,ドーズ量1x1016／cm2 の条件で注入する。
開口し, コンタクト抵抗を下げるために, イオン注入法
により, 例えば, 砒素イオン(As+ ) を加速電圧10〜40
KeV,ドーズ量1x1016／cm2 の条件で注入する。
【００３９】また前述の活性化アニールはこの後で行っ
ても良い。続いて，通常の方法でAlをスパッタし，パタ
ーニングしてゲート，ソース・ドレインの各電極にパタ
ーニングして，ＭＯＳトランジスタを完成する。
ても良い。続いて，通常の方法でAlをスパッタし，パタ
ーニングしてゲート，ソース・ドレインの各電極にパタ
ーニングして，ＭＯＳトランジスタを完成する。
【００４０】
【発明の効果】以上説明したように，本発明によれば，
浅いソース・ドレイン拡散層をポリSi膜からの固相拡散
により形成する事によって，短チャネル効果を防止し，
チャネル拡散層によりパンチスルーによるソース・ドレ
イン間耐圧の低下を防止する事によってゲート長を短く
することが出来，ＭＩＳ型半導体装置等，ＬＳＩの高速
化に寄与するところが大きい。
浅いソース・ドレイン拡散層をポリSi膜からの固相拡散
により形成する事によって，短チャネル効果を防止し，
チャネル拡散層によりパンチスルーによるソース・ドレ
イン間耐圧の低下を防止する事によってゲート長を短く
することが出来，ＭＩＳ型半導体装置等，ＬＳＩの高速
化に寄与するところが大きい。
【図１】 本発明の原理説明図（その１）
【図２】 本発明の原理説明図（その２）
【図３】 従来例の説明図
１ 半導体基板 ２ チャネルカット層 ３ フィールド絶縁膜 ４ 絶縁膜 ５ 非酸化性絶縁膜 ６ 第１のポリSi膜 ７ 第１のチャネルカット層 ８ カバー絶縁膜 ９ ＳＯＧ膜 10 ソース・ドレイン層 11 開口部 12 サイドウォール絶縁膜 13 第２のチャネル拡散層 14 ゲート絶縁膜 15 第２のポリSi膜 16 ゲート電極膜 17 ソース電極膜 18 ドレイン電極膜 19 チャネル拡散層
Claims (2)
- 【請求項１】 一導電型の半導体基板(1) 上に反対導電
型チャネルのＭＩＳ型半導体装置を製造する方法におい
て， チャネルカット層(2) が形成され, フィールド絶縁膜
(3) で画定された該半導体基板(1) 上に素子形成領域を
覆って第１の多結晶シリコン膜(6) を被覆する工程と, 該第１の多結晶シリコン膜(6) に同一導電型の不純物を
導入し, 該第１の多結晶シリコン膜(6) より同一導電型
の不純物を該半導体基板(1) 内に固相拡散して第１のチ
ャネル拡散層(7) を形成する工程と， 該半導体基板(1) 上にカバー絶縁膜(8) を被覆する工程
と, 該半導体基板(1) を熱処理して, 該半導体基板(1) 表面
にソース・ドレイン層(10)を形成する工程と, 該カバー絶縁膜(8),及び該第１の多結晶シリコン膜(6)
にゲート形成用の開口部(11)を形成する工程と, 該開口部(11)の側壁にサイドウォール絶縁膜(12)を形成
する工程と, 該開口部(11)に露出した該半導体基板(1) 上にゲート絶
縁膜(14)を形成する工程と, 該開口部(11)を通して該半導体基板(1) に同一導電型不
純物を自己整合により注入し, ゲート部直下のソース・
ドレイン層(10)を反転して, 第２のチャネル拡散層(13)
を形成する工程とを含むことを特徴とするＭ１Ｓ型半導
体装置の製造方法。 - 【請求項２】 前記第１の多結晶シリコン膜(6) より，
前記半導体基板(1)へ同一導電型の不純物の固相拡散を
行ってソース・ドレイン層(10)を形成する工程を, サイ
ドウォール絶縁膜(11)を形成する工程の後に行うことを
特徴とする請求項１記載のＭＩＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247192A JPH05206454A (ja) | 1992-01-28 | 1992-01-28 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247192A JPH05206454A (ja) | 1992-01-28 | 1992-01-28 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206454A true JPH05206454A (ja) | 1993-08-13 |
Family
ID=11806289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1247192A Withdrawn JPH05206454A (ja) | 1992-01-28 | 1992-01-28 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206454A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
-
1992
- 1992-01-28 JP JP1247192A patent/JPH05206454A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399450B1 (en) * | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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