JPH0738101A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート長が微細化したとしても、ショートチ
ャネル効果を抑制することができ、しかもホットキャリ
アによるトランジスタの劣化を防止することができる二
重ドレイン構造を有する半導体装置の製造方法を提供す
ること。 【構成】 半導体基板３０の表面に、素子分離領域３
２、ゲート絶縁層４２およびゲート電極４４を形成後、
ゲート電極４４の両側部にサイドウォール４５を形成
し、その後、ゲート電極４４の上から、拡散速度が相違
する不純物であるリンと砒素とを連続的にイオン注入
し、二重ドレイン構造のＮ型ＭＯＳトランジスタを形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、さらに詳しくは、ゲート長が微細化したとして
も、ショートチャネル効果を抑制することができ、しか
もホットキャリアによるトランジスタの劣化を防止する
ことができる二重ドレイン構造を有する半導体装置の製
造方法に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタを高耐圧化するため
の構造として、ＬＤＤ（Lightly Doped Drain ）構造
が知られている。ＬＤＤ構造では、ドレイン領域に形成
された低濃度拡散領域が、高耐圧化、さらにはホットキ
ャリアの発生抑制に大きな効果を持っている。

【０００３】従来例に係るＬＤＤ構造のＮ型ＭＯＳトラ
ンジスタを有する半導体装置の製造方法を、図３に基づ
き説明する。図３（Ａ）に示すように、半導体基板２の
表面に、選択酸化法により素子分離領域（ＬＯＣＯＳ）
４を形成する。０．３５μｍルールのＭＯＳトランジス
タでは、電源電圧が３．３Ｖが主流になることが予想さ
れ、ＬＯＣＯＳ４の膜厚は２５０〜３００ｎｍ程度で十
分な素子分離が可能である。ＬＯＣＯＳ４間の半導体基
板２の表面には、酸化シリコン膜で構成されるパッド層
６を形成する。

【０００４】次に、レトログレードウェルを形成するた
めに、ボロンＢ⁺ を用いたウェル形成用イオン注入を行
う。このイオン注入は、約３００ＫｅＶの注入エネルギ
ーで行われ、比較的深い位置８に、ボロンが打ち込まれ
る。引続き、ボロンＢ⁺ を用いたチャネルストッパ用イ
オン注入を行う。このイオン注入は、約１００ＫｅＶの
注入エネルギーで行われ、ＬＯＣＯＳ４下部のチャネル
ストッパが形成される位置１０に、ボロンが打ち込まれ
る。

【０００５】さらに引続き、ボロンＢ⁺ を用いたしきい
値電圧調整用イオン注入を行う。このイオン注入は、約
２０ＫｅＶの注入エネルギーで行われ、比較的浅い位置
１２に、ボロンが打ち込まれる。その後、図３（Ｂ）に
示すように、パッド層６を除去してゲート絶縁層１４を
形成し、その上にゲート電極１６を形成する。ゲート絶
縁層１４は酸化シリコンで構成され、ゲート電極１６は
ポリシリコンで構成される。一方、図３（Ａ）に示す工
程でイオン注入された不純物（ボロンＢ）は半導体基板
表面で熱拡散し、Ｐ型ウェル領域８ａおよびチャネルス
トッパ領域１０ａを形成する。チャネルストッパ領域１
０ａは、ソース・ドレイン領域端部の基板側への空乏層
の伸びを抑え、ゲート長のばらつきによるしきい値電圧
変動、すなわち短チャネル効果を抑制する作用も有す
る。

【０００６】ゲート電極１６の加工後、基板２の表面位
置１８に、ＬＤＤ構造のＮ^- 拡散領域を形成するための
イオン注入を行う。０．５μｍ世代デバイスまでは、こ
のＬＤＤ構造のＮ^- 拡散領域を形成するためのイオン注
入は、リンを用いることができた。しかしながら、リン
は横方向拡散が大きいため、０．３５μｍ世代デバイス
では、実効チャネル長が短くなり短チャネル効果抑制の
点から、リンを用いることはできず、砒素Ａｓ⁺ を用い
ざるを得ない。この砒素を用いたいオン注入は、通常２
０〜４０ＫｅＶ程度のエネルギーで行い、基板深さ０．
１〜０．１５μｍ程度に形成する。

【０００７】次に、図３（Ｃ）に示すように、ゲート電
極１６の両側に、公知の技術を用いてサイドウォール２
０を形成する。サイドウォール２０の幅は、０．３５μ
ｍデバイスでは、０．１〜０．１５μｍ程度である。こ
のサイドウォール２０を形成するためのＲＩＥにより、
サイドウォール直下のＮ^- 拡散領域１８ａ以外は、ほと
んど削除される。

【０００８】次に、サイドウォール２０が形成されたゲ
ート電極１６の上に、１００ｎｍ程度の酸化シリコン膜
２２を成膜し、その上から、ソース・ドレイン領域形成
用イオン注入を行う。そのイオン注入に際しては、砒素
Ａｓ⁺ を用い、４０ＫｅＶ程度のエネルギー、高ドーズ
量（１×１０¹⁵ｃｍ^-2程度）の条件で行う。

【０００９】その後、８５０℃および６０分程度の熱処
理を行い、図３（Ｄ）に示すように、Ｎ^- 拡散領域１８
ａを有するＮ⁺ のソース・ドレイン領域２４ａ（ＬＤＤ
構造）を形成する。

【００１０】

【発明が解決しようとする課題】ところが、このような
従来例に係る半導体装置の製造方法では、ＬＤＤ構造の
ためのＮ^- 拡散領域１８ａを形成するために、前述した
ような理由からリンを使用することができず、砒素Ａｓ
⁺ を使用せざるを得ず、ドレイン端での電界緩和効果が
十分でないなどの課題を有する。これは、Ａｓ⁺ は拡散
速度が遅いことと、短チャネル効果抑制のために、Ａｓ
⁺ をあまり深い位置にイオン注入することができないか
らである。このため、従来例に係る半導体装置の製造方
法では、ホットキャリアによるトランジスタの劣化が問
題となっている。

【００１１】また、上記のような製造方法では、半導体
基板上にＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジ
スタとを製造するＣＭＯＳデバイスの場合に、ＬＤＤ構
造のためのＮ^- 拡散領域１８ａを形成するためのイオン
注入時に、Ｐ型ＭＯＳトランジスタ形成領域にＡｓ⁺ が
打ち込まれないように、レジスト膜のパターン加工工程
が必須となり、製造工程が煩雑であるという課題も有し
ていた。

【００１２】なお、ホットキャリア効果を抑制するデバ
イスとして、ＬＤＤ構造以外に、二重ドレイン（ＤＤ
Ｄ）構造も知られている。しかしながら、従来のＤＤＤ
構造の半導体装置を製造方法では、ゲート電極のパター
ン加工直後に、拡散速度が異なるリンと砒素とを一括し
て連続的にイオン注入する手法なので、０．３５μｍデ
バイスに適用した場合には、リンの拡散速度が速すぎ
て、短チャネル効果が著しくなるという課題を有してい
る。

【００１３】本発明は、このような実状に鑑みてなさ
れ、ゲート長が微細化したとしても、ショートチャネル
効果を抑制することができ、しかもホットキャリアによ
るトランジスタの劣化を防止することができる二重ドレ
イン構造を有する半導体装置の製造方法を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
の表面に、素子分離領域、ゲート絶縁層およびゲート電
極を形成後、ゲート電極の両側部にサイドウォールを形
成し、その後、ゲート電極の上から、拡散速度が相違す
る不純物を連続的にイオン注入し、二重ドレイン構造を
形成することを特徴とする。

【００１５】上記拡散速度が相違する不純物は、リンと
砒素であることが好ましい。

【００１６】

【作用】本発明に係る半導体装置の製造方法では、サイ
ドウォールを形成したゲート電極の上から、拡散速度が
相違する不純物を連続的にイオン注入させているので、
熱処理により、拡散速度が速いリンなどの不純物が、サ
イドウォール下部にまで拡散し、低濃度不純物拡散領域
を形成する。また、拡散速度が遅い砒素などの不純物
は、熱処理によりソース・ドレイン領域を形成する。し
たがって、本発明では、チャネル長が微細化したとして
も、リンなどの不純物を用いて低濃度不純物拡散領域を
形成しているので、ドレイン端での電界緩和が十分とな
り、ホットキャリア耐性などに優れたＤＤＤ構造のトラ
ンジスタを容易に得ることができる。

【００１７】しかも本発明では、サイドウォールの上か
らイオン注入を行うので、拡散速度が速いリンなどの不
純物を用いて形成された低濃度不純物拡散領域であって
も、実効チャネル長が短くなることがなく、短チャネル
効果を抑制することもできる。

【００１８】また、Ｎ型トランジスタにおける低濃度不
純物拡散領域を形成するためにリンを用いた本発明で
は、砒素を用いた従来例に比較し、ＣＭＯＳデバイスを
形成するためにＰ型トランジスタ形成領域に砒素が打ち
込まれないようにするためのレジスト膜の形成およびパ
ターン加工の工程を削減することができる。

【００１９】

【実施例】以下、本発明に係る半導体装置の製造方法
を、図面に示す実施例に基づき、詳細に説明する。図１
（Ａ）〜（Ｄ）は本発明の第１実施例に係る半導体装置
の製造過程を示す要部断面図、図２（Ａ）〜（Ｄ）は本
発明の第２実施例に係る半導体装置の製造過程を示す要
部断面図である。

【００２０】まず図１に基づき本発明の第１実施例に係
る半導体装置の製造方法について説明する。以下の説明
では、半導体基板３０の表面に、Ｎ型ＭＯＳトランジス
タを形成する場合を一例として説明する。実施例１ 図１（Ａ）に示すように、本実施例では、半導体基板３
０の表面に、選択酸化法により素子分離領域（ＬＯＣＯ
Ｓ）３２を形成する。０．３５μｍルールのＭＯＳトラ
ンジスタでは、電源電圧が３．３Ｖが主流になることが
予想され、ＬＯＣＯＳ３２の膜厚は２５０〜３００ｎｍ
程度で十分な素子分離が可能である。ＬＯＣＯＳ３２間
の半導体基板３０の表面には、酸化シリコン膜などで構
成されるパッド層３４を形成する。なお、半導体基板３
０としては、たとえばＮ型シリコンウェーハを用いるこ
とができる。

【００２１】次に、レトログレードウェルを形成するた
めに、ボロンＢ⁺ を用いたウェル形成用イオン注入を行
う。このイオン注入は、約３００ＫｅＶの注入エネルギ
ーで行われ、ウェルが形成される位置３６（基板深さ約
０．６μｍ）に、ボロンが打ち込まれる。引続き、ボロ
ンＢ⁺ を用いたチャネルストッパ用イオン注入を行う。
このイオン注入は、約１００ＫｅＶの注入エネルギーで
行われ、ＬＯＣＯＳ３２下部のチャネルストッパが形成
される位置３８に、ボロンが打ち込まれる。

【００２２】さらに引続き、ボロンＢ⁺ を用いたしきい
値電圧調整用イオン注入を行う。このイオン注入は、約
２０ＫｅＶの注入エネルギーで行われ、比較的浅い位置
４０に、ボロンが打ち込まれる。その後、図１（Ｂ）に
示すように、パッド層３４を除去してゲート絶縁層４２
を形成し、その上にゲート電極４４を形成する。ゲート
絶縁層４２は酸化シリコンなどで構成され、ゲート電極
４４はポリシリコンで構成される。一方、図１（Ａ）に
示す工程でイオン注入された不純物（ボロンＢ）は半導
体基板表面で熱拡散し、Ｐ型ウェル領域３６ａおよびＰ
型のチャネルストッパ領域３８ａを形成する。チャネル
ストッパ領域３８ａは、ソース・ドレイン領域端部の基
板側への空乏層の伸びを抑え、ゲート長のばらつきによ
るしきい値電圧変動、すなわち短チャネル効果を抑制す
る作用も有する。

【００２３】本実施例では、図１（Ｂ）に示す段階で
は、ＬＤＤ構造を構成する低濃度不純物拡散領域のため
のイオン注入は行わない。次に、本実施例では、図１
（Ｃ）に示すように、ゲート電極４４の両側に、ＲＩＥ
などの異方性エッチングを用いた技術により、サイドウ
ォール４５を形成する。サイドウォール４５の幅ｘ（図
１（Ｄ）参照）は、０．３５μｍデバイスでは、一般に
０．０５〜０．１５μｍ程度である。このサイドウォー
ル４５の幅ｘは、後述するリンの横方向拡散との関係で
決定される。また、サイドウォール４５の材質は絶縁物
質であれば特に限定されないが、たとえば酸化シリコン
である。

【００２４】次に、サイドウォール４５が形成されたゲ
ート電極４４の上に、パッド層４６を成膜する。パッド
層４６は、たとえば１００ｎｍ程度の酸化シリコン膜で
構成される。本実施例では、パッド層４６の上から、Ｎ
^- 低濃度不純物拡散領域４８およびＮ⁺ ソース・ドレイ
ン領域５０（図１（Ｄ）参照）を形成するためのイオン
注入を、拡散速度が相違するリンと砒素とを用いて連続
的に行う。たとえば、まずリンPhos⁺ を低エネルギーお
よび低ドーズ量でイオン注入し、その後連続して、砒素
Ａｓ⁺ を低エネルギーおよび高ドーズ量でイオン注入す
る。リンと砒素とのイオン注入の順序は逆でもよい。

【００２５】その後、たとえば８５０℃および６０分程
度の熱処理を行えば、図１（Ｄ）に示すように、Ｎ^- 低
濃度不純物拡散領域４８とＮ⁺ のソース・ドレイン領域
５０とを同時に形成することができる（ＤＤＤ構造）。
なぜなら、リンの拡散速度が、砒素の拡散速度よりも速
いためである。なお、深さ方向へのリンの拡散は、チャ
ネルストッパ層３８ａによって止められ、拡散領域の深
さは従来プロセスと同様である。

【００２６】図１（Ｃ）に示す工程で、砒素Ａｓ⁺ のイ
オン注入条件は、特に限定されないが、４０ＫｅＶ程度
のエネルギー、高ドーズ量（１×１０¹⁵ｃｍ^-2程度）で
あることが好ましい。また、リンPhos⁺ のイオン注入条
件は、横方向の拡散を極力抑え、かつ、後述する熱処理
によりサイドウォール４５の幅ｘを僅かに超えてリンが
横方向拡散し、Ｎ^- 低濃度不純物拡散領域４８の端部
が、ゲート電極４４の端部に対して、オーバーラップｙ
が生じるように、決定される。たとえばサイドウォール
４５の幅ｘが０．１μｍであり、上記熱処理条件の場合
には、リンPhos⁺のイオン注入条件は、１０〜１５Ｋｅ
Ｖのエネルギーおよび１×１０¹³ｃｍ^-2程度であること
が好ましい。

【００２７】このような条件では、リンの横方向拡散距
離は、０．１２〜０．１３μｍ程度となり、上記オーバ
ーラップｙが０．０２μｍ程度になり、良好なＤＤＤ構
造を得ることができ、サイドウォール４５形成前にリン
のイオン注入を行う場合に比較し、実効チャネル長が短
くなりすぎることもない。

【００２８】すなわち、本実施例では、リンPhos⁺ のイ
オン注入条件、サイドウォール４５の幅および熱処理条
件を最適化することにより、微細デバイスであっても、
短チャネル効果を抑制し、しかもホットキャリア耐性に
優れた良好なＤＤＤ構造を有するＮ型ＭＯＳトランジス
タを製造することができる。

【００２９】また、本実施例の製造プロセスでは、Ｎ^-
低濃度不純物拡散領域４８を形成するためのイオン注入
が、図１（Ｂ）に示す工程ではなく、図１（Ｃ）に示す
工程で行われるので、同一半導体基板３０上に、Ｎ型Ｍ
ＯＳトランジスタ以外にＰ型ＭＯＳトランジスタを形成
する場合でも、Ａｓ⁺ がＰ型ＭＯＳトランジスタ形成領
域に打ち込まれないようにするためのレジスト膜形成お
よびパターン加工工程の削減を図ることができる。

【００３０】次に、図３に示す従来の製造方法で得られ
たＬＤＤ構造のＮ型ＭＯＳトランジスタと、図１に示す
本実施例の製造方法で得られたＤＤＤ構造のＮ型ＭＯＳ
トランジスタとを、デバイスシュミレータによって特性
上の比較を行った。１．短チャネル効果について ゲート長を０．４μｍから０．３５μｍと細くした場合
のしきい値電圧Ｖthシフトは、いずれのトランジスタで
も、０．０６Ｖであり、遜色がなかった。本実施例で
は、Ｎ^- 低濃度不純物拡散領域４８をリンを用いて形成
しているものの、実効チャネル長が、図３に示す砒素を
用いたＮ^- 拡散領域１８ａを有するＬＤＤ構造のＭＯＳ
トランジスタと同程度であると考えられるからである。

【００３１】２．基板電流について ホットキャリアによるトランジスタの劣化を見積る指標
として、基板電流の最大値Ｉsubmaxを用いる方法が広く
普及している。Ｉsubmaxを見積ると、図１に示す従来構
造のトランジスタに比較して、本実施例のトランジスタ
では、Ｉsubmaxを、３３％減少させることができる見込
みとなった。

【００３２】従来構造のトランジスタでは、電源電圧を
最悪下条件（３．６Ｖ）で、デューティ比１００％で使
用した場合、トランジスタの寿命（電流能力１０％劣
化）は４，５年となるのに対し、新構造では、１２，１
３年となり、２．５倍以上の寿命を確保できる見込みと
なった。

【００３３】実施例２ 次に、本発明の第２の実施例について、図２に基づき説
明する。なお、以下の説明では、図１に示す実施例と共
通する部材には、同一符号を付し、その説明は一部省略
する。

【００３４】本実施例では、まず図１（Ａ）に示すよう
に、ＬＯＣＯＳ形成前に半導体基板３０の表面にパッド
層３４を形成し、パッド層３４の上からボロンＢ⁺ を用
いたウェル形成用イオン注入を行う。このイオン注入
は、約３００ＫｅＶの注入エネルギーで行われ、ウェル
が形成される位置５２（基板深さ約０．６μｍ）に、ボ
ロンが打ち込まれる。

【００３５】次に、図２（Ｂ）に示すように、常法に従
い、素子分離パターンでＬＯＣＯＳ３２を形成する。Ｌ
ＯＣＯＳ形成直後に、ボロンＢ⁺ を用いたしきい値電圧
調整用イオン注入を行う。このイオン注入は、約２０Ｋ
ｅＶの注入エネルギーで行われ、半導体基板の比較的浅
い位置に、ボロンが打ち込まれる。なお、ＬＯＣＯＳ形
成時の熱処理により、図２（Ａ）に示す工程で打ち込ま
れた不純物が拡散し、Ｐ型ウェル５２ａが形成される。

【００３６】その後、パッド層３４を除去した後、ゲー
ト絶縁層４２およびゲート電極４４を形成する。ゲート
電極４４のパターン加工後、本実施例では、ボロンＢ⁺
を用いたチャネルストッパ用のイオン注入を行う。この
イオン注入は、約１００ＫｅＶの注入エネルギーで行わ
れ、ＬＯＣＯＳ３２下部のチャネルストッパが形成され
る位置５４に、ボロンが打ち込まれる。このチャネルス
トッパ用イオン注入により、ＬＯＣＯＳ３２下部以外の
ゲート絶縁層４２下方にも、図２（Ｂ）に示すプロファ
ィルでボロンが打ち込まれ、図２（Ｃ）に示すようなチ
ャネルストッパ領域５４ａが形成される。すなわち、ゲ
ート電極４４およびＬＯＣＯＳ３２の下方以外では、比
較的深い位置にチャネルストッパ領域５４ａが形成され
る。

【００３７】次に、本実施例では、図２（Ｃ）に示すよ
うに、ゲート電極４４の両側に、ＲＩＥなどの異方性エ
ッチングを用いた技術により、サイドウォール４５を形
成する。次に、サイドウォール４５が形成されたゲート
電極４４の上に、パッド層４６を成膜し、その後、図１
に示す実施例と同様にして、パッド層４６の上から、Ｎ
^- 低濃度不純物拡散領域４８およびＮ⁺ ソース・ドレイ
ン領域５０（図２（Ｄ）参照）を形成するためのイオン
注入を、リンと砒素とを用いて連続的に行う。

【００３８】その後の工程は、図１に示す実施例と同様
である。本実施例の製造方法で得られたＮ型ＭＯＳトラ
ンジスタは、図１に示す実施例１と同様な作用を有する
と共に、実施例１のＭＯＳトランジスタに比較し、不純
物濃度が比較的高いチャネルストッパ領域５４ａに対
し、ソース・ドレイン領域が接触する領域を小さくでき
るので、基板３０に対する寄生容量を低減することがで
きる。

【００３９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。

【００４０】

【発明の効果】以上説明してきたように、本発明によれ
ば、チャネル長が微細化したとしても、リンなどの不純
物を用いて低濃度不純物拡散領域を形成しているので、
ドレイン端での電界緩和が十分となり、ホットキャリア
耐性などに優れたＤＤＤ構造のトランジスタを容易に得
ることができる。

【００４１】しかも本発明では、拡散速度が速いリンな
どの不純物を用いて形成された低濃度不純物拡散領域で
あっても、実効チャネル長が短くなることがなく、短チ
ャネル効果を抑制することもできる。また、Ｎ型トラン
ジスタにおける低濃度不純物拡散領域を形成するために
リンを用いた本発明では、砒素を用いた従来例に比較
し、ＣＭＯＳデバイスを形成するためにＰ型トランジス
タ形成領域に砒素が打ち込まれないようにするためのレ
ジスト膜の形成およびパターン加工の工程を削減するこ
とができる。

【図面の簡単な説明】

【図１】図１（Ａ）〜（Ｄ）は本発明の第１実施例に係
る半導体装置の製造過程を示す要部断面図である。

【図２】図２（Ａ）〜（Ｄ）は本発明の第２実施例に係
る半導体装置の製造過程を示す要部断面図である。

【図３】従来例に係る半導体装置の製造過程を示す要部
断面図である。

【符号の説明】

３０… 半導体基板 ３２… ＬＯＣＯＳ（素子分離領域） ３６ａ，５２ａ… ウェル領域 ３８ａ，５４ａ… チャネルストッパ領域 ４２… ゲート絶縁層 ４４… ゲート電極 ４５… サイドウォール ４８… 低濃度不純物拡散層 ５０… ソース・ドレイン領域

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に、素子分離領域、ゲ
   ート絶縁層およびゲート電極を形成後、ゲート電極の両
   側部にサイドウォールを形成し、その後、ゲート電極の
   上から、拡散速度が相違する不純物を連続的にイオン注
   入し、二重ドレイン構造を形成する半導体装置の製造方
   法。
2. 【請求項２】 上記拡散速度が相違する不純物は、リン
   と砒素である請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 半導体基板の表面に素子分離領域を形成
   する工程と、 素子分離領域が形成された半導体基板の表面に、ウェル
   形成用イオン注入と、チャネルストッパ用イオン注入
   と、しきい値電圧調整用イオン注入とを行う工程と、 半導体基板の表面にゲート絶縁層およびゲート電極を形
   成する工程と、 ゲート電極の両側部にサイドウォールを形成する工程
   と、 サイドウォールが形成されたゲート電極の上からリンを
   低ドーズ量でイオン注入し、このリンのイオン注入と合
   前後して、連続的に砒素を高ドーズ量でイオン注入する
   工程と、 上記工程でイオン注入されたリンおよび砒素を、サイド
   ウォール下部の半導体基板表面まで熱拡散させ、二重ド
   レイン構造のソース・ドレイン領域を形成する工程とを
   有する請求項１に記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板の表面にウェル領域形成用イ
   オン注入を行う工程と、 半導体基板の表面に素子分離領域を形成する工程と、 素子分離領域が形成された半導体基板の表面に、しきい
   値電圧調整用イオン注入とを行う工程と、 半導体基板の表面にゲート絶縁層およびゲート電極を形
   成する工程と、 ゲート電極が形成された半導体基板の表面に、チャネル
   ストッパ用イオン注入を行う工程と、 ゲート電極の両側部にサイドウォールを形成する工程
   と、 サイドウォールが形成されたゲート電極の上からリンを
   低ドーズ量でイオン注入し、このリンのイオン注入と合
   前後して、連続的に砒素を高ドーズ量でイオン注入する
   工程と、 上記工程でイオン注入されたリンおよび砒素を、サイド
   ウォール下部の半導体基板表面で熱拡散させ、二重ドレ
   イン構造のソース・ドレイン領域を形成する工程とを有
   する請求項１に記載の半導体装置の製造方法。