JP3530410B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ＮＭＯＳトランジ
スタを備える半導体装置及びその製造方法に関し、更に
詳細には、しきい値電圧の良好な制御性により、設定通
りのしきい値電圧を備え、かつｐｎ接合リーク電流が小
さいＮＭＯＳトランジスタを有する半導体装置及びその
製造方法に関するものである。
スタを備える半導体装置及びその製造方法に関し、更に
詳細には、しきい値電圧の良好な制御性により、設定通
りのしきい値電圧を備え、かつｐｎ接合リーク電流が小
さいＮＭＯＳトランジスタを有する半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置では、ｎチャネルＭＯ
ＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を混載した
ＣＭＯＳトランジスタ（以下、ＣＭＯＳと言う）構成に
より、高性能ＬＳＩを実現している。更に、半導体装置
の高集積化を図り、かつ動作高速性を向上させるため
に、ＭＯＳＦＥＴの短チャネル化と、短チャネル化に伴
うソース／ドレイン領域の浅接合化が進んでいる。とこ
ろで、ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと言う）では、浅い接合のソース／ドレイン領域を形
成するためには、ｎ型不純物をイオン注入してソース／
ドレイン領域を形成する際、イオン注入して熱処理し活
性化させるときの熱拡散係数が小さいイオン種をｎ型不
純物として採用することが必要である。そこで、従来、
リン（Ｐ）に比べて熱拡散係数の小さいヒ素（Ａｓ）を
イオン注入し、熱処理することにより、ソース／ドレイ
ン拡散領域の境界を設定通り浅い位置に形成するように
している。
ＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの両方を混載した
ＣＭＯＳトランジスタ（以下、ＣＭＯＳと言う）構成に
より、高性能ＬＳＩを実現している。更に、半導体装置
の高集積化を図り、かつ動作高速性を向上させるため
に、ＭＯＳＦＥＴの短チャネル化と、短チャネル化に伴
うソース／ドレイン領域の浅接合化が進んでいる。とこ
ろで、ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと言う）では、浅い接合のソース／ドレイン領域を形
成するためには、ｎ型不純物をイオン注入してソース／
ドレイン領域を形成する際、イオン注入して熱処理し活
性化させるときの熱拡散係数が小さいイオン種をｎ型不
純物として採用することが必要である。そこで、従来、
リン（Ｐ）に比べて熱拡散係数の小さいヒ素（Ａｓ）を
イオン注入し、熱処理することにより、ソース／ドレイ
ン拡散領域の境界を設定通り浅い位置に形成するように
している。
【０００３】ここで、図６を参照して、Ａｓのイオン注
入によるＮＭＯＳの従来のソース／ドレイン領域の形成
方法を説明する。図６（ａ）及び（ｂ）は、それぞれ、
従来の形成方法に従ってＮＭＯＳのソース／ドレイン領
域を形成する際の工程毎の基板断面を示す基板断面図で
ある。先ず、ｐ型シリコン基板６２に素子分離領域６４
を形成する。次いで、素子分離領域６４で区画されたフ
ィールド領域にｐウェル６６を、続いてボロン（Ｂ）を
イオン注入してしきい値電圧制御用のｐ−チャネル領域
６８を形成する。次に、ゲート酸化膜７０を成膜し、続
いてポリシリコンからなるゲート電極７２を形成し、Ａ
ｓイオンをイオン注入してｎ−エクステンション領域７
４を形成する。更に、絶縁膜からなるサイドウォールス
ペーサ７６を形成する。以上の工程により、図６（ａ）
に示す基板断面を得ることができる。
入によるＮＭＯＳの従来のソース／ドレイン領域の形成
方法を説明する。図６（ａ）及び（ｂ）は、それぞれ、
従来の形成方法に従ってＮＭＯＳのソース／ドレイン領
域を形成する際の工程毎の基板断面を示す基板断面図で
ある。先ず、ｐ型シリコン基板６２に素子分離領域６４
を形成する。次いで、素子分離領域６４で区画されたフ
ィールド領域にｐウェル６６を、続いてボロン（Ｂ）を
イオン注入してしきい値電圧制御用のｐ−チャネル領域
６８を形成する。次に、ゲート酸化膜７０を成膜し、続
いてポリシリコンからなるゲート電極７２を形成し、Ａ
ｓイオンをイオン注入してｎ−エクステンション領域７
４を形成する。更に、絶縁膜からなるサイドウォールス
ペーサ７６を形成する。以上の工程により、図６（ａ）
に示す基板断面を得ることができる。
【０００４】次いで、通常、注入エネルギー５０ｋｅ
Ｖ、及び注入量５×１０15／cm2 の条件でｎ型不純物と
してＡｓをイオン注入し、続いて熱処理を施して活性化
し、ｎ−ソース／ドレイン領域７８を形成する。これに
より、図６（ｂ）に示す基板断面を得ている。
Ｖ、及び注入量５×１０15／cm2 の条件でｎ型不純物と
してＡｓをイオン注入し、続いて熱処理を施して活性化
し、ｎ−ソース／ドレイン領域７８を形成する。これに
より、図６（ｂ）に示す基板断面を得ている。
【０００５】
【発明が解決しようとする課題】しかし、従来のＮＭＯ
Ｓのソース／ドレイン領域の形成方法では、ＮＭＯＳの
逆短チャネル効果（リバースショートチャネル効果）が
顕著で、しきい値電圧の制御性が悪いという問題があっ
た。逆短チャネル効果とは、しきい値電圧がゲート長に
依存して大きく変化する現象であって、図７のグラフ
（１）に示すように、ゲート長が短くなるに従ってしき
い値電圧が高くなり、ゲート長が或る一定の値より短く
なると、しきい値電圧が急激に低下するという現象であ
る。
Ｓのソース／ドレイン領域の形成方法では、ＮＭＯＳの
逆短チャネル効果（リバースショートチャネル効果）が
顕著で、しきい値電圧の制御性が悪いという問題があっ
た。逆短チャネル効果とは、しきい値電圧がゲート長に
依存して大きく変化する現象であって、図７のグラフ
（１）に示すように、ゲート長が短くなるに従ってしき
い値電圧が高くなり、ゲート長が或る一定の値より短く
なると、しきい値電圧が急激に低下するという現象であ
る。
【０００６】図７は、横軸にゲート長（μm ）を、縦軸
にしきい値電圧（Ｖ）を取り、イオン注入の際のイオン
種、注入エネルギー及びイオン注入量をパラメータにし
たグラフを示す。グラフ（１）は、イオン注入量を５×
１０15／cm2 、注入エネルギーを５０ｋｅＶとして、Ａ
ｓイオンをイオン注入した際のゲート長（μm ）としき
い値電圧（Ｖ）とを示す。
にしきい値電圧（Ｖ）を取り、イオン注入の際のイオン
種、注入エネルギー及びイオン注入量をパラメータにし
たグラフを示す。グラフ（１）は、イオン注入量を５×
１０15／cm2 、注入エネルギーを５０ｋｅＶとして、Ａ
ｓイオンをイオン注入した際のゲート長（μm ）としき
い値電圧（Ｖ）とを示す。
【０００７】逆短チャネル効果が顕著になると、ＮＭＯ
Ｓ製造の際の僅かなゲート長の変動により、しきい値電
圧が大きく変動する。例えば、ゲート電極形成工程で、
ゲート長が僅かに短くなったとき、しきい値電圧が増加
するために、ＭＯＳＦＥＴのしきい値電圧を微細に制御
することが難しくなる。即ち、しきい値電圧の制御性が
悪くなる。従って、所定のしきい値電圧を備えたＮＭＯ
Ｓを製造できないために、半導体装置の製品歩留りを向
上させる上で障害となっていた。
Ｓ製造の際の僅かなゲート長の変動により、しきい値電
圧が大きく変動する。例えば、ゲート電極形成工程で、
ゲート長が僅かに短くなったとき、しきい値電圧が増加
するために、ＭＯＳＦＥＴのしきい値電圧を微細に制御
することが難しくなる。即ち、しきい値電圧の制御性が
悪くなる。従って、所定のしきい値電圧を備えたＮＭＯ
Ｓを製造できないために、半導体装置の製品歩留りを向
上させる上で障害となっていた。
【０００８】そこで、本発明の目的は、ＮＭＯＳの逆短
チャネル効果を抑制して、良好なしきい値電圧制御性を
示す構成を備えた半導体装置及びその製造方法を提供す
ることである。
チャネル効果を抑制して、良好なしきい値電圧制御性を
示す構成を備えた半導体装置及びその製造方法を提供す
ることである。
【０００９】
【課題を解決するための手段】逆短チャネル効果の発生
原因 本発明者は、上述の目的を達成するために、先ず、ＮＭ
ＯＳの逆短チャネル効果の発生原因を調べ、以下のこと
を見い出した。Ａｓイオンのイオン注入時には、Ａｓ注
入領域の周辺に点欠陥が発生する。その結果、熱処理し
てＡｓイオンを活性化する際に、チャネル領域を形成す
るために既に注入されていたｐ型不純物のボロン（Ｂ）
が、上述の点欠陥のために、チャネル領域の周辺に向か
って再拡散する現象（Transient Enhanced Diffusion、
ＴＥＤ）が生じる。このため、チャネル領域の不純物分
布濃度が、図８に示すように、チャネル領域の両端で高
く、中央部で低くなる。従って、中央部の不純物分布濃
度が低いところでは、しきい値電圧が低くなり、両端の
不純物分布濃度が高いところでは、しきい値電圧が高く
なるので、ゲート長の変動によりしきい値電圧が著しく
不安定になるという、顕著な逆短チャネル効果が生じ
る。
原因 本発明者は、上述の目的を達成するために、先ず、ＮＭ
ＯＳの逆短チャネル効果の発生原因を調べ、以下のこと
を見い出した。Ａｓイオンのイオン注入時には、Ａｓ注
入領域の周辺に点欠陥が発生する。その結果、熱処理し
てＡｓイオンを活性化する際に、チャネル領域を形成す
るために既に注入されていたｐ型不純物のボロン（Ｂ）
が、上述の点欠陥のために、チャネル領域の周辺に向か
って再拡散する現象（Transient Enhanced Diffusion、
ＴＥＤ）が生じる。このため、チャネル領域の不純物分
布濃度が、図８に示すように、チャネル領域の両端で高
く、中央部で低くなる。従って、中央部の不純物分布濃
度が低いところでは、しきい値電圧が低くなり、両端の
不純物分布濃度が高いところでは、しきい値電圧が高く
なるので、ゲート長の変動によりしきい値電圧が著しく
不安定になるという、顕著な逆短チャネル効果が生じ
る。
【００１０】そして、図７に示すグラフ（１）、（２）
及び（３）から判る通り、ソース／ドレイン領域形成の
ためにＡｓイオンをイオン注入する際の注入エネルギー
が高くなるほど、逆短チャネル効果が顕著になる。図７
のグラフ（１）、（２）及び（３）は、それぞれ、イオ
ン注入量を５×１０15／cm2 、注入エネルギーを５０ｋ
ｅＶ、３０ｋｅＶ及び１０ｋｅＶとして、Ａｓイオンを
イオン注入した際のゲート長（μm ）としきい値電圧
（Ｖ）とを示す。
及び（３）から判る通り、ソース／ドレイン領域形成の
ためにＡｓイオンをイオン注入する際の注入エネルギー
が高くなるほど、逆短チャネル効果が顕著になる。図７
のグラフ（１）、（２）及び（３）は、それぞれ、イオ
ン注入量を５×１０15／cm2 、注入エネルギーを５０ｋ
ｅＶ、３０ｋｅＶ及び１０ｋｅＶとして、Ａｓイオンを
イオン注入した際のゲート長（μm ）としきい値電圧
（Ｖ）とを示す。
【００１１】そこで、ソース／ドレイン領域形成の際の
Ａｓイオンの注入エネルギーを５０ｋｅＶから１０ｋｅ
Ｖに低くすることが考えられる。しかし、注入エネルギ
ーを１０ｋｅＶに低くすると、図７のグラフ（３）に示
すように、逆短チャネル効果を小さくすることができる
ものの、図９のグラフ（７）に示すように、ｐｎ接合リ
ーク電流が、注入エネルギーが５０ｋｅＶのときのｐｎ
接合リーク電流に比べて、大幅に増大するという別の問
題が生じる。図９のグラフ（５）、（６）及び（７）
は、それぞれ、注入エネルギーが５０ｋｅＶ、３０ｋｅ
Ｖ及び１０ｋｅＶのときのゲート電圧（Ｖ）とｐｎ接合
リーク電流（Ａ）との関係を示す。
Ａｓイオンの注入エネルギーを５０ｋｅＶから１０ｋｅ
Ｖに低くすることが考えられる。しかし、注入エネルギ
ーを１０ｋｅＶに低くすると、図７のグラフ（３）に示
すように、逆短チャネル効果を小さくすることができる
ものの、図９のグラフ（７）に示すように、ｐｎ接合リ
ーク電流が、注入エネルギーが５０ｋｅＶのときのｐｎ
接合リーク電流に比べて、大幅に増大するという別の問
題が生じる。図９のグラフ（５）、（６）及び（７）
は、それぞれ、注入エネルギーが５０ｋｅＶ、３０ｋｅ
Ｖ及び１０ｋｅＶのときのゲート電圧（Ｖ）とｐｎ接合
リーク電流（Ａ）との関係を示す。
【００１２】ｐｎ接合リーク電流の増大は、次のように
説明できる。即ち、図１０に示すように、Ａｓイオンの
注入エネルギーが１０ｋｅＶのときには、Ａｓイオンの
イオン注入によって形成されたアモルファスシリコン領
域とシリコン単結晶領域との界面と、ソース／ドレイン
領域とチャネル領域とのｐｎ接合界面との距離Ｄ1 が短
いために、ｐｎ接合リーク電流が増大する。一方、Ａｓ
イオンの注入エネルギーが５０ｋｅＶのときには、アモ
ルファスシリコン領域とシリコン単結晶領域との界面と
ｐｎ接合界面との距離Ｄ2 が距離Ｄ 1 より長いので、ｐ
ｎ接合リーク電流が、注入エネルギーが１０ｋｅＶのと
きに比べて、小さい。
説明できる。即ち、図１０に示すように、Ａｓイオンの
注入エネルギーが１０ｋｅＶのときには、Ａｓイオンの
イオン注入によって形成されたアモルファスシリコン領
域とシリコン単結晶領域との界面と、ソース／ドレイン
領域とチャネル領域とのｐｎ接合界面との距離Ｄ1 が短
いために、ｐｎ接合リーク電流が増大する。一方、Ａｓ
イオンの注入エネルギーが５０ｋｅＶのときには、アモ
ルファスシリコン領域とシリコン単結晶領域との界面と
ｐｎ接合界面との距離Ｄ2 が距離Ｄ 1 より長いので、ｐ
ｎ接合リーク電流が、注入エネルギーが１０ｋｅＶのと
きに比べて、小さい。
【００１３】図１０は、Ａｓイオンの注入エネルギーが
５０ｋｅＶ及び１０ｋｅＶで、イオン注入量がそれぞれ
５×１０15／cm2 とするイオン注入条件でイオン注入
し、熱処理した後の、基板面からの深さと、その深さで
の不純物濃度との関係を示すグラフを図示する。合わせ
て、図１０は、それぞれのイオン注入条件でのアモルフ
ァスシリコン領域とシリコン単結晶領域との界面の深さ
を示している。アモルファスシリコン領域とは、Ａｓイ
オンのイオン注入により生じたアモルファスシリコン層
の区域を意味し、従ってシリコン単結晶領域とは、Ａｓ
イオンが注入されていないシリコン単結晶のままの区域
を意味する。
５０ｋｅＶ及び１０ｋｅＶで、イオン注入量がそれぞれ
５×１０15／cm2 とするイオン注入条件でイオン注入
し、熱処理した後の、基板面からの深さと、その深さで
の不純物濃度との関係を示すグラフを図示する。合わせ
て、図１０は、それぞれのイオン注入条件でのアモルフ
ァスシリコン領域とシリコン単結晶領域との界面の深さ
を示している。アモルファスシリコン領域とは、Ａｓイ
オンのイオン注入により生じたアモルファスシリコン層
の区域を意味し、従ってシリコン単結晶領域とは、Ａｓ
イオンが注入されていないシリコン単結晶のままの区域
を意味する。
【００１４】逆短チャネル効果の抑制方法
ところで、Ｐイオンをイオン注入すると、図１２に示す
ように、熱処理した後のＰイオン拡散領域のプロファイ
ルは、Ａｓイオンよりも深く拡散する。これは、Ｐイオ
ンのイオン注入により生成した点欠陥が、Ｐイオン自体
の拡散を促進するからである。種々の実験の末、本発明
者は、Ａｓイオンに続いてＰイオンをイオン注入するこ
とにより、Ｐイオン単独の場合より浅いｐ型不純物拡散
領域のプロファイルを得ることができることを見い出し
た。
ように、熱処理した後のＰイオン拡散領域のプロファイ
ルは、Ａｓイオンよりも深く拡散する。これは、Ｐイオ
ンのイオン注入により生成した点欠陥が、Ｐイオン自体
の拡散を促進するからである。種々の実験の末、本発明
者は、Ａｓイオンに続いてＰイオンをイオン注入するこ
とにより、Ｐイオン単独の場合より浅いｐ型不純物拡散
領域のプロファイルを得ることができることを見い出し
た。
【００１５】これは、Ｐイオンのイオン注入により生成
した点欠陥が、Ａｓイオンのイオン注入により形成され
るアモルファスシリコン層に吸収され、点欠陥のアシス
トによるＰイオンの拡散が弱められるからである。特
に、Ａｓイオンのイオン注入により形成されるアモルフ
ァスシリコン層中に、Ｐイオンの注入イオン濃度ピーク
領域を形成することにより、Ｐイオンの拡散が抑制され
ることを見い出した。従って、Ｐイオンが深く拡散する
ことにより、しきい値電圧のゲート長依存性を悪化させ
るようは現象を生じさせることなく、所定通りソース／
ドレイン領域を浅い接合で形成することができる。ま
た、Ａｓイオンのイオン注入で形成されたアモルファス
シリコン領域からｐｎ接合面を離すことができるので、
接合リーク電流を小さくすることができる。
した点欠陥が、Ａｓイオンのイオン注入により形成され
るアモルファスシリコン層に吸収され、点欠陥のアシス
トによるＰイオンの拡散が弱められるからである。特
に、Ａｓイオンのイオン注入により形成されるアモルフ
ァスシリコン層中に、Ｐイオンの注入イオン濃度ピーク
領域を形成することにより、Ｐイオンの拡散が抑制され
ることを見い出した。従って、Ｐイオンが深く拡散する
ことにより、しきい値電圧のゲート長依存性を悪化させ
るようは現象を生じさせることなく、所定通りソース／
ドレイン領域を浅い接合で形成することができる。ま
た、Ａｓイオンのイオン注入で形成されたアモルファス
シリコン領域からｐｎ接合面を離すことができるので、
接合リーク電流を小さくすることができる。
【００１６】本発明者は、以上の結果に基づいて、更
に、ＮＭＯＳの逆短チャネル効果を抑制する方法を研究
し、次の実験を行った。即ち、注入エネルギーが小さい
と逆短チャネル効果が小さいことに着目し、先ず、注入
エネルギーが１０ｋｅＶ、イオン注入量が５×１０15／
cm2 のイオン注入条件でＡｓイオンをイオン注入した。
続いて上述のアモルファスシリコン領域とシリコン単結
晶領域との界面とｐｎ接合界面との距離を確保してｐｎ
接合リーク電流を低下させるために、注入エネルギーが
４ｋｅＶ、イオン注入量が５×１０14／cm2 のイオン注
入条件で、Ｐイオンをイオン注入した。
に、ＮＭＯＳの逆短チャネル効果を抑制する方法を研究
し、次の実験を行った。即ち、注入エネルギーが小さい
と逆短チャネル効果が小さいことに着目し、先ず、注入
エネルギーが１０ｋｅＶ、イオン注入量が５×１０15／
cm2 のイオン注入条件でＡｓイオンをイオン注入した。
続いて上述のアモルファスシリコン領域とシリコン単結
晶領域との界面とｐｎ接合界面との距離を確保してｐｎ
接合リーク電流を低下させるために、注入エネルギーが
４ｋｅＶ、イオン注入量が５×１０14／cm2 のイオン注
入条件で、Ｐイオンをイオン注入した。
【００１７】これにより、浅い接合のｎ型のソース／ド
レイン・メイン領域と、それに接してその下方に、ｎ型
不純物としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度が
Ａｓ濃度より低いｎ型のソース／ドレイン・バッファ領
域を形成することができた。
レイン・メイン領域と、それに接してその下方に、ｎ型
不純物としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度が
Ａｓ濃度より低いｎ型のソース／ドレイン・バッファ領
域を形成することができた。
【００１８】そして、逆短チャネル効果を測定したとこ
ろ、逆短チャネル効果が抑制されていることが確認さ
れ、しきい値電圧は、図７のグラフ（４）に示すよう
に、長いゲート長から短いゲート長にわたってある一定
のゲート長まで、ほぼ一定の値であった。また、ｐｎ接
合リーク電流を測定したところ、ｐｎ接合リーク電流値
は、図９のグラフ（８）に示すように、注入エネルギー
が５０ｋｅＶ及び３０ｋｅＶの条件と比べても遜色ない
程度に小さいことが確認された。
ろ、逆短チャネル効果が抑制されていることが確認さ
れ、しきい値電圧は、図７のグラフ（４）に示すよう
に、長いゲート長から短いゲート長にわたってある一定
のゲート長まで、ほぼ一定の値であった。また、ｐｎ接
合リーク電流を測定したところ、ｐｎ接合リーク電流値
は、図９のグラフ（８）に示すように、注入エネルギー
が５０ｋｅＶ及び３０ｋｅＶの条件と比べても遜色ない
程度に小さいことが確認された。
【００１９】そして、図１１に示すように、接合深さと
不純物濃度との関係を示す図１０のグラフと同様なグラ
フを作成したところ、アモルファスシリコン領域とシリ
コン単結晶領域との界面と、ソース／ドレイン領域とチ
ャネル領域とのｐｎ接合界面との距離Ｄ3 は、図１０に
示すＡｓの注入エネルギーが５０ｋｅＶのときの距離Ｄ
2 とほぼ同じであることからも、ｐｎ接合リーク電流値
が小さいことが実証される。尚、図１１で、実線のグラ
フは、Ａｓをイオン注入し、次いでＰをイオン注入した
際のグラフであり、破線はＡｓのみをイオン注入した際
のグラフである。
不純物濃度との関係を示す図１０のグラフと同様なグラ
フを作成したところ、アモルファスシリコン領域とシリ
コン単結晶領域との界面と、ソース／ドレイン領域とチ
ャネル領域とのｐｎ接合界面との距離Ｄ3 は、図１０に
示すＡｓの注入エネルギーが５０ｋｅＶのときの距離Ｄ
2 とほぼ同じであることからも、ｐｎ接合リーク電流値
が小さいことが実証される。尚、図１１で、実線のグラ
フは、Ａｓをイオン注入し、次いでＰをイオン注入した
際のグラフであり、破線はＡｓのみをイオン注入した際
のグラフである。
【００２０】そして、種々の注入エネルギー及びイオン
注入量の条件下で実験を行い、次のことを確認した。即
ち、逆短チャネル効果を抑制できる低注入エネルギーレ
ベル、例えば１０ｋｅＶ以下で、ヒ素（Ａｓ）イオンを
イオン注入し、引き続いてＡｓイオンの注入エネルギー
より低い注入エネルギーでリン（Ｐ）イオンをイオン注
入する２段イオン注入法によって、ソース／ドレインの
メイン領域及びバッファ領域を形成する。これにより、
逆短チャネル効果が抑制され、しかもｐｎ接合リーク電
流も小さいトランジスタ特性を備えたＮＭＯＳを製造で
きる。
注入量の条件下で実験を行い、次のことを確認した。即
ち、逆短チャネル効果を抑制できる低注入エネルギーレ
ベル、例えば１０ｋｅＶ以下で、ヒ素（Ａｓ）イオンを
イオン注入し、引き続いてＡｓイオンの注入エネルギー
より低い注入エネルギーでリン（Ｐ）イオンをイオン注
入する２段イオン注入法によって、ソース／ドレインの
メイン領域及びバッファ領域を形成する。これにより、
逆短チャネル効果が抑制され、しかもｐｎ接合リーク電
流も小さいトランジスタ特性を備えたＮＭＯＳを製造で
きる。
【００２１】以上の実験を理論的に考察するならば、注
入エネルギーを例えば１０ｋｅＶ以下で、Ａｓイオンを
イオン注入することにより、Ａｓ注入時に発生する点欠
陥の発生量を大幅に低減させ、活性化の熱処理時にチャ
ネル領域を構成するｐ型不純物、即ちボロン（Ｂ）の再
拡散現象（ＴＥＤ）を抑制することができる。これによ
り、図１３に示すように、チャネルの不純物分布濃度
が、チャネルの両端で高く、中央で低くなる現象を従来
よりも大幅に緩和することができる。従って、逆短チャ
ネル効果が従来に比べて格段に抑制される。そして、Ｐ
のイオン注入により、上述の界面間の距離を確保し、ｐ
ｎ接合リーク電流の増大を抑制することができる。
入エネルギーを例えば１０ｋｅＶ以下で、Ａｓイオンを
イオン注入することにより、Ａｓ注入時に発生する点欠
陥の発生量を大幅に低減させ、活性化の熱処理時にチャ
ネル領域を構成するｐ型不純物、即ちボロン（Ｂ）の再
拡散現象（ＴＥＤ）を抑制することができる。これによ
り、図１３に示すように、チャネルの不純物分布濃度
が、チャネルの両端で高く、中央で低くなる現象を従来
よりも大幅に緩和することができる。従って、逆短チャ
ネル効果が従来に比べて格段に抑制される。そして、Ｐ
のイオン注入により、上述の界面間の距離を確保し、ｐ
ｎ接合リーク電流の増大を抑制することができる。
【００２２】
【課題を解決するための手段】上述の知見に基づいて、
上記目的を達成するために、本発明に係る半導体装置
は、ＮＭＯＳトランジスタを備える半導体装置であっ
て、ＮＭＯＳトランジスタが、ｎ型不純物として主とし
てヒ素（Ａｓ）を含む浅い接合のｎ型のソース／ドレイ
ン・メイン領域と、ｎ型のソース／ドレイン・メイン領
域に接してその下方に設けられ、ソース／ドレイン・メ
イン領域の不純物濃度より低い不純物濃度でｎ型不純物
としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度がＡｓ濃
度より高いｎ型のソース／ドレイン・バッファ領域とを
備えていることを特徴としている。
上記目的を達成するために、本発明に係る半導体装置
は、ＮＭＯＳトランジスタを備える半導体装置であっ
て、ＮＭＯＳトランジスタが、ｎ型不純物として主とし
てヒ素（Ａｓ）を含む浅い接合のｎ型のソース／ドレイ
ン・メイン領域と、ｎ型のソース／ドレイン・メイン領
域に接してその下方に設けられ、ソース／ドレイン・メ
イン領域の不純物濃度より低い不純物濃度でｎ型不純物
としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度がＡｓ濃
度より高いｎ型のソース／ドレイン・バッファ領域とを
備えていることを特徴としている。
【００２３】本発明では、低い注入エネルギーでＡｓイ
オンをイオン注入することにより、浅い接合のｎ型のソ
ース／ドレイン・メイン領域を形成して逆短チャネル効
果を抑制し、Ｐイオンをイオン注入して形成したソース
／ドレイン・バッファ領域を備えることにより、上述の
界面間の距離を確保してｐｎ接合リーク電流を低減させ
る。
オンをイオン注入することにより、浅い接合のｎ型のソ
ース／ドレイン・メイン領域を形成して逆短チャネル効
果を抑制し、Ｐイオンをイオン注入して形成したソース
／ドレイン・バッファ領域を備えることにより、上述の
界面間の距離を確保してｐｎ接合リーク電流を低減させ
る。
【００２４】ＮＭＯＳトランジスタがエクステンション
領域を備えるときには、ソース／ドレイン・バッファ領
域は、エクステンション領域の少なくともチャネル領域
側には形成されていない。
領域を備えるときには、ソース／ドレイン・バッファ領
域は、エクステンション領域の少なくともチャネル領域
側には形成されていない。
【００２５】本発明に係る半導体装置を製造する方法
は、ＮＭＯＳトランジスタを備える半導体装置の製造方
法であって、ＮＭＯＳトランジスタを備える半導体装置
の製造方法であって、ＮＭＯＳトランジスタの形成領域
にｎ型不純物をイオン注入してｎ型のソース／ドレイン
領域を形成する際、逆短チャネル効果を抑制できる低注
入エネルギーレベルでヒ素（Ａｓ）イオンをイオン注入
し、引き続いて、Ａｓ注入領域中に注入イオン濃度のピ
ーク領域を形成するように、Ａｓイオンの注入エネルギ
ーより低い注入エネルギーで、リン（Ｐ）イオンをイオ
ン注入する２段イオン注入工程と、熱処理を施してＡｓ
イオン及びＰイオンを活性化する工程とを備えることを
特徴としている。
は、ＮＭＯＳトランジスタを備える半導体装置の製造方
法であって、ＮＭＯＳトランジスタを備える半導体装置
の製造方法であって、ＮＭＯＳトランジスタの形成領域
にｎ型不純物をイオン注入してｎ型のソース／ドレイン
領域を形成する際、逆短チャネル効果を抑制できる低注
入エネルギーレベルでヒ素（Ａｓ）イオンをイオン注入
し、引き続いて、Ａｓ注入領域中に注入イオン濃度のピ
ーク領域を形成するように、Ａｓイオンの注入エネルギ
ーより低い注入エネルギーで、リン（Ｐ）イオンをイオ
ン注入する２段イオン注入工程と、熱処理を施してＡｓ
イオン及びＰイオンを活性化する工程とを備えることを
特徴としている。
【００２６】好適には、ＮＭＯＳトランジスタに求めら
れる所定の電気特性を得るようにＡｓのイオン注入量を
設定し、Ｐのイオン注入領域がＡｓのイオン注入領域を
越えて下方に拡がるように、Ｐイオンのイオン注入エネ
ルギー及びイオン注入量を設定する。また、実用的に
は、Ａｓの注入エネルギーは１５ｋｅＶ以下であり、Ｐ
の注入エネルギーは１５ｋｅＶ以下であり、かつＡｓの
注入エネルギーより低い。また、Ａｓのイオン注入量
は、２×１０15cm2 以上１×１０16cm2 以下であり、Ｐ
のイオン注入量は５×１０14／cm2 以上１×１０15／cm
2 以下である。
れる所定の電気特性を得るようにＡｓのイオン注入量を
設定し、Ｐのイオン注入領域がＡｓのイオン注入領域を
越えて下方に拡がるように、Ｐイオンのイオン注入エネ
ルギー及びイオン注入量を設定する。また、実用的に
は、Ａｓの注入エネルギーは１５ｋｅＶ以下であり、Ｐ
の注入エネルギーは１５ｋｅＶ以下であり、かつＡｓの
注入エネルギーより低い。また、Ａｓのイオン注入量
は、２×１０15cm2 以上１×１０16cm2 以下であり、Ｐ
のイオン注入量は５×１０14／cm2 以上１×１０15／cm
2 以下である。
【００２７】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。半導体装置の実施形態例 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置の要部
の構成を示す断面図である。本実施形態例の半導体装置
は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳと表記す
る）であって、ＣＭＯＳの一部を構成するＮＭＯＳトラ
ンジスタ（以下、ＮＭＯＳと表記する）の構成を除い
て、従来のＣＭＯＳと同じ構成を備えている。
例を挙げて本発明の実施の形態を具体的かつ詳細に説明
する。半導体装置の実施形態例 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置の要部
の構成を示す断面図である。本実施形態例の半導体装置
は、ＣＭＯＳトランジスタ（以下、ＣＭＯＳと表記す
る）であって、ＣＭＯＳの一部を構成するＮＭＯＳトラ
ンジスタ（以下、ＮＭＯＳと表記する）の構成を除い
て、従来のＣＭＯＳと同じ構成を備えている。
【００２８】本実施形態例のＮＭＯＳ１０は、図１に示
すように、素子分離領域１４によって区画されたＮＭＯ
Ｓ形成領域１６のｐ型シリコン基板１２にｐウェル２８
を有する。ｐウェル２８の上層部には、中央にｐ型のチ
ャネル領域３０、チャネル領域３０を挟んで対向し、ｎ
型不純物としてヒ素（Ａｓ）を含む２個のｎ−エクステ
ンション領域３６、及びエクステンション領域３６の外
側に設けられ、それぞれｎ型不純物として主としてヒ素
（Ａｓ）を含むソース／ドレイン・メイン領域４６が、
形成されている。
すように、素子分離領域１４によって区画されたＮＭＯ
Ｓ形成領域１６のｐ型シリコン基板１２にｐウェル２８
を有する。ｐウェル２８の上層部には、中央にｐ型のチ
ャネル領域３０、チャネル領域３０を挟んで対向し、ｎ
型不純物としてヒ素（Ａｓ）を含む２個のｎ−エクステ
ンション領域３６、及びエクステンション領域３６の外
側に設けられ、それぞれｎ型不純物として主としてヒ素
（Ａｓ）を含むソース／ドレイン・メイン領域４６が、
形成されている。
【００２９】ソース／ドレイン・メイン領域４６は、低
い注入エネルギーにより浅い接合として形成されてい
る。エクステンション領域３６の一部及びソース／ドレ
イン・メイン領域４６に接してその下方に、ｎ型不純物
としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度がＡｓ濃
度より低いｎ−ソース／ドレイン・バッファ領域４８
が、形成されている。本実施形態例では、エクステンシ
ョン領域３６のＡｓ濃度は５×１０19cm2 から２×１０
20cm2 、ソース／ドレイン・メイン領域４６のＡｓ濃度
は１×１０20cm2 から５×１０21cm2 、ソース／ドレイ
ン・バッファ領域４８のＰ濃度は１×１０18cm2 から５
×１０19cm2 である。
い注入エネルギーにより浅い接合として形成されてい
る。エクステンション領域３６の一部及びソース／ドレ
イン・メイン領域４６に接してその下方に、ｎ型不純物
としてＡｓ及びリン（Ｐ）を含み、かつＰ濃度がＡｓ濃
度より低いｎ−ソース／ドレイン・バッファ領域４８
が、形成されている。本実施形態例では、エクステンシ
ョン領域３６のＡｓ濃度は５×１０19cm2 から２×１０
20cm2 、ソース／ドレイン・メイン領域４６のＡｓ濃度
は１×１０20cm2 から５×１０21cm2 、ソース／ドレイ
ン・バッファ領域４８のＰ濃度は１×１０18cm2 から５
×１０19cm2 である。
【００３０】また、ｐウェル２８の上には、ＳｉＮ膜等
の絶縁膜からなるサイドウォール４２を備え、ゲート酸
化膜３１及びポリシリコン層３２からなるゲート電極３
３が設けてある。ゲート電極３３及びソース／ドレイン
・メイン領域４６の表層には、ＣｏＳｉ 2 層５２が形成
されている。
の絶縁膜からなるサイドウォール４２を備え、ゲート酸
化膜３１及びポリシリコン層３２からなるゲート電極３
３が設けてある。ゲート電極３３及びソース／ドレイン
・メイン領域４６の表層には、ＣｏＳｉ 2 層５２が形成
されている。
【００３１】以上の構成により、本実施形態例のＮＭＯ
Ｓ１０は、低い注入エネルギーでＡｓイオンをイオン注
入することにより、浅い接合のｎ型のソース／ドレイン
領域を形成して逆短チャネル効果を抑制し、Ｐイオンを
イオン注入して形成したバッファ領域を備えることによ
り、前述の界面間の距離を確保してｐｎ接合リーク電流
を低減させることができる。よって、本実施形態例のＮ
ＭＯＳ１０は、所定のゲート電圧下でのｐｎ接合リーク
電流が小さい。また、ＮＭＯＳ１０は、逆短チャネル効
果が小さいので、ゲート長の寸法に対する大きなマージ
ンを有しつつ所定のしきい値電圧を示す。従って、ＮＭ
ＯＳの製品歩留りを向上させることができる。
Ｓ１０は、低い注入エネルギーでＡｓイオンをイオン注
入することにより、浅い接合のｎ型のソース／ドレイン
領域を形成して逆短チャネル効果を抑制し、Ｐイオンを
イオン注入して形成したバッファ領域を備えることによ
り、前述の界面間の距離を確保してｐｎ接合リーク電流
を低減させることができる。よって、本実施形態例のＮ
ＭＯＳ１０は、所定のゲート電圧下でのｐｎ接合リーク
電流が小さい。また、ＮＭＯＳ１０は、逆短チャネル効
果が小さいので、ゲート長の寸法に対する大きなマージ
ンを有しつつ所定のしきい値電圧を示す。従って、ＮＭ
ＯＳの製品歩留りを向上させることができる。
【００３２】製造方法の実施形態例
本実施形態例は、本発明に係る半導体装置の製造方法の
実施形態の一例であって、図２（ａ）から（ｃ）、図３
（ｄ）から（ｆ）、図４（ｇ）から（ｉ）、及び図５
（ｊ）と（ｋ）は、それぞれ、本実施形態例の方法に従
ってＣＭＯＳを製造する際の工程毎の基板断面を示す断
面図である。本実施形態例では、先ず、図２（ａ）に示
すように、ｐ型シリコン基板１２にＬＯＣＯＳ法等によ
り素子分離領域１４を形成して、ＮＭＯＳ形成領域１６
と、ＰＭＯＳ形成領域１８とに区画し、次いで基板全面
に保護膜として酸化膜２０を成膜する。
実施形態の一例であって、図２（ａ）から（ｃ）、図３
（ｄ）から（ｆ）、図４（ｇ）から（ｉ）、及び図５
（ｊ）と（ｋ）は、それぞれ、本実施形態例の方法に従
ってＣＭＯＳを製造する際の工程毎の基板断面を示す断
面図である。本実施形態例では、先ず、図２（ａ）に示
すように、ｐ型シリコン基板１２にＬＯＣＯＳ法等によ
り素子分離領域１４を形成して、ＮＭＯＳ形成領域１６
と、ＰＭＯＳ形成領域１８とに区画し、次いで基板全面
に保護膜として酸化膜２０を成膜する。
【００３３】次いで、図２（ｂ）に示すように、フォト
レジスト膜を成膜し、パターニングしてＮＭＯＳ形成領
域１６上を覆うマスク２０を形成し、ＰＭＯＳ形成領域
１８にｎ型不純物としてリン（Ｐ）をイオン注入してｎ
ウェル２２を形成し、次いでヒ素（Ａｓ）をイオン注入
して、ｎ−チャネル領域２４を形成する。次に、図２
（ｃ）に示すように、フォトレジスト膜を成膜し、パタ
ーニングしてＰＭＯＳ形成領域１８上を覆うマスク２６
を形成し、ＮＭＯＳ形成領域１６にｐ型不純物としてボ
ロン（Ｂ）をイオン注入してｐウェル２８を形成し、次
いで３０ｋｅＶの注入エネルギー、１．０×１０13／cm
2 でＢイオンをイオン注入して、ｐ−チャネル領域３０
を形成する。
レジスト膜を成膜し、パターニングしてＮＭＯＳ形成領
域１６上を覆うマスク２０を形成し、ＰＭＯＳ形成領域
１８にｎ型不純物としてリン（Ｐ）をイオン注入してｎ
ウェル２２を形成し、次いでヒ素（Ａｓ）をイオン注入
して、ｎ−チャネル領域２４を形成する。次に、図２
（ｃ）に示すように、フォトレジスト膜を成膜し、パタ
ーニングしてＰＭＯＳ形成領域１８上を覆うマスク２６
を形成し、ＮＭＯＳ形成領域１６にｐ型不純物としてボ
ロン（Ｂ）をイオン注入してｐウェル２８を形成し、次
いで３０ｋｅＶの注入エネルギー、１．０×１０13／cm
2 でＢイオンをイオン注入して、ｐ−チャネル領域３０
を形成する。
【００３４】続いて、図３（ｄ）に示すように、酸化膜
２０をエッチバックし、更に基板全面にゲート酸化膜３
１及びポリシリコン層３２を成膜する。次いで、パター
ニングして、図３（ｅ）に示すように、ゲート電極３３
を形成する。次に、図３（ｆ）に示すように、フォトレ
ジスト膜を成膜し、パターニングしてＰＭＯＳ形成領域
１８上を覆うマスク３４を形成し、ＮＭＯＳ形成領域１
６にｎ型不純物としてＡｓイオンをイオン注入してｎ−
エクステンション領域３６をｐウェル２８の上層部に形
成する。続いて、ランプアニールによる熱処理を施し、
活性化する。
２０をエッチバックし、更に基板全面にゲート酸化膜３
１及びポリシリコン層３２を成膜する。次いで、パター
ニングして、図３（ｅ）に示すように、ゲート電極３３
を形成する。次に、図３（ｆ）に示すように、フォトレ
ジスト膜を成膜し、パターニングしてＰＭＯＳ形成領域
１８上を覆うマスク３４を形成し、ＮＭＯＳ形成領域１
６にｎ型不純物としてＡｓイオンをイオン注入してｎ−
エクステンション領域３６をｐウェル２８の上層部に形
成する。続いて、ランプアニールによる熱処理を施し、
活性化する。
【００３５】次いで、図４（ｇ）に示すように、フォト
レジスト膜を成膜し、パターニングしてＮＭＯＳ形成領
域１６上を覆うマスク３８を形成し、ＰＭＯＳ形成領域
１８にＢイオンをイオン注入してｐ−エクステンション
領域４０をｎウェル２２の上層部に形成する。次いで、
基板全面にＳｉＮ膜等の絶縁膜を成長させ、パターニン
グして、図４（ｈ）に示すように、ゲート電極３３にサ
イドウォール４２を形成する。続いて、次に、図４
（ｉ）に示すように、フォトレジスト膜を成膜し、パタ
ーニングしてＮＭＯＳ形成領域１６のみを露出するマス
ク４４を形成し、以下の条件で、ＮＭＯＳ形成領域１６
にＡｓイオンをイオン注入し、次いでＰイオンをイオン
注入する。次いで、熱処理を施して、それぞれ、ｎ−ソ
ース／ドレイン・メイン領域４６及びｎ−ソース／ドレ
イン・バッファ領域４８を形成する。
レジスト膜を成膜し、パターニングしてＮＭＯＳ形成領
域１６上を覆うマスク３８を形成し、ＰＭＯＳ形成領域
１８にＢイオンをイオン注入してｐ−エクステンション
領域４０をｎウェル２２の上層部に形成する。次いで、
基板全面にＳｉＮ膜等の絶縁膜を成長させ、パターニン
グして、図４（ｈ）に示すように、ゲート電極３３にサ
イドウォール４２を形成する。続いて、次に、図４
（ｉ）に示すように、フォトレジスト膜を成膜し、パタ
ーニングしてＮＭＯＳ形成領域１６のみを露出するマス
ク４４を形成し、以下の条件で、ＮＭＯＳ形成領域１６
にＡｓイオンをイオン注入し、次いでＰイオンをイオン
注入する。次いで、熱処理を施して、それぞれ、ｎ−ソ
ース／ドレイン・メイン領域４６及びｎ−ソース／ドレ
イン・バッファ領域４８を形成する。
【００３６】
Ａｓイオン注入条件
注入エネルギー ：１０ｋｅＶ
ドーズ量 ：５×１０15cm2
Ｐイオン注入条件
注入エネルギー ：５ｋｅＶ
ドーズ量 ：５×１０14cm2
熱処理条件
熱処理温度 ：１０００℃
処理時間 ：１０秒
【００３７】続いて、次に、図５（ｊ）に示すように、
フォトレジスト膜を成膜し、パターニングしてＰＭＯＳ
形成領域１８のみを露出するマスク５０を形成し、ＰＭ
ＯＳ形成領域１８にＢイオンをイオン注入して、ｐ−ソ
ース／ドレイン領域５２を形成する。次に、基板全面に
ランプアニール処理により熱酸化膜を成長させ、次いで
エッチバックして、シリサイド化を施して、図５（ｋ）
に示すようにＣｏＳｉ2 層５４をゲート電極３３、ソー
ス／ドレイン領域４６、５２の表層に形成する。
フォトレジスト膜を成膜し、パターニングしてＰＭＯＳ
形成領域１８のみを露出するマスク５０を形成し、ＰＭ
ＯＳ形成領域１８にＢイオンをイオン注入して、ｐ−ソ
ース／ドレイン領域５２を形成する。次に、基板全面に
ランプアニール処理により熱酸化膜を成長させ、次いで
エッチバックして、シリサイド化を施して、図５（ｋ）
に示すようにＣｏＳｉ2 層５４をゲート電極３３、ソー
ス／ドレイン領域４６、５２の表層に形成する。
【００３８】本実施形態例方法では、２回連続イオン注
入により、浅い接合のソース／ドレインのメイン領域４
６とバッファ領域４８をＮＭＯＳ形成領域１６に形成し
ているので、製造プロセスが容易であって、製造コスト
が低い。
入により、浅い接合のソース／ドレインのメイン領域４
６とバッファ領域４８をＮＭＯＳ形成領域１６に形成し
ているので、製造プロセスが容易であって、製造コスト
が低い。
【００３９】
【発明の効果】本発明によれば、低い注入エネルギーで
形成された浅い接合のｎ型のソース／ドレイン・メイン
領域と、ｎ型のソース／ドレイン・メイン領域に接して
その下方に、ソース／ドレイン・メイン領域の不純物濃
度より低い不純物濃度でｎ型不純物としてＡｓ及びリン
（Ｐ）を含み、かつＰ濃度がＡｓ濃度より低いｎ型のソ
ース／ソレイン・バッファ領域をＮＭＯＳトランジスタ
に形成することにより、逆短チャネル効果を抑制し、か
つｐｎ接合リーク電流の小さいＮＭＯＳトランジスタを
備える半導体装置を実現している。
形成された浅い接合のｎ型のソース／ドレイン・メイン
領域と、ｎ型のソース／ドレイン・メイン領域に接して
その下方に、ソース／ドレイン・メイン領域の不純物濃
度より低い不純物濃度でｎ型不純物としてＡｓ及びリン
（Ｐ）を含み、かつＰ濃度がＡｓ濃度より低いｎ型のソ
ース／ソレイン・バッファ領域をＮＭＯＳトランジスタ
に形成することにより、逆短チャネル効果を抑制し、か
つｐｎ接合リーク電流の小さいＮＭＯＳトランジスタを
備える半導体装置を実現している。
【００４０】本発明方法は、ＮＭＯＳトランジスタの形
成領域にｎ型不純物をイオン注入してｎ型のソース／ド
レイン領域を形成する際、低注入エネルギーレベルでヒ
素（Ａｓ）イオンをイオン注入し、引き続いてＡｓ注入
領域中に注入イオン濃度のピーク領域を形成するよう
に、Ａｓイオンの注入エネルギーより低い注入エネルギ
ーでリン（Ｐ）イオンをイオン注入する２段イオン注入
工程、次いで熱処理を施してＡｓイオン及びＰイオンを
活性化する工程を実施することにより、逆短チャネル効
果を抑制し、かつｐｎ接合リーク電流の小さいＮＭＯＳ
トランジスタを備える半導体装置を容易に製造すること
ができる。本発明方法では、２回連続イオン注入によ
り、浅い接合のソース／ドレインのメイン領域とバッフ
ァ領域をＮＭＯＳ形成領域に形成しているので、製造プ
ロセスが容易であって、製造コストが低い。
成領域にｎ型不純物をイオン注入してｎ型のソース／ド
レイン領域を形成する際、低注入エネルギーレベルでヒ
素（Ａｓ）イオンをイオン注入し、引き続いてＡｓ注入
領域中に注入イオン濃度のピーク領域を形成するよう
に、Ａｓイオンの注入エネルギーより低い注入エネルギ
ーでリン（Ｐ）イオンをイオン注入する２段イオン注入
工程、次いで熱処理を施してＡｓイオン及びＰイオンを
活性化する工程を実施することにより、逆短チャネル効
果を抑制し、かつｐｎ接合リーク電流の小さいＮＭＯＳ
トランジスタを備える半導体装置を容易に製造すること
ができる。本発明方法では、２回連続イオン注入によ
り、浅い接合のソース／ドレインのメイン領域とバッフ
ァ領域をＮＭＯＳ形成領域に形成しているので、製造プ
ロセスが容易であって、製造コストが低い。
【図１】図１は実施形態例の半導体装置の要部の構成を
示す断面図である。
示す断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、実施形態
例の方法に従ってＣＭＯＳを製造する際の工程毎の基板
断面を示す断面図である。
例の方法に従ってＣＭＯＳを製造する際の工程毎の基板
断面を示す断面図である。
【図３】図３（ｄ）から（ｆ）は、それぞれ、図２
（ｃ）に続いて、実施形態例の方法に従ってＣＭＯＳを
製造する際の工程毎の基板断面を示す断面図である。
（ｃ）に続いて、実施形態例の方法に従ってＣＭＯＳを
製造する際の工程毎の基板断面を示す断面図である。
【図４】図４（ｇ）から（ｉ）は、それぞれ、図３
（ｆ）に続いて、実施形態例の方法に従ってＣＭＯＳを
製造する際の工程毎の基板断面を示す断面図である。
（ｆ）に続いて、実施形態例の方法に従ってＣＭＯＳを
製造する際の工程毎の基板断面を示す断面図である。
【図５】図５（ｊ）と（ｋ）は、それぞれ、図４（ｉ）
に続いて、実施形態例の方法に従ってＣＭＯＳを製造す
る際の工程毎の基板断面を示す断面図である。
に続いて、実施形態例の方法に従ってＣＭＯＳを製造す
る際の工程毎の基板断面を示す断面図である。
【図６】図６（ａ）及び（ｂ）は、それぞれ、従来の製
造方法に従ってＮＭＯＳを製造する際の工程毎の基板断
面を示す基板断面図である。
造方法に従ってＮＭＯＳを製造する際の工程毎の基板断
面を示す基板断面図である。
【図７】ゲート長としきい値電圧との関係を示すグラフ
である。
である。
【図８】チャネル領域の不純物分布濃度を示す模式図で
ある。
ある。
【図９】ゲート電圧とｐｎ接合リーク電流との関係を示
すグラフである。
すグラフである。
【図１０】Ａｓイオンを１０ｋｅＶ及び５０ｋｅＶでイ
オン注入した際の基板面からの深さとその深さでの不純
物濃度を示すグラフである。
オン注入した際の基板面からの深さとその深さでの不純
物濃度を示すグラフである。
【図１１】Ａｓイオンを１０ｋｅＶ、次いでＰイオンを
４ｋｅＶでイオン注入した際の基板面からの深さとその
深さでの不純物濃度を示すグラフである。
４ｋｅＶでイオン注入した際の基板面からの深さとその
深さでの不純物濃度を示すグラフである。
【図１２】Ｐイオンを４ｋｅＶでイオン注入した際の基
板面からの深さとその深さでの不純物濃度を示すグラフ
である。
板面からの深さとその深さでの不純物濃度を示すグラフ
である。
【図１３】Ａｓイオンを１０ｋｅＶ、次いでＰイオンを
４ｋｅＶでイオン注入した際のチャネル領域の不純物分
布濃度を示す模式図である。
４ｋｅＶでイオン注入した際のチャネル領域の不純物分
布濃度を示す模式図である。
１０ 実施形態例のＮＭＯＳ
１２ ｐ型シリコン基板
１４ 素子分離領域
１６ ＮＭＯＳ形成領域
１８ ＰＭＯＳ形成領域
２０ 酸化膜
２２ ｎウェル
２４ ｎ−チャネル領域
２６ マスク
２８ ｐウェル
３０ ｐ−チャネル領域
３１ ゲート酸化膜
３２ ポリシリコン層
３３ ゲート電極
３４ マスク
３６ ｎ−エクステンション領域
３８ マスク
４０ ｐ−エクステンション領域
４２ サイドウォール
４４ マスク
４６ ｎ−ソース／ドレイン領域
４８ ｎ−バッファ領域
５０ マスク
５２ ｐ−ソース／ドレイン領域
５４ ＣｏＳｉ2 層
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−239632（ＪＰ，Ａ)
特開 平８−148679（ＪＰ，Ａ)
特開 昭61−216364（ＪＰ，Ａ)
特開 平11−87706（ＪＰ，Ａ)
特開 昭62−229976（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (5)
- 【請求項１】 ＮＭＯＳトランジスタを備える半導体装
置の製造方法であって、ＮＭＯＳトランジスタの形成領
域にｎ型不純物をイオン注入してチャネル領域及びｎ型
のソース／ドレイン領域を形成する工程において、 素子分離領域により区画された前記ＮＭＯＳトランジス
タの形成領域にしきい値電圧調整用のチャネル領域を形
成するためのボロン（Ｂ）を注入する工程と、 前記ボロン（Ｂ）を注入する工程の後、前記ＮＭＯＳト
ランジスタの形成領域中の前記ソース／ドレイン領域と
なるべき領域に 逆短チャネル効果を抑制できる低注入エ
ネルギーレベルでヒ素（Ａｓ）イオンをイオン注入し、
引き続いて、Ａｓ注入領域中に注入イオン濃度のピーク
領域を形成するように、Ａｓイオンの注入エネルギーよ
り低い注入エネルギーで、リン（Ｐ）イオンをイオン注
入する２段イオン注入工程と、 熱処理を施して前記ソース／ドレイン領域となるべき領
域に注入された前記Ａｓイオン及び前記Ｐイオンを活性
化する工程とを備え、前記ボロン（Ｂ）の再拡散を抑制すること を特徴とする
半導体装置の製造方法。 - 【請求項２】 ２段イオン注入工程に先立って、ＮＭＯ
Ｓトランジスタの形成領域にｎ型不純物をイオン注入し
て、ｎ型エクステンション領域を形成することを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 ＮＭＯＳトランジスタに求められる所定
の電気特性を得るようにＡｓイオンのイオン注入量を設
定し、Ｐのイオン注入領域がＡｓのイオン注入領域を越
えて下方に拡がるように、Ｐのイオン注入エネルギー及
びイオン注入量を設定することを特徴とする請求項１又
は２に記載の半導体装置の製造方法。 - 【請求項４】 Ａｓイオンの注入エネルギーは１５ｋｅ
Ｖ以下であり、Ｐイオンの注入エネルギーは１５ｋｅＶ
以下であり、かつＡｓイオンの注入エネルギーより低い
ことを特徴とする請求項１から３のうちのいずれか１項
に記載の半導体装置の製造方法。 - 【請求項５】 Ａｓイオンのイオン注入量は、２×１０
15／cm2以上１×１０16cm2 以下であり、Ｐイオンのイ
オン注入量は５×１０14／cm2以上１×１０ 15 ／ cm 2 以
下であることを特徴とする請求項１から４のうちのいず
れか１項に記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP03110799A JP3530410B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
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| KR10-2000-0006100A KR100376295B1 (ko) | 1999-02-09 | 2000-02-09 | 반도체장치 및 그 제조방법 |
| US09/828,862 US7157322B2 (en) | 1999-02-09 | 2001-04-10 | Semiconductor device and method for manufacturing same |
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|---|---|---|---|
| JP03110799A JP3530410B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03110799A Expired - Fee Related JP3530410B2 (ja) | 1999-02-09 | 1999-02-09 | 半導体装置の製造方法 |
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| JPH0653232A (ja) * | 1992-08-03 | 1994-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| US5629220A (en) * | 1993-07-27 | 1997-05-13 | United Microelectronics Corporation | Method of manufacture of pull down transistor with drain off-set for low leakage SRAM's |
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| TW347591B (en) | 1996-05-20 | 1998-12-11 | Vanguard Int Semiconduct Corp | Process for producing field effect devices |
| US5677217A (en) | 1996-08-01 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for fabricating a mosfet device, with local channel doping and a titanium silicide gate |
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2000
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2001
- 2001-04-10 US US09/828,862 patent/US7157322B2/en not_active Expired - Fee Related
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