JPH08148679A

JPH08148679A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH08148679A
Application number: JP6286906A
Authority: JP
Inventors: Kenichi Kuroda; 謙一黒田; Shuji Ikeda; 修二池田; Hideyuki Miyazawa; 英之宮沢; Yasuhiro Taniguchi; 泰弘谷口; Kosuke Okuyama; 幸祐奥山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-11-21
Filing date: 1994-11-21
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】微細化されたＭＩＳＦＥＴの寄生抵抗、寄生
容量を低減し、駆動能力の向上、高速化を実現する。【構成】ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート絶
縁膜５を介してｐ^-型ウエル２の主面上に形成されたゲ
ート電極６と、ｐ^-型ウエル２に形成された高不純物濃
度のｎ⁺型半導体領域１１と、このｎ⁺型半導体領域１
１を取り囲むように形成されたｎ型半導体領域１２と、
このｎ型半導体領域１２とゲート電極６の下部のチャネ
ル領域との間に形成された低不純物濃度のｎ^-型半導体
領域８とで構成され、ｎ型半導体領域１２の不純物濃度
は、高不純物濃度のｎ⁺型半導体領域１１と低不純物濃
度のｎ^-型半導体領域８のほぼ中間程度に設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、微細化されたＭＩＳＦ
ＥＴ(Metal-Insulator-Semiconductor-Field-Effective
-Transister)の駆動能力の向上に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】メモリやマイクロプロセッサを始めとす
るＬＳＩの高集積化、高性能化を実現するためには、Ｌ
ＳＩを構成する素子の微細化技術、高性能化技術が不可
欠である。現在、ＬＳＩを構成する素子としては主にＭ
ＩＳＦＥＴが使用されていることから、ＭＩＳＦＥＴを
いかに微細化し、そして高性能化するかが重要な課題と
なる。

【０００３】ＭＩＳＦＥＴを微細化する上で考慮すべき
点には、次のような項目がある。

【０００４】（１）ドレイン領域とチャネル領域の近傍
の高電界領域で発生するチャネルホットエレクトロンに
よるＭＩＳＦＥＴの特性劣化。これは主に、高電界領域
で発生したチャネルホットエレクトロンがゲート絶縁膜
にトラップされる結果、チャネル電流の減少やしきい値
電圧の上昇が起こることによる。

【０００５】（２）微細化によってチャネル長が短くな
ると、ソース領域とドレイン領域の空乏層同士が接触し
てしまうためにゲート電圧の制御が不可能となってしま
う。これをパンチスルーと称している。

【０００６】（３）微細化につれてソース領域、ドレイ
ン領域の下部の半導体基板の不純物濃度も増加するの
で、ソース領域、ドレイン領域と半導体基板との間に形
成されるｐｎ接合の寄生容量が増加する。この寄生容量
は、ＬＳＩの高速動作を妨げる一因になる。

【０００７】上記した課題を解決しようとする従来技術
として、特開昭６１−２４１９６７号公報に記載された
ＭＩＳＦＥＴ構造がある。

【０００８】この公報に記載された第１のＭＩＳＦＥＴ
構造は、次のようなものである。

【０００９】ｐ型半導体基板の表面には、ゲート絶縁膜
を介してゲート電極が設けられており、ゲート電極の側
面にはサイドウォール・スペーサ（側壁絶縁膜）が設け
られている。このサイドウォール・スペーサの下部のｐ
型半導体基板の表面には、チャネル領域に接する低不純
物濃度のｎ^-型半導体領域が設けられており、さらにそ
の外側には、高不純物濃度のｎ⁺型半導体領域が設けら
れている。そして、この高不純物濃度のｎ⁺型半導体領
域の下部のｐ型半導体基板には、低不純物濃度のｎ型半
導体領域が設けられている。つまり、このＭＩＳＦＥＴ
は、低不純物濃度のｎ^-型半導体領域と高不純物濃度の
ｎ⁺型半導体領域とでソース領域、ドレイン領域を構成
した、いわゆるＬＤＤ(Lightly doped drain) 構造で構
成され、さらにこのソース領域、ドレイン領域の下部の
ｐ型半導体基板に低不純物濃度のｎ型半導体領域が設け
てある。

【００１０】周知のように、ＬＤＤ構造によれば、チャ
ネルホットエレクトロンによるＭＩＳＦＥＴの特性劣化
を防止し、さらにはチャネル長を短くした短チャネルＭ
ＩＳＦＥＴを得ることができる。そして、高不純物濃度
のｎ⁺型半導体領域（ソース領域、ドレイン領域）の下
部のｐ型半導体基板に低不純物濃度のｎ型半導体領域を
設けたことにより、このｎ型半導体領域とｐ型半導体基
板との間に形成されるｐｎ接合の寄生容量は、高不純物
濃度のｎ⁺型半導体領域とｐ型半導体基板との間に形成
されるｐｎ接合の寄生容量よりも小さくなる。つまり、
このＭＩＳＦＥＴは、ソース領域、ドレイン領域と基板
との間に形成されるｐｎ接合の寄生容量を低減すること
によって、高速化を図っている。

【００１１】前記公報に記載された第２のＭＩＳＦＥＴ
構造は、上記第１構造のＭＩＳＦＥＴのソース領域、ド
レイン領域の一部を構成する低不純物濃度のｎ^-型半導
体領域の下部のｐ型半導体基板に、この半導体基板より
も不純物濃度の高いｐ⁺型半導体領域を設けたものであ
る。このｐ⁺型半導体領域は、その上部のｎ^-型半導体
領域との間に形成されるｐｎ接合の空乏層の伸びを抑え
る作用をするので、パンチスルーを防止することがで
き、その結果、前記第１構造のＭＩＳＦＥＴよりもさら
にチャネル長を短くした短チャネルＭＩＳＦＥＴを得る
ことができる。

【００１２】特開平６−１９６７１１号公報は、ＭＩＳ
ＦＥＴのゲート電極をフローティングゲートとコントロ
ールゲートの二層構造で構成した、電気的に書込みと消
去が可能な不揮発性メモリに関するものである。前記公
報（特開昭６１−２４１９６７号）とは目的が異なる
が、この公報には、二種のＭＩＳＦＥＴ構造が開示され
ている。

【００１３】第１のＭＩＳＦＥＴ構造は、ソース領域ま
たはドレイン領域の一部を構成する低不純物濃度のｎ^-
型半導体領域がフローティングゲート下部のチャネル領
域の一方のみに接するように設けられ、その外側にはチ
ャネル領域に接しないように、ヒ素およびリンを不純物
とする高不純物濃度のｎ⁺型半導体領域が形成されてい
る。そして、チャネル領域の他方には、チャネル領域に
接するように、高不純物濃度のｎ⁺型半導体領域が形成
されている。つまり、このＭＩＳＦＥＴは、ソース領
域、ドレイン領域の一方のみがＬＤＤ構造で構成されて
いる。

【００１４】第２のＭＩＳＦＥＴ構造は、低不純物濃度
のｎ^-型半導体領域がフローティングゲート下部のチャ
ネル領域の一方に接しないように形成され、さらにその
外側に高不純物濃度のｎ⁺型半導体領域とそれを囲む低
不純物濃度のｎ型半導体領域が形成されている。また、
チャネル領域の他方には、チャネル領域に接するように
高不純物濃度のｎ⁺型半導体領域とそれを囲む低不純物
濃度の第２のｎ型半導体領域が形成されている。つま
り、このＭＩＳＦＥＴは、ソース領域、ドレイン領域の
一方がチャネル領域に接しないような二重ドレイン構
造、他方がチャネル領域に接するような二重ドレイン構
造で構成され、かつソース領域、ドレイン領域のいずれ
か一方（二重ドレインがチャネル領域から離間して形成
されている方）がＬＤＤ構造で構成されている。

【００１５】上記した第１または第２のＭＩＳＦＥＴ構
造とすることにより、ソース領域、ドレイン領域のいず
れか一方を共有する（互いに隣接した）２つの不揮発性
メモリのうち、一方の不揮発性メモリ（高不純物濃度の
ｎ⁺型半導体領域がフローティングゲートに接している
不揮発性メモリ）のみのフローティングゲートからエレ
クトロンを高不純物濃度のｎ⁺型半導体領域に放出して
書き込みを行なうことが可能となる。

【００１６】

【発明が解決しようとする課題】前記特開昭６１−２４
１９６７号公報記載のＭＩＳＦＥＴ構造は、ソース領
域、ドレイン領域と基板との間に形成されるｐｎ接合の
寄生容量の低減を図るものであるが、ＬＤＤ構造におけ
る低不純物濃度のｎ^-型半導体領域の寄生抵抗によるチ
ャネル電流の減少については対策がなされていなかっ
た。

【００１７】すなわち、図４６（上記従来技術の第１の
ＭＩＳＦＥＴ構造）および図４７（上記従来技術の第２
のＭＩＳＦＥＴ構造）に示すように、実際のＭＩＳＦＥ
Ｔにおいては、ソース領域またはドレイン領域の電極取
出し部とチャネル領域との間に、高不純物濃度のｎ⁺型
半導体領域の寄生抵抗Ｒs1またはＲd1と、低不純物濃度
のｎ^-型半導体領域の寄生抵抗Ｒs2またはＲd2との直列
抵抗が形成される。

【００１８】ＭＩＳＦＥＴのゲート電極、ドレイン領
域、ソース領域に加わる実効電圧を各々Ｖgeff( ゲート
電圧) 、Ｖdeff( ドレイン電圧) 、Ｖseff( ソース電
圧) とすれば、Ｖgeff＝Ｖg −（Ｒs1＋Ｒs2）×Ｉds Ｖdeff＝Ｖd −（Ｒd1＋Ｒd2）×Ｉds Ｖseff＝ (Ｒs1＋Ｒs2) ×Ｉds となる（ただし、Ｉdsはチャネル電流、Ｖs は０Ｖ）。

【００１９】従って、前述した寄生抵抗が大きいと、各
々の実効電圧が減少してしまうのでチャネル電流も減少
する。さらに、実効ソース電圧（Ｖseff）がｐ型半導体
基板よりも高くなるので、基板効果によってしきい値電
圧（Ｖth）も上昇し、チャネル電流がさらに減少してし
まう。

【００２０】具体的な数値により、さらに詳しく説明す
る。

【００２１】一般に、ＬＤＤ構造における高不純物濃度
のｎ⁺型半導体領域のシート抵抗は、数十Ω/ □（典型
的には５０〜１００Ω/ □）と低いのに対し、低不純物
濃度のｎ^-型半導体領域のシート抵抗は数K Ω/ □（典
型的には３〜５K Ω/ □）と１桁以上高い。そのため、
ＬＤＤ構造の場合は、低不純物濃度のｎ^-型半導体領域
がない、いわゆるシングルドレイン構造の場合に比べて
寄生抵抗が増加してしまう。

【００２２】例えばＭＩＳＦＥＴのチャネル幅を１５μ
m 、ゲート電極の端部からソース領域、ドレイン領域の
電極取出し部までの距離をそれぞれ0.５μm 程度, 低不
純物濃度のｎ^-型半導体領域の一端から他端までの長さ
を0.２μm 程度とすると、典型的なシングルドレイン構
造の場合のソース領域、ドレイン領域の寄生抵抗は５Ω
であるのに対し、ＬＤＤ構造の場合のソース領域、ドレ
イン領域の寄生抵抗は８０Ωと大きくなる。そのため、
例えば動作電圧が５Ｖのときのチャネル電流を６mAとす
ると、上記寄生抵抗による電圧降下は、シングルドレイ
ン構造の場合には0.０３Ｖと動作電圧の0.６％であるの
に対し、ＬＤＤ構造の場合には0.５Ｖと動作電圧の１０
％にも達してしまう。

【００２３】従って、上記従来技術のＭＩＳＦＥＴ構造
は、チャネル長を短くした短チャネルＭＩＳＦＥＴによ
って性能が向上するにもかかわらず、ソース領域、ドレ
イン領域の寄生抵抗のために期待した特性が得られない
という問題が生じる。

【００２４】他方、前記特開平６−１９６７１１号公報
記載のＭＩＳＦＥＴ構造は、ソース領域、ドレイン領域
の一方のｎ⁺型半導体領域のみがチャネル領域に接し、
他方は接していないので、ホットエレクトロンによる特
性変動が生じやすいという問題がある。

【００２５】また、ゲート絶縁膜の膜厚が薄い場合に
は、動作中にゲート絶縁膜をエレクトロンが移動し( リ
ーク電流) 、ゲート絶縁膜の膜質の劣化を招く危険性も
ある。なお、この従来技術は、通常の読出し動作時に加
わる電圧差を小さくすることによって、この危険性を低
減している。

【００２６】さらに、論理回路を構成するＭＩＳＦＥＴ
のように、ソース領域、ドレイン領域の一方がある状態
ではソース領域として使用され、他の状態ではドレイン
領域として使用されるようなＭＩＳＦＥＴには、この従
来技術の構造を適用することができない。

【００２７】本発明の目的は、微細化されたＭＩＳＦＥ
Ｔの寄生抵抗を減少させて、チャネル電流を増加させる
技術を提供することにある。

【００２８】本発明の他の目的は、微細化されたＭＩＳ
ＦＥＴの寄生容量を減少させて、高速動作を可能にする
技術を提供することにある。

【００２９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００３０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００３１】（１）本発明の半導体集積回路装置は、第
１導電型の半導体基板の主面上にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の両側の前記
半導体基板の主面に設けられた第２導電型の第１半導体
領域と、前記第１半導体領域を取り囲むように設けら
れ、前記第１半導体領域よりも不純物濃度の低い第２導
電型の第２半導体領域と、前記第２半導体領域と前記ゲ
ート電極の下部のチャネル領域との間に設けられ、前記
第２半導体領域よりも不純物濃度の低い第２導電型の第
３半導体領域とを備えたＭＩＳＦＥＴを有している。

【００３２】（２）本発明の半導体集積回路装置は、第
１導電型の半導体基板の主面上にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の両側の前記
半導体基板の主面に設けられた第２導電型の第１半導体
領域と、前記第１半導体領域を取り囲むように設けら
れ、前記第１半導体領域よりも不純物濃度の低い第２導
電型の第２半導体領域と、前記第２半導体領域と前記ゲ
ート電極の下部のチャネル領域との間に設けられ、前記
第２半導体領域よりも不純物濃度の低い第２導電型の第
３半導体領域と、前記第３半導体領域の下部および前記
第２半導体領域のチャネル領域側の側面部に設けられ、
前記半導体基板よりも不純物濃度の高い第１導電型の第
４半導体領域とを備えたＭＩＳＦＥＴを有している。

【００３３】（３）本発明の半導体集積回路装置は、第
１導電型の半導体基板の主面上にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の両側の前記
半導体基板の主面に設けられた第２導電型の第１半導体
領域と、前記第１半導体領域を取り囲むように設けら
れ、前記第１半導体領域よりも不純物濃度の低い第２導
電型の第２半導体領域と、前記第２半導体領域と前記ゲ
ート電極の下部のチャネル領域との間に設けられ、前記
第２半導体領域よりも不純物濃度の低い第２導電型の第
３半導体領域と、前記チャネル領域、前記第１半導体領
域、前記第２半導体領域および前記第３半導体領域の全
体を取り囲むように設けられ、前記半導体基板よりも不
純物濃度の高い第１導電型の第５半導体領域とを備えた
ＭＩＳＦＥＴを有している。

【００３４】（４）本発明の半導体集積回路装置は、第
１導電型の半導体基板の主面上にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の両側の前記
半導体基板の主面に設けられた第２導電型の第１半導体
領域と、前記第１半導体領域を取り囲むように設けら
れ、前記第１半導体領域よりも不純物濃度の低い第２導
電型の第２半導体領域と、前記第２半導体領域を取り囲
むように設けられ、前記第２半導体領域よりも不純物濃
度の低い第２導電型の第６半導体領域と、前記チャネル
領域、前記第１半導体領域、前記第２半導体領域および
前記第６半導体領域の全体を取り囲むように設けられ、
前記半導体基板よりも不純物濃度の高い第１導電型の第
５半導体領域とを備えたＭＩＳＦＥＴを有している。

【００３５】（５）本発明の半導体集積回路装置は、前
記ＭＩＳＦＥＴのゲート電極、第１半導体領域のうち、
少なくとも前記第１半導体領域の表面に低抵抗層を設け
たものである。

【００３６】（６）本発明の半導体集積回路装置は、前
記半導体基板を、ＭＩＳＦＥＴのソース領域、ドレイン
領域の底部に接するように絶縁層を設けたＳＯＩ基板で
構成したものである。

【００３７】（７）本発明の半導体集積回路装置の製造
方法は、前記ＭＩＳＦＥＴを形成する際、第１導電型の
半導体基板の主面上にゲート絶縁膜を介してゲート電極
を形成する工程と、前記ゲート電極の両側の前記半導体
基板の主面に、前記ゲート電極をマスクにして不純物を
導入することにより、第２導電型の第３半導体領域を形
成する工程と、前記ゲート電極の両側の前記半導体基板
の主面に、前記ゲート電極およびその側面に形成したサ
イドウォール・スペーサをマスクにして不純物を導入す
ることにより、第２導電型の第１半導体領域を形成する
工程と、前記ゲート電極の両側の前記半導体基板の主面
に、前記ゲート電極および前記サイドウォール・スペー
サをマスクにして不純物を導入することにより、第２導
電型の第２半導体領域を形成する工程とを含むものであ
る。

【００３８】

【作用】上記した手段（１）によれば、ＭＩＳＦＥＴの
ソース領域、ドレイン領域を構成する高不純物濃度の第
１半導体領域と低不純物濃度の第３半導体領域との間
に、それらのほぼ中間程度の不純物濃度を有する第２半
導体領域を設けたことにより、第３半導体領域のチャネ
ル領域方向の距離が実効的に短くなる結果、第３半導体
領域の寄生抵抗が小さくなる。

【００３９】また、第２半導体領域がない場合には存在
した第３半導体領域の残りの領域は、第３半導体領域よ
りも不純物濃度の高い第２半導体領域で構成されるの
で、第２半導体領域の寄生抵抗がさらに小さくなる結
果、電圧降下が減少し、チャネル電流が増加する。

【００４０】上記した手段（２）によれば、前記手段
（１）と同様の作用が得られることに加え、第４半導体
領域を設けたことにより、第３半導体領域および第２半
導体領域のそれぞれの空乏層の延びを抑えることができ
るので、ＭＩＳＦＥＴのチャネル長をさらに短くするこ
とができる。

【００４１】上記した手段（３）によれば、前記手段
（１）と同様の作用が得られることに加え、第５半導体
領域を設けたことにより、第３半導体領域および第２半
導体領域のそれぞれの空乏層の延びを抑えることができ
るので、ＭＩＳＦＥＴのチャネル長をさらに短くするこ
とができる。

【００４２】上記した手段（４）によれば、前記手段
（１）と同様の作用が得られることに加え、第２半導体
領域と第５半導体領域との間に低不純物濃度の第６半導
体領域を設けたことにより、ｐｎ接合で構成される寄生
容量を減少させることができる。

【００４３】上記した手段（５）によれば、前記手段
（１）と同様の作用が得られることに加え、低抵抗層を
設けたことにより、ソース領域、ドレイン領域の寄生抵
抗が減少するので、チャネル電流をさらに増加させるこ
とができる。

【００４４】上記した手段（６）によれば、半導体基板
をＳＯＩ構造で構成したことにより、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域の空乏層の広がりを抑制するこ
とができるので、さらに寄生容量を低減することができ
る。

【００４５】上記した手段（７）によれば、第１半導体
領域およびそれを取り囲む第２半導体領域をゲート電極
に対して自己整合的に形成することができるので、寄生
抵抗と寄生容量とを安定に減少させることができる。ま
た、同一のマスクを使って第１半導体領域と第２半導体
領域を形成するので製造工程の増加を少なくすることが
できる。

【００４６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。

【００４７】（実施例１）図１は、本発明の実施例１で
ある半導体集積回路装置の要部を示す断面図である。

【００４８】この半導体集積回路装置は、ｎチャネル型
ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ、つ
まり相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）で半導体メ
モリあるいはマイクロプロセッサなどの集積回路を構成
している。

【００４９】ｎチャネル型ＭＩＳＦＥＴＱｎは、ｐ^-型
の半導体基板１に形成されたｐ^-型ウエル２の主面のフ
ィールド絶縁膜４で囲まれたアクティブ領域に形成さ
れ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ^-型ウエル３
の主面のフィールド絶縁膜４で囲まれたアクティブ領域
に形成されている。ｐ^-型ウエル２のフィールド絶縁膜
４の下部には、ｐ型のチャネルストッパ層７が形成され
ている。

【００５０】ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート
絶縁膜５を介してｐ^-型ウエル２の主面上に形成された
ゲート電極６と、ｐ^-型ウエル２に形成されたヒ素から
なる高不純物濃度のｎ⁺型半導体領域（第１半導体領
域）１１と、このｎ⁺型半導体領域１１を取り囲むよう
に形成されたリンからなるｎ型半導体領域（第２半導体
領域）１２と、ゲート電極６の側面に形成されたサイド
ウォール・スペーサ１０の下部に位置し、上記ｎ型半導
体領域１２とゲート電極６の下部のチャネル領域との間
に形成されたリンまたはヒ素あるいはその両方からなる
低不純物濃度のｎ^-型半導体領域（第３半導体領域）８
とで構成されている。ここで、ｎ型半導体領域１２の不
純物濃度は、その上部に形成された高不純物濃度のｎ⁺
型半導体領域１１とサイドウォール・スペーサ１０の下
部に位置する低不純物濃度のｎ^-型半導体領域８のほぼ
中間程度に設定される。

【００５１】一方、ｐチャネル型ＭＩＳＦＥＴＱｐは、
ゲート絶縁膜５を介してｎ^-型ウエル３の主面上に形成
されたゲート電極６と、ｎ^-型ウエル３に形成されたホ
ウ素からなる高不純物濃度のｐ⁺型半導体領域１３と、
ゲート電極６の側面に形成されたサイドウォール・スペ
ーサ１０の下部に位置し、上記ｐ⁺型半導体領域１３と
ゲート電極６の下部のチャネル領域との間に形成された
ホウ素からなる低不純物濃度のｐ^-型半導体領域９とで
構成されている。

【００５２】このように、本実施例のｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐは、
いずれもＬＤＤ構造で構成されており、さらにｎチャネ
ル型ＭＩＳＦＥＴＱｎは、高不純物濃度のｎ⁺型半導体
領域１１をｎ型半導体領域１２で取り囲んだ二重ドレイ
ン（Double Drain）構造で構成されている。

【００５３】さらに、本実施例ではサイドウォール・ス
ペーサ１０はゲート電極６の側面およびゲート電極６端
部の半導体基板１表面に順次設けられた比較的薄い酸化
シリコン膜（図示せず）、比較的薄い窒化シリコン膜
（図示せず）と比較的厚い酸化シリコン膜（図示せず）
の３層で構成される。

【００５４】そして、サイドウォール・スペーサ１０、
ゲート電極６、フィールド絶縁膜４、ｎ⁺型半導体領域
１１とｐ⁺型半導体領域１３の表面には比較的薄い窒化
シリコン膜（図示せず）で覆われた構成となっている。
以下の実施例において、特にことわらない限り同じ構造
となっている。

【００５５】本実施例で示すように、ｎチャネル型ＭＩ
ＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構造が異なるの
は、ｎ型半導体領域を構成する不純物にはリンとヒ素が
あるのに対して、ｐ型半導体領域を構成する不純物には
ホウ素しかないためである。すなわち、ｎチャネル型Ｍ
ＩＳＦＥＴの場合には、リンとヒ素を同一マスクを使用
して、同時に注入し、同時に熱拡散して異なる深さの拡
散層（本実施例の二重ドレイン構造）を形成できるので
製造工程を実質的に増やす必要がない。これに対して、
ｐチャネル型ＭＩＳＦＥＴの場合には、後述する実施例
４に示すように、製造工程が複雑になってしまうからで
ある。

【００５６】上記のように構成されたｎチャネル型ＭＩ
ＳＦＥＴＱｎは、高不純物濃度のｎ⁺型半導体領域１１
と低不純物濃度のｎ^-型半導体領域８との間に、それら
のほぼ中間程度の不純物濃度を有するｎ型半導体領域１
２を設けたことにより、ｎ^-型半導体領域８のチャネル
領域方向の距離が実効的に短くなる。この結果、図２に
示すように、ｎ^-型半導体領域８の寄生抵抗Ｒ's2 （ソ
ース領域）またはＲ'd2 （ドレイン領域）は、ｎ型半導
体領域１２を設けない場合に比べて小さくなる。

【００５７】また、ｎ型半導体領域１２がない場合には
存在したｎ^-型半導体領域８の残りの領域は、ｎ^-型半
導体領域８よりも不純物濃度の高いｎ型半導体領域１２
で構成されているので、ｎ型半導体領域１２の寄生抵抗
Ｒs3（ソース領域）またはＲd3（ドレイン領域）はさら
に小さくなる。この結果、Ｒs3＋Ｒ's2 ＜Ｒs2（ｎ型半導体領域１２がない場合の
ｎ^-型半導体領域８（ソース領域）の寄生抵抗）Ｒd3＋Ｒ'd2 ＜Ｒd2（ｎ型半導体領域１２がない場合の
ｎ^-型半導体領域８（ドレイン領域）の寄生抵抗）となり、電圧降下が減少するので、チャネル電流を増加
することができる。

【００５８】上記ｎチャネル型ＭＩＳＦＥＴＱｎの半導
体領域（ｎ⁺型半導体領域１１、ｎ型半導体領域１２、
ｎ^-型半導体領域８）の不純物濃度分布を図３に示す。

【００５９】ｎ⁺型半導体領域１１の不純物濃度のピー
クは１０²⁰〜１０²¹atoms/cm³、ｐｎ接合の深さは0.１
５〜0.２μm 、ｎ^-型半導体領域８の不純物濃度のピー
クは１０¹⁸atoms/cm³、ｐｎ接合の深さは0.１〜0.１５
μm である。そして、ｎ⁺型半導体領域１１を取り囲む
ように設けられたｎ型半導体領域１２の不純物濃度のピ
ークは１０¹⁹〜１０²⁰atoms/cm³であって、そのピーク
の位置は、ｎ⁺型半導体領域１１のｐｎ接合の近傍に位
置している。

【００６０】このことから、本実施例のｎチャネル型Ｍ
ＩＳＦＥＴＱｎは、短チャネル特性を劣化させることな
く、ｎ^-型半導体領域８の寄生抵抗を低減することがで
きると共に、寄生容量も低減することができる。

【００６１】本実施例では前述したようにゲート電極６
の側面およびゲート電極６端部、そしてその上部を覆う
窒化シリコン膜が構成されているので、配線層の層間絶
縁膜として使用されるＣＶＤ法によって形成された絶縁
膜中の水分がゲート絶縁膜５に侵入するのを防止でき
る。この結果、ホットキャリアと水分との相互作用によ
って発生するゲート絶縁膜５の劣化を防止できる。さら
に、ゲート電極６上部の絶縁膜１４を窒化シリコン膜あ
るいはそれを含む積層膜で構成してもよい。

【００６２】これに対し、同図に示した従来技術（特開
昭６１−２４１９６７号公報、図４６参照）のｎチャネ
ル型ＭＩＳＦＥＴは、ｎ⁺型半導体領域の下部に設けた
ｎ型半導体領域の不純物濃度のピークの位置が本実施例
のｎ⁺型半導体領域１１のｐｎ接合の位置よりもさらに
深い0.５〜0.６μm の深さに位置しており、不純物濃度
のピークは、本実施例のｎ^-型半導体領域８とほぼ同じ
１０¹⁸atoms/cm³となっている。従って、この従来技術
のｎチャネル型ＭＩＳＦＥＴは、ソース領域、ドレイン
領域の寄生容量を低減することはできても、寄生抵抗を
低減することは困難である。

【００６３】本実施例のｎチャネル型ＭＩＳＦＥＴＱｎ
の上記した効果を確認するための実験データを図４、図
５に示す。これは、ゲート電圧（Ｖg ）とドレイン電圧
（Ｖd ）をそれぞれ3.３Ｖ、ソース電圧と基板をそれぞ
れグランドレベル（０Ｖ）とした場合の測定結果であ
る。

【００６４】図４は、ゲート寸法（Ｌ）に対するしきい
値電圧（Ｖth）の依存性を示している。ここでゲート寸
法とは、ゲート電極を加工したときの寸法である。チャ
ネル長は、ソース領域とドレイン領域の間の距離であっ
て、ゲート寸法よりも短く、ソース領域、ドレイン領域
の不純物濃度と熱処理による不純物の拡散量とで決ま
る。この実験に用いたｎチャネル型ＭＩＳＦＥＴＱｎの
形成条件は、次のとおりである。

【００６５】ゲート絶縁膜５の膜厚は９nm、ｎ^-型半導
体領域８の不純物はリンであり、そのドーズ量は２×１
０¹³atoms/cm²、ｎ⁺型半導体領域１１の不純物はヒ素
であり、そのドーズ量は３×１０¹⁵atoms/cm²、ｎ型半
導体領域１２の不純物はリンであり、そのドーズ量は５
×１０¹⁴atoms/cm²である。図示のように、ｎ型半導体
領域１２を設けた場合のしきい値電圧特性( 図中、白抜
きの□で示す) は、ｎ型半導体領域１２を設けない場合
の特性( 図中、黒の菱型で示す) と実質的に同じであっ
た。

【００６６】図５は、このときのゲート寸法（Ｌ）に対
するチャネル電流（Ｉds）の依存性を示している。ｎ型
半導体領域１２を設けた場合のチャネル電流( 図中、白
抜きの□で示す) は、ｎ型半導体領域１２を設けない場
合のチャネル電流( 図中、黒の菱型で示す) に比べて大
幅に増加した。例えばゲート寸法が0.６μm の場合、ｎ
型半導体領域１２がないときはＩds＝5.４mAであるが、
ｎ型半導体領域１２を設けたときはＩds＝6.１mAとな
り、チャネル電流がほぼ10％増加するという結果が得ら
れた。

【００６７】また、このときのソース領域およびドレイ
ン領域の寄生抵抗は８０Ωから５０Ωに半減し、さらに
寄生容量も、7.６pFから4.７pF（Ｖj ＝3.３Ｖ，５０μ
m □）および8.４pFから5.１pF（Ｖj ＝０Ｖ，５０μm
□）と減少したことから、顕著な効果の得られることが
判明した。

【００６８】ゲート寸法を長くできる場合、すなわち微
細化をそれほど必要としない場合には、ｎ型半導体領域
１２の不純物濃度をさらに増加させることにより、チャ
ネル電流を図５に示す場合よりもさらに増加させること
が可能であることはいうまでもない。すなわち、必要な
ゲート寸法に応じてｎ型半導体領域１２の不純物濃度を
変えればよい。

【００６９】次に、本実施例のｎチャネル型ＭＩＳＦＥ
ＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの製造方法
を図６〜図１１を用いて説明する。

【００７０】まず、表面が（１００）面で比抵抗が１０
Ω−cm程度のｐ^-型の半導体基板１を用意し、フォトレ
ジストをマスクにしてその主面にｎ型不純物、ｐ型不純
物を順次導入した後、これらの不純物を１０００〜１２
００℃で引き延ばし拡散してｐ^-型ウエル２、ｎ^-型ウ
エル３を形成する（図６参照）。ｎ^-型ウエル３の不純
物はリンであり、イオン注入技術により１０¹²atoms/cm
²〜１０¹³atoms/cm²程度注入する。ｐ^-型ウエル２の
不純物はホウ素であり、イオン注入技術により１０¹²at
oms/cm²〜１０¹³atoms/cm²程度注入する。ｎ^-型ウエ
ル３、ｐ^-型ウエル２のそれぞれの表面の不純物濃度
は、１０¹⁶atoms/cm³〜１０¹⁷atoms/cm³程度に設定す
る。

【００７１】次に、ｎ^-型ウエル３、ｐ^-型ウエル２の
それぞれの表面に熱酸化法（ＬＯＣＯＳ法）で素子分離
用の厚いフィールド絶縁膜４を形成する。このとき、ｐ
^-型ウエル２の表面に形成されたフィールド絶縁膜４の
下部にｐ型のチャネルストッパー層７を形成する。続い
て、フィールド絶縁膜４で囲まれたｎ^-型ウエル３、ｐ
^-型ウエル２のそれぞれのアクティブ領域にしきい値電
圧制御用の不純物をイオン注入技術で注入した後、アク
ティブ領域の表面に清浄なゲート絶縁膜５を形成する
（図７参照）。

【００７２】上記ゲート絶縁膜５は、湿式酸化法により
８００℃〜９００℃の温度で形成する。ゲート絶縁膜５
の膜厚は、回路の動作電圧（Ｖcc）が５Ｖの場合は１０
nm〜２０nm程度、3.３Ｖ以下の場合は５nm〜１０nm程度
に設定する。ゲート絶縁膜５は、ＣＶＤ法で堆積した第
１の絶縁膜を堆積した後に、さらに湿式酸化法により８
００℃〜９００℃の温度で熱処理した膜で構成してもよ
い。

【００７３】次に、ｎ^-型ウエル３、ｐ^-型ウエル２の
それぞれの主面上にゲート電極６を形成する。ゲート電
極６上には、ゲート電極６の保護膜となるキャップ絶縁
膜１４を形成する（図８参照）。ゲート電極６は、多結
晶シリコン膜とシリサイド膜の積層膜およびその上に堆
積したキャップ絶縁膜１４をパターニングして形成す
る。多結晶シリコン膜はＣＶＤ法で堆積し、リンなどの
ｎ型不純物を導入して低抵抗化する。シリサイド膜は、
ＣＶＤ法またはスパッタ法で堆積したタングステンシリ
サイドなどの高融点金属シリサイド膜からなる。また、
キャップ絶縁膜１４は、ＣＶＤ法で堆積した酸化シリコ
ン膜からなる。

【００７４】次に、半導体基板１を８００℃〜９００℃
の（好ましくは乾燥した）酸化性雰囲気中で熱処理す
る。これにより、５〜２０nmの比較的薄い酸化シリコン
膜（図示せず）が形成される。この熱処理により、ゲー
ト電極６の加工時に薄くなったゲート電極６の端部のゲ
ート絶縁膜５が補強され、回路の動作時にゲート絶縁膜
５が破壊されるのを防止することができる。

【００７５】次に、ｐ^-型ウエル２に低不純物濃度のｎ
^-型半導体領域８を形成し、ｎ^-型ウエル３に低不純物
濃度のｐ^-型半導体領域９を形成する（図９参照）。

【００７６】ｎ^-型半導体領域８は、ｎ^-型ウエル３を
フォトレジスト（図示せず）で覆い、イオン注入技術に
よりｐ^-型ウエル２にヒ素またはリンあるいはその両方
を加速エネルギー４０ｋeV〜８０ｋeVで１０¹³atoms/cm
²程度注入して形成する。ｐ^-型半導体領域９は、ｐ^-
型ウエル２をフォトレジスト（図示せず）で覆い、イオ
ン注入技術によりｎ^-型ウエル３にホウ素を加速エネル
ギー１０ｋeV〜３０ｋeVで１０¹³atoms/cm²程度注入し
て形成する。ｎ^-型半導体領域８、ｐ^-型半導体領域９
のそれぞれの表面の不純物濃度は１０¹⁸atoms/cm³程度
に設定する。

【００７７】次に、ｐ^-型ウエル２、ｎ^-型ウエル３の
それぞれのゲート電極６の側壁にサイドウォール・スペ
ーサ１０を形成した後、ｎ^-型ウエル３をフォトレジス
ト１５で覆い、イオン注入技術によりｐ^-型ウエル２に
ｎ型不純物を注入して高不純物濃度のｎ⁺型半導体領域
１１を形成し、さらに、上記フォトレジスト１５をマス
クにｐ^-型ウエル２にｎ型不純物を注入することによ
り、ｎ⁺型半導体領域１１を取り囲むｎ型半導体領域１
２を形成する（図１０参照）。

【００７８】上記サイドウォール・スペーサ１０は、Ｃ
ＶＤ法で順次堆積した５〜３０nmの比較的薄い窒化シリ
コン膜（図示せず）と酸化シリコン膜を異方性エッチン
グでパターニングして形成する。もちろん、酸化シリコ
ン膜を用いず、窒化シリコン膜を厚くして形成してもよ
い。サイドウォール・スペーサ１０のゲート長方向の膜
厚は、0.２μm 程度に設定する。ｎ⁺型半導体領域１１
は、ヒ素を加速エネルギー４０ｋeV〜８０ｋeVで１０¹⁵
atoms/cm²〜１０¹⁶atoms/cm²程度注入して形成し、ｎ
型半導体領域１２は、リンを加速エネルギー４０ｋeV〜
８０ｋeVで１０¹⁴atoms/cm²〜１０¹⁵atoms/cm²程度注
入して形成する。

【００７９】次に、ｎ^-型ウエル３を覆うフォトレジス
ト１５を除去した後、ｐ^-型ウエル２をフォトレジスト
１６で覆い、イオン注入技術によりｎ^-型ウエル３にｐ
型不純物を注入して高不純物濃度のｐ⁺型半導体領域１
３を形成する（図１１参照）。ｐ⁺型半導体領域１３
は、ホウ素を加速エネルギー１０ｋeV〜３０ｋeVで１０
¹⁵atoms/cm²〜１０¹⁶atoms/cm³程度注入して形成す
る。その後、フォトレジスト１６を除去する。そして、
その上部にＣＶＤ法で１０〜５０nmの比較的薄い窒化シ
リコン膜（図示せず）を形成する。あるいは、ｎ⁺型半
導体領域１１、ｎ型半導体領域１２とｐ型半導体領域１
３の形成前に、前記窒化シリコン膜を形成し、前記窒化
シリコン膜を介して、半導体領域形成用の不純物注入を
行ってもよい。この場合には窒化シリコン膜の膜厚を例
えば１０〜２０nmとする。前記図１に示すｎチャネル型
ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐが完
成する。

【００８０】（実施例２）図１２は、本発明の実施例２
である半導体集積回路装置の要部を示す断面図である。

【００８１】前記実施例１との違いを説明すると、本実
施例のｎチャネル型ＭＩＳＦＥＴＱｎは、低不純物濃度
のｎ^-型半導体領域８の下部およびｎ型半導体領域１２
のチャネル領域側の側面部に、ｐ^-型ウエル２よりも不
純物濃度の高いｐ型半導体領域（第４半導体領域）１７
が設けられている。このｐ型半導体領域１７は、ゲート
電極６のゲート長方向の中央下部には形成されていな
い。

【００８２】また、本実施例のｐチャネル型ＭＩＳＦＥ
ＴＱｐは、低不純物濃度のｐ^-型半導体領域９の下部お
よびｐ⁺型半導体領域１３のチャネル領域側の側面部
に、ｎ^-型ウエル３よりも不純物濃度の高いｎ型半導体
領域１８が設けられている。このｎ型半導体領域１８
は、ゲート電極６のゲート長方向の中央下部には形成さ
れていない。

【００８３】上記ＭＩＳＦＥＴ構造によれば、前記実施
例１と同様の効果が得られることに加え、ｎチャネル型
ＭＩＳＦＥＴＱｎにおいては、ｐ型半導体領域１７を設
けたことにより、ｎ^-型半導体領域８およびｎ型半導体
領域１２のそれぞれの空乏層の延びを抑えることができ
る。また、ｐチャネル型ＭＩＳＦＥＴＱｐにおいては、
ｎ型半導体領域１８を設けたことにより、ｐ^-型半導体
領域９およびｐ⁺型半導体領域１３のそれぞれの空乏層
の延びを抑えることができる。従って、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれ
ぞれのチャネル長を前記実施例１のＭＩＳＦＥＴよりも
さらに短くすることができ、ＭＩＳＦＥＴの微細化をさ
らに進めることができる。なお、実施例１では、フォト
レジストを表示していないが、１５および１６はｎ⁺／
ｐ⁺形成時に使用している。

【００８４】ｎチャネル型ＭＩＳＦＥＴＱｎのｐ型半導
体領域１７は、前記実施例１と同様、フォトレジストを
マスクにしてｐ^-型ウエル２にｎ型不純物をイオン注入
してｎ^-型半導体領域８を形成した後、図１３に示すよ
うに、同じフォトレジストをマスクにしてｐ^-型ウエル
２にｐ型不純物をイオン注入して形成する。ｐ型不純物
にはホウ素を用い、加速エネルギー６０ｋeV〜９０ｋeV
で１０¹³atoms/cm²程度注入する。

【００８５】ｐチャネル型ＭＩＳＦＥＴＱｐのｎ型半導
体領域１８は、前記実施例１と同様、フォトレジストを
マスクにしてｎ^-型ウエル３にｐ型不純物をイオン注入
してｐ^-型半導体領域９を形成した後、図１４に示すよ
うに、同じフォトレジストをマスクにしてｎ^-型ウエル
３にｎ型不純物をイオン注入して形成する。ｎ型不純物
にはリンを用い、加速エネルギー９０ｋeV〜１２０ｋeV
で１０¹³atoms/cm²程度注入する。その後の工程は、前
記実施例１と同じである。

【００８６】（実施例３）図１５は、本発明の実施例３
である半導体集積回路装置の要部を示す断面図である。

【００８７】前記実施例１との違いを説明すると、本実
施例のｎチャネル型ＭＩＳＦＥＴＱｎは、ｐ^-型ウエル
２よりも不純物濃度の高いｐ型半導体領域（第５半導体
領域）１９が、ゲート電極６の下部のチャネル領域、ｎ
^-型半導体領域８、ｎ型半導体領域１２およびｎ⁺型半
導体領域１１の全体を取り囲むように形成されている。
また、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｎ^-型ウエル
３よりも不純物濃度の高いｎ型半導体領域２０が、ゲー
ト電極６の下部のチャネル領域、ｐ^-型半導体領域９お
よびｐ⁺型半導体領域１２の全体を取り囲むように形成
されている。

【００８８】本実施例のＭＩＳＦＥＴ構造によれば、前
記実施例１と同様の効果が得られることに加え、ｎチャ
ネル型ＭＩＳＦＥＴＱｎにおいては、ｐ型半導体領域１
９を設けたことにより、ｎ^-型半導体領域８およびｎ型
半導体領域１２のそれぞれの空乏層の延びを抑えること
ができ、ｐチャネル型ＭＩＳＦＥＴＱｐにおいては、ｎ
型半導体領域２０を設けたことにより、ｐ^-型半導体領
域９およびｐ⁺型半導体領域１３のそれぞれの空乏層の
延びを抑えることができる。

【００８９】従って、ｎチャネル型ＭＩＳＦＥＴＱｎ、
ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのチャネル長
を前記実施例１のＭＩＳＦＥＴよりもさらに短くするこ
とができるので、ＭＩＳＦＥＴの微細化をさらに進める
ことができる。

【００９０】上記ｐ型半導体領域１９、ｎ型半導体領域
２０を形成するには、まず、前記実施例１と同様、ｎ^-
型ウエル３、ｐ^-型ウエル２のそれぞれの表面にフィー
ルド絶縁膜４を形成し、続いて、フィールド絶縁膜４で
囲まれたｎ^-型ウエル３、ｐ^-型ウエル２のそれぞれの
アクティブ領域にしきい値電圧制御用の不純物をイオン
注入技術で注入した後、図１６に示すように、ｎ^-型ウ
エル３をフォトレジスト２１で覆い、ｐ^-型ウエル２に
ｐ型不純物をイオン注入してｐ型半導体領域１９を形成
する。ｐ型不純物にはホウ素を用い、加速エネルギー１
００ｋeV〜１５０ｋeVで１０¹³atoms/cm²程度注入す
る。

【００９１】次に、上記フォトレジスト２１を除去した
後、図１７に示すように、ｐ^-型ウエル２をフォトレジ
スト２２で覆い、ｎ^-型ウエル３にｎ型不純物をイオン
注入してｎ型半導体領域２０を形成する。ｎ型不純物に
はリンを用い、加速エネルギー１００ｋeV〜１５０ｋeV
で１０¹³atoms/cm²程度注入する。ｐ型半導体領域１９
とｎ型半導体領域２０は、上記した工程と逆の順序で形
成してもよい。

【００９２】続いて、前記実施例１と同様の方法でｐ^-
型ウエル２にｎ^-型半導体領域８を形成し、ｎ^-型ウエ
ル３にｐ^-型半導体領域９を形成する。その後の工程
は、前記実施例１と同じである。

【００９３】（実施例４）図１８は、本発明の実施例４
である半導体集積回路装置の要部を示す断面図である。

【００９４】前記実施例１との違いを説明すると、本実
施例では、ｐチャネル型ＭＩＳＦＥＴＱｐが前記実施例
１のｎチャネル型ＭＩＳＦＥＴＱｎと同じ構造で構成さ
れている。すなわち、ｐチャネル型ＭＩＳＦＥＴＱｐの
ソース領域、ドレイン領域は、ｎ^-型ウエル３に形成さ
れた高不純物濃度のｐ⁺型半導体領域１３と、このｐ⁺
型半導体領域１３を取り囲むように設けられたｐ型半導
体領域２３と、ゲート電極６の側面に設けられたサイド
ウォール・スペーサ１０の下部に位置し、上記ｐ型半導
体領域２３とゲート電極６の下部のチャネル領域との間
に設けられた低不純物濃度のｐ^-型半導体領域９とで構
成されている。ここで、ｐ型半導体領域２３の不純物濃
度は、その上部に形成されたｐ⁺型半導体領域１３とサ
イドウォール・スペーサ１０の下部に位置するｐ^-型半
導体領域９のほぼ中間程度に設定される。

【００９５】本実施例のＭＩＳＦＥＴ構造によれば、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の一部にｎ型半導体領域１２を設けたことにより、前
記実施例１と同様の効果が得られることに加え、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
一部にｐ型半導体領域２３を設けたことにより、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのソース領域、ドレイン領域の
寄生抵抗、寄生容量を減少させてチャネル電流を増加さ
せることができる。

【００９６】ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導
体領域２３は、前記実施例１と同じ方法でｐ^-型ウエル
２にｎチャネル型ＭＩＳＦＥＴＱｎのｎ^-型半導体領域
８、ｎ^-型ウエル３にｐチャネル型ＭＩＳＦＥＴＱｐの
ｐ^-型半導体領域９をそれぞれ形成した後、図１９に示
すように、ｐ^-型ウエル２をフォトレジスト２４で覆
い、イオン注入技術によりｎ^-型ウエル３にホウ素を加
速エネルギー１０ｋeV〜３０ｋeVで１０¹⁴atoms/cm²程
度注入して形成する。その後の工程は、実施例１と同じ
である。

【００９７】上記のような方法とするのは、ｐチャネル
型ＭＩＳＦＥＴＱｐの場合、ソース領域、ドレイン領域
を構成する不純物はホウ素しかなく、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのようにヒ素とリンを同時に注入した後、
同時に熱拡散して異なる深さの接合を形成することがで
きないからである。本実施例の製造方法によれば、まず
ｐ型半導体領域２３を形成し、次いでｐ⁺型半導体領域
１３を形成するので、異なる深さの接合を形成すること
ができる。

【００９８】（実施例５）図２０は、本発明の実施例５
である半導体集積回路装置の要部を示す断面図である。

【００９９】前記実施例１のＭＩＳＦＥＴ構造との違い
は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極５およ
びｎ⁺型半導体領域１１（ソース領域、ドレイン領
域）、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極５お
よびｐ⁺型半導体領域１３（ソース領域、ドレイン領
域）のそれぞれの表面に、タングステンなどの高融点金
属、あるいはコバルトシリサイド、チタンシリサイド、
タングステンシリサイドなどの高融点金属シリサイドな
どからなる低抵抗層２５を設けたことである。

【０１００】本実施例によれば、上記低抵抗層２５によ
ってｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域
１１、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領
域１３のそれぞれの寄生抵抗が減少するので、チャネル
電流をさらに増加させることができる。

【０１０１】一般に、ソース領域、ドレイン領域の表面
に上記のような低抵抗層２５を設けると、低抵抗層２５
中の金属が基板（ｐ^-型ウエル２、ｎ^-型ウエル３）に
拡散し、ｐｎ接合のリーク電流の増加を引き起こす。こ
のリーク電流の増加は、バッテリ動作を行なうＬＳＩや
微小リークによる記憶情報の消失が問題となるＳＲＡ
Ｍ、ＤＲＡＭなどのメモリＬＳＩにとっては好ましいこ
とではない。

【０１０２】しかし、本実施例のｎチャネル型ＭＩＳＦ
ＥＴＱｎのソース領域、ドレイン領域は、高不純物濃度
のｎ⁺型半導体領域１１を取り囲むようにｎ型半導体領
域１２が設けてあるので、ｐｎ接合の位置が深くなる。
この結果、低抵抗層２５中の金属が基板中に拡散して
も、この金属がｐｎ接合の位置まで拡散してリーク電流
の増加を引き起こす危険性は減少する。

【０１０３】また、ｐチャネル型ＭＩＳＦＥＴＱｐは、
高不純物濃度のｐ⁺型半導体領域１３の不純物であるホ
ウ素の拡散係数が大きいので、そのｐｎ接合の位置は、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域１１
の位置よりも深くなる。そのため、ｎチャネル型ＭＩＳ
ＦＥＴＱｎに比べてリーク電流の増加を引き起こす危険
性は少ない。もちろん、ｐチャネル型ＭＩＳＦＥＴＱｐ
を前記実施例４のｐチャネル型ＭＩＳＦＥＴＱｐと同じ
構造とすれば、リーク電流をさらに減少させることがで
きる。

【０１０４】このように、本実施例によれば、ＭＩＳＦ
ＥＴの寄生抵抗、寄生容量を減少させてチャネル電流を
増加させると共に、ｐｎ接合のリーク電流を減少させる
こともできる。

【０１０５】本実施例のＭＩＳＦＥＴ構造を形成するに
は、まず、図２１に示すように、前記実施例１と同じＭ
ＩＳＦＥＴ構造を形成する。ただし、ゲート電極６の上
部のキャップ絶縁膜１４Ａは、フィールド絶縁膜４やサ
イドウォール・スペーサ１０を構成する絶縁膜材料（酸
化シリコン）とエッチングレートが異なる材料、例えば
ＣＶＤ法で堆積した窒化シリコン膜で形成する。

【０１０６】次に、図２２に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそ
れぞれのソース領域、ドレイン領域を覆うゲート絶縁膜
５をフッ酸を含むエッチング液で除去する。このとき、
フィールド絶縁膜４およびサイドウォール・スペーサ１
０は、ゲート絶縁膜５に比べて非常に厚く形成されてい
るので、このエッチング液で除去されることはない。ま
た、キャップ絶縁膜１４Ａもこのエッチング液で除去さ
れることはない。

【０１０７】次に、図２３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそ
れぞれのゲート電極６の上部を覆うキャップ絶縁膜１４
Ａをリン酸などのエッチング液で選択的に除去し、ゲー
ト電極６を露出させる。

【０１０８】次に、図２４に示すように、半導体基板１
の全面にＣＶＤ法あるいはスパッタ法でタングステン、
チタン、コバルトなどの高融点金属膜２６を堆積し、続
いて、半導体基板１を６００℃程度の不活性雰囲気中で
熱処理することにより、図２５に示すように、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのゲート電極６およびｎ⁺型半導
体領域１１（ソース領域、ドレイン領域）、ｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極５およびｐ⁺型半導体
領域１３（ソース領域、ドレイン領域）のそれぞれの表
面にシリサイド層２５Ａを形成する。

【０１０９】その後、絶縁膜上に残った未反応の高融点
金属膜２６をエッチング液で除去した後、半導体基板１
を８００℃〜９００℃程度の不活性雰囲気中で熱処理
し、シリサイド層２５Ａを低抵抗化して低抵抗層２５を
形成する。そして、前記実施例１と同様にＣＶＤ法で１
０〜５０nmの比較的薄い窒化シリコン膜（図示せず）を
形成することにより、前記図２０に示すＭＩＳＦＥＴ構
造が得られる。

【０１１０】なお、上記低抵抗層２５は、ゲート電極
６、ソース領域、ドレイン領域のそれぞれの表面にタン
グステンなどの高融点金属層を選択的に成長させて形成
してもよい。また、ゲート電極６上には低抵抗層２５を
形成せず、ソース領域、ドレイン領域上のみに低抵抗層
２５を形成してもよい。この場合、ゲート電極６は、低
抵抗のシリサイドなどで形成しておくことが好ましい。
また、ゲート電極６の上部のキャップ絶縁膜１４は酸化
シリコン膜でよい。

【０１１１】（実施例６）図２６は、本発明の実施例６
である半導体集積回路装置の要部を示す断面図である。

【０１１２】本実施例のｎチャネル型ＭＩＳＦＥＴＱｎ
は、ソース領域、ドレイン領域の一部を構成する低不純
物濃度のｎ^-型半導体領域（第６半導体領域）８がｎ型
半導体領域１２およびｎ⁺型半導体領域１１を取り囲む
ように形成されており、さらに、前記実施例３（図１
５）と同様、ｐ^-型ウエル２よりも不純物濃度の高いｐ
型半導体領域１９が、ゲート電極６の下部のチャネル領
域、ｎ^-型半導体領域８、ｎ型半導体領域１２およびｎ
⁺型半導体領域１１の全体を取り囲むように形成されて
いる。

【０１１３】また、ｐチャネル型ＭＩＳＦＥＴＱｐも、
ソース領域、ドレイン領域の一部を構成する低不純物濃
度のｐ^-型半導体領域９がｐ⁺型半導体領域１３を取り
囲むように形成されており、さらに、前記実施例３と同
様、ｎ^-型ウエル３よりも不純物濃度の高いｎ型半導体
領域２０が、ゲート電極６の下部のチャネル領域、ｐ^-
型半導体領域９およびｐ⁺型半導体領域１２の全体を取
り囲むように形成されている。

【０１１４】本実施例のＭＩＳＦＥＴ構造によれば、ｎ
チャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのそれぞれの短チャネル特性の劣化を防止するこ
とができる。

【０１１５】また、本実施例のＭＩＳＦＥＴ構造によれ
ば、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域１
２およびｎ⁺型半導体領域１１とｐ型半導体領域１９と
の間に低不純物濃度のｎ^-型半導体領域８を設け、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域１３とｎ
型半導体領域２０との間に低不純物濃度のｐ^-型半導体
領域９を設けたことにより、ｐｎ接合で構成される寄生
容量を減少させることができる。

【０１１６】（実施例７）図２７は、本発明の実施例７
である半導体集積回路装置の要部を示す断面図である。

【０１１７】前記実施例６のＭＩＳＦＥＴ構造との違い
を説明すると、本実施例のｎチャネル型ＭＩＳＦＥＴＱ
ｎは、ソース領域、ドレイン領域の一部を構成する低不
純物濃度のｎ^-型半導体領域（第７半導体領域）８がゲ
ート電極６の側壁のサイドウォール・スペーサ１０の下
部のみに形成され、かつそのｐｎ接合は、ｎ⁺型半導体
領域１１を取り囲むｎ型半導体領域１２よりも深い位置
に形成されている。

【０１１８】また、ｐチャネル型ＭＩＳＦＥＴＱｐも、
ソース領域、ドレイン領域の一部を構成する低不純物濃
度のｐ^-型半導体領域９がゲート電極６の側壁のサイド
ウォール・スペーサ１０の下部のみに形成され、かつそ
のｐｎ接合は、ｐ⁺型半導体領域１３よりも深い位置に
形成されている。

【０１１９】さらに、本実施例のＭＩＳＦＥＴは、前記
実施例６のＭＩＳＦＥＴと同じく、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのｎ⁺型半導体領域１１（ソース領域、ドレ
イン領域）、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型半
導体領域１３（ソース領域、ドレイン領域）のそれぞれ
の表面に、高融点金属あるいは高融点金属シリサイドか
らなる低抵抗層２５が設けられているが、実施例６のＭ
ＩＳＦＥＴとは異なり、ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート
電極５の表面には、低抵抗層２５が設けられていない。

【０１２０】本実施例のＭＩＳＦＥＴ構造を形成するに
は、まず、図２８に示すように、先の実施例（実施例
３）の方法により、ｐ^-型ウエル２にｐ型半導体領域１
９を、ｎ^-型ウエル３にｎ型半導体領域２０をそれぞれ
形成した後、ｐ^-型ウエル２にｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート絶縁膜５、ゲート電極６、サイドウォー
ル・スペーサ１０Ａ、キャップ絶縁膜１４を形成し、ｎ
^-型ウエル３にｐチャネル型ＭＩＳＦＥＴＱｐのゲート
絶縁膜５、ゲート電極６、サイドウォール・スペーサ１
０Ａ、キャップ絶縁膜１４を形成する。このとき、本実
施例では、キャップ絶縁膜１４を酸化シリコン膜で形成
し、サイドウォール・スペーサ１０Ａを酸化シリコンと
エッチングレートが異なる材料、例えばＣＶＤ法で堆積
した窒化シリコン膜で形成する。

【０１２１】次に、図２９に示すように、前記実施例６
の方法により、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型
半導体領域１１、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺
型半導体領域１３のそれぞれの表面に低抵抗層２５を形
成した後、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル
型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極６の側壁の
サイドウォール・スペーサ１０Ａをリン酸などのエッチ
ング液で選択的に除去する。

【０１２２】次に、図３０に示すように、ｐ^-型ウエル
２をフォトレジスト２７で覆い、ｎ^-型ウエル３にｐ型
不純物をイオン注入して低不純物濃度のｐ^-型半導体領
域９を形成する。このとき、ｎ^-型ウエル３の表面には
ゲート電極６および低抵抗層２５が設けられているの
で、ｐ^-型半導体領域９は、ゲート電極６と低抵抗層２
５の間の領域のみに形成される。

【０１２３】次に、フォトレジスト２７を除去した後、
図３１に示すように、ｎ^-型ウエル３をフォトレジスト
２８で覆い、ｐ^-型ウエル２にｎ型不純物をイオン注入
して低不純物濃度のｎ^-型半導体領域８を形成する。こ
のとき、ｐ^-型ウエル２の表面にはゲート電極６および
低抵抗層２５が設けられているので、ｎ^-型半導体領域
８は、ゲート電極６と低抵抗層２５の間の領域のみに形
成される。

【０１２４】その後、フォトレジスト２８を除去した
後、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩ
ＳＦＥＴＱｐのそれぞれのゲート電極６の側壁にサイド
ウォール・スペーサ１０を形成する。そして、前記実施
例と同様に、窒化シリコン膜（図示せず）を形成するこ
とにより、前記図２７に示すＭＩＳＦＥＴ構造が得られ
る。このサイドウォール・スペーサ１０は、ゲート電極
６とその両側の段差を緩和する作用がある。

【０１２５】通常、ＬＤＤ構造のＭＩＳＦＥＴを形成す
るには、ゲート電極を形成した後、まず、低不純物濃度
の半導体領域（ｎ^-型半導体領域、ｐ^-型半導体領域）
を形成し、次いでゲート電極の側壁にサイドウォール・
スペーサを形成した後、高不純物濃度の半導体領域（ｎ
⁺型半導体領域、ｐ⁺型半導体領域）を形成する。しか
し、このような方法では、低不純物濃度の半導体領域
（ｎ^-型半導体領域、ｐ^-型半導体領域）に加えられる
熱処理が多くなり、この半導体領域中の不純物がより拡
散するため、短チャネル特性に優れたＭＩＳＦＥＴが得
られにくい。

【０１２６】これに対し、本実施例の製造方法では、高
不純物濃度のｎ⁺型半導体領域１１、ｐ⁺型半導体領域
１３を形成した後の工程で、低不純物濃度のｎ^-型半導
体領域８、ｐ^-型半導体領域９を形成するので、ｎ^-型
半導体領域８、ｐ^-型半導体領域９に加えられる熱処理
が少なくなり、短チャネル特性に優れたＭＩＳＦＥＴを
得ることができる。

【０１２７】なお、本実施例のｎ^-型半導体領域８、ｐ
^-型半導体領域９は、そのｐｎ接合がｎ⁺型半導体領域
１１、ｎ型半導体領域１２や、ｐ⁺型半導体領域１３よ
りも浅い位置に形成されていてもよい。

【０１２８】（実施例８）図３２は、本発明の実施例８
である半導体集積回路装置の要部を示す断面図である。

【０１２９】本実施例は、情報の書込み、あるいは消去
を電気的に行う不揮発性メモリに適用した例である。こ
の種の不揮発性メモリの例として、情報を電気的に書き
込み、紫外線で消去するＥＰＲＯＭ、あるいは情報の書
込みおよび消去を電気的に行うＥＥＰＲＯＭなどがあ
る。

【０１３０】図３２の左側に示すｎチャネル型ＭＩＳＦ
ＥＴＱｎは、周辺回路の一部を構成するもので、前記実
施例１のｎチャネル型ＭＩＳＦＥＴＱｎと同じ構造で構
成されている。また、図示はしないが、周辺回路の他の
一部は、前記実施例１と同じ構造のｐチャネル型ＭＩＳ
ＦＥＴＱｐで構成されている。

【０１３１】図３２の右側に示すｎチャネル型ＭＩＳＦ
ＥＴＱｖは、本実施例の不揮発性メモリのメモリセルで
あり、ｐ^-型ウエル２の表面に設けた第１ゲート絶縁膜
３０を介してその上部にフローティングゲート３１を設
け、このフローティングゲート３１の上部に第２ゲート
絶縁膜３２を介してコントロールゲート３３を設けたＭ
ＩＳＦＥＴ構造で構成されている。

【０１３２】上記ｎチャネル型ＭＩＳＦＥＴＱｖのソー
ス領域、ドレイン領域は、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴＱｎと同じ構造で構成されているが、ｎ^-型半
導体領域８Ａの不純物濃度は、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのｎ^-型半導体領域８よりも高く設定されてい
る。具体的には、ｎ^-型半導体領域８Ａの不純物濃度
は、１０¹⁹atoms/cm³〜１０²⁰atoms/cm³程度、あるい
はｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領域１
１の不純物濃度に近い濃度であり、これによって、情報
の書込み、消去および読出し動作を効率よく行なうこと
ができる。

【０１３３】本実施例の不揮発性メモリによれば、メモ
リセルを構成するｎチャネル型ＭＩＳＦＥＴＱｖ、周辺
回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャ
ネル型ＭＩＳＦＥＴＱｐのそれぞれのソース領域、ドレ
イン領域の寄生容量を減少させることができるので、高
速のメモリ動作をする不揮発性メモリが得られる。

【０１３４】また、本実施例では、ｎチャネル型ＭＩＳ
ＦＥＴＱｖのｎ⁺型半導体領域１１、ｎ型半導体領域１
２と、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ⁺型半導体領
域１１、ｎ型半導体領域１２とは同一の構造、同一の不
純物濃度で構成されているので、同一の工程で形成する
ことができる。

【０１３５】なお、メモリセルを構成するｎチャネル型
ＭＩＳＦＥＴＱｖの場合、ソース領域側のｎ^-型半導体
領域８Ａと、ドレイン領域側のｎ^-型半導体領域８Ａの
不純物濃度は異なるものであってもよい。

【０１３６】また本実施例でも前記実施例と同様に、ゲ
ート電極６、フローティングゲート３１とコントロール
ゲート３３の側面に窒化シリコン膜（図示せず）とＭＩ
ＳＦＥＴＱｎとＱｖの上部を覆う窒化シリコン膜（図示
せず）が構成されている。これによって、水分がフロー
ティングゲート３１に侵入して発生するデータ保持特性
の劣化を防止することができる。

【０１３７】さらに第２ゲート絶縁膜３２を窒化シリコ
ン膜を含む積層膜で形成することにより、フローティン
グゲート３１の周囲を窒化シリコン膜で覆うことができ
るので、さらにデータ保持特性を向上することができ
る。

【０１３８】（実施例９）図３３は、本発明の実施例９
である半導体集積回路装置の要部を示す断面図である。

【０１３９】本実施例で使用する半導体基板１は、ｎチ
ャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのそれぞれのソース領域、ドレイン領域の底部に接
するように絶縁層３５を設けた、いわゆるＳＯＩ(Silic
on On Insulator)構造で構成されている。

【０１４０】本実施例によれば、半導体基板１をＳＯＩ
構造で構成したことにより、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのソー
ス領域、ドレイン領域の空乏層の広がりを抑制すること
ができるので、先の実施例のＭＩＳＦＥＴ構造よりもさ
らに寄生容量を低減することができる。

【０１４１】（実施例１０）図３４は、本発明の実施例
１０である半導体集積回路装置の要部を示す断面図、図
３５は、実施例１０の半導体集積回路の等価回路図であ
る。

【０１４２】本実施例は、スタティックＲＡＭ（ＳＲＡ
Ｍ）のメモリセルに適用した例である。

【０１４３】図３５に示すように、本実施例のＳＲＡＭ
のメモリセルは、ｐチャネル型の負荷用ＭＩＳＦＥＴＱ
ｐ1 とｎチャネル型の駆動用ＭＩＳＦＥＴＱｄ1 とで構
成されるインバータ回路ＩＮＶ1 と、ｐチャネル型の負
荷用ＭＩＳＦＥＴＱｐ2 とｎチャネル型の駆動用ＭＩＳ
ＦＥＴＱｄ2 とで構成されるインバータ回路ＩＮＶ2と
からなるフリップフロップ回路、およびｎチャネル型で
ある一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の６素子で
構成されている。

【０１４４】負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞ
れのソース領域は電源電圧（Ｖcc）に接続され、駆動用
ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域は接
地電圧（Ｖss＝０Ｖ）に接続されている。転送用ＭＩＳ
ＦＥＴＱｔ1 のソース領域、ドレイン領域の一方はイン
バータ回路ＩＮＶ1 に接続され、他方はデータ線（Ｄ）
に接続されている。転送用ＭＩＳＦＥＴＱｔ2 のソース
領域、ドレイン領域の一方はインバータ回路ＩＮＶ2 に
接続され、他方はデータ線（バーＤ）に接続されてい
る。また、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれ
のゲート電極は、ワード線（Ｗ）に接続されている。

【０１４５】上記のように構成されたメモリセルのイン
バータ回路（ＩＮＶ1,ＩＮＶ2 ）の記憶ノードには寄生
容量（Ｃ1,Ｃ2 ）が形成され、データ線（Ｄ，バーＤ）
には寄生容量（Ｃd1，Ｃd2）が形成される。

【０１４６】ＳＲＡＭに要求される特性は、高速動作、
およびα線に対する記憶情報の安定保持である。高速動
作を行なうには、データ線の寄生容量（Ｃd1，Ｃd2）を
減少させ、さらにＭＩＳＦＥＴの駆動能力すなわちチャ
ネル電流を増加することが必要である。また、記憶情報
の安定保持のためには、記憶ノードの寄生容量（Ｃ1,Ｃ
2 ）を増加させることが必要である。

【０１４７】図３４は、上記ＳＲＡＭのメモリセルの断
面図である。ＳＲＡＭの周辺回路を構成するＭＩＳＦＥ
Ｔは、メモリセルを構成するＭＩＳＦＥＴと実質的に同
じ構成であるため、その図示は省略する。

【０１４８】メモリセルのインバータ回路（ＩＮＶ1,Ｉ
ＮＶ2 ）を構成する負荷用ＭＩＳＦＥＴＱｐ（Ｑｐ1 ，
Ｑｐ2 ）は、前記実施例３のｐチャネル型ＭＩＳＦＥＴ
Ｑｐ（図１５参照）と同じ構造で構成され、駆動用ＭＩ
ＳＦＥＴＱｄ（Ｑｄ1 ，Ｑｄ2 ）は、前記実施例３のｎ
チャネル型ＭＩＳＦＥＴＱｎ（図１５参照）と同じ構造
で構成されている。

【０１４９】すなわち、ｎチャネル型である駆動用ＭＩ
ＳＦＥＴＱｄ1 ，Ｑｄ2 のソース領域、ドレイン領域
は、低不純物濃度のｎ^-型半導体領域８、高不純物濃度
のｎ⁺型半導体領域１１およびこのｎ⁺型半導体領域１
１を取り囲むｎ型半導体領域１２で構成され、さらに、
ｐ^-型ウエル２よりも不純物濃度の高いｐ型半導体領域
１９が、ゲート電極６の下部のチャネル領域、ｎ^-型半
導体領域８、ｎ型半導体領域１２およびｎ⁺型半導体領
域１１の全体を取り囲むように形成されている。

【０１５０】ｐチャネル型である負荷用ＭＩＳＦＥＴＱ
ｐ1 ，Ｑｐ2 のソース領域、ドレイン領域は、低不純物
濃度のｐ^-型半導体領域９および高不純物濃度のｐ⁺型
半導体領域１３で構成され、さらに、ｎ^-型ウエル３よ
りも不純物濃度の高いｎ型半導体領域２０が、ゲート電
極６の下部のチャネル領域、ｐ^-型半導体領域９および
ｐ⁺型半導体領域１３の全体を取り囲むように形成され
ている。

【０１５１】上記のように構成されたメモリセルによれ
ば、先の実施例と同様、ｎ^-型半導体領域８（駆動用Ｍ
ＩＳＦＥＴＱｄ1 ，Ｑｄ2 ）、ｐ型半導体領域９（負荷
用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 ）のそれぞれの寄生抵抗
を低減することができるので、駆動用ＭＩＳＦＥＴＱｄ
1 ，Ｑｄ2 、負荷用ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 のそれ
ぞれのチャネル電流を増加させることができ、メモリセ
ルの高速動作を実現することができる。また、ｐ型半導
体領域１９、ｎ型半導体領域２０を設けない場合に比べ
てソース領域、ドレイン領域の接合容量が増加するの
で、記憶ノードの寄生容量（Ｃ1,Ｃ2 ）が増加し、記憶
情報の安定保持が可能となる。

【０１５２】上記ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 は負荷と
して使用するので、必ずしもチャネル電流を増加させる
必要はないが、周辺回路を構成するｐチャネル型ＭＩＳ
ＦＥＴの高速動作を実現する場合は、チャネル電流を増
加させる必要がある。この場合は、前記実施例４のｐチ
ャネル型ＭＩＳＦＥＴＱｐと同様、ソース領域、ドレイ
ン領域を高不純物濃度のｐ⁺型半導体領域１３と、この
ｐ⁺型半導体領域１３を取り囲むように設けられたｐ型
半導体領域２３と、上記ｐ型半導体領域２３とゲート電
極６の下部のチャネル領域との間に設けられた低不純物
濃度のｐ^-型半導体領域９とで構成することにより、ｐ
^-型半導体領域９の寄生抵抗を減少させることができ
る。

【０１５３】また、メモリセルのｎチャネル型ＭＩＳＦ
ＥＴ（駆動用ＭＩＳＦＥＴＱｄ1 ，Ｑｄ2 ）の下部に設
けられるｐ型半導体領域１９と周辺回路のｎチャネル型
ＭＩＳＦＥＴの下部に設けられるｐ型半導体領域１９、
およびメモリセルのｐチャネル型ＭＩＳＦＥＴ（負荷用
ＭＩＳＦＥＴＱｐ1 ，Ｑｐ2 ）の下部に設けられるｎ型
半導体領域２０と周辺回路のｐチャネル型ＭＩＳＦＥＴ
の下部に設けられるｎ型半導体領域２０は、それぞれ同
一工程で形成されるが、記憶ノードの寄生容量（Ｃ1,Ｃ
2 ）をさらに増加させるために、それぞれ別工程で形成
してもよい。

【０１５４】また、本実施例では、メモリセルのもう一
方のｎチャネル型ＭＩＳＦＥＴである転送用ＭＩＳＦＥ
ＴＱｔ（Ｑｔ1 ，Ｑｔ2 ）の下部には、上記ｐ型半導体
領域１９を設けていない。これにより、転送用ＭＩＳＦ
ＥＴＱｔ1 ，Ｑｔ2 に接続されるデータ線（Ｄ，バー
Ｄ）の寄生容量（Ｃd1，Ｃd2）を減少させることができ
るので、メモリセルの高速動作を実現することができ
る。

【０１５５】本実施例では、半導体基板上に形成された
６個のＭＩＳＦＥＴでメモリセルを構成したＳＲＡＭに
適用した場合について説明したが、半導体基板上に形成
した４個のｎチャネル型ＭＩＳＦＥＴと、このｎチャネ
ル型ＭＩＳＦＥＴを覆う絶縁膜上に形成した２個のｎチ
ャネル型ＭＩＳＦＥＴでメモリセルを構成したＳＲＡＭ
において、半導体基板上に形成した４個のｎチャネル型
ＭＩＳＦＥＴを本発明のＭＩＳＦＥＴ構造で構成しても
よい。さらには、ＤＲＡＭあるいは強誘電体から構成さ
れたＦＲＡＭのメモリセルの転送用ＭＩＳＦＥＴやそれ
らの周辺回路を構成するＭＩＳＦＥＴに適用してもよ
い。

【０１５６】（実施例１１）本実施例によるウエルの製
造方法を図３６〜図３９を用いて説明する。

【０１５７】まず、図３６に示すように、ｐ^-型半導体
基板１の主面に熱酸化法（ＬＯＣＯＳ法）で素子分離用
の厚いフィールド絶縁膜４を形成した後、フィールド絶
縁膜４で囲まれたアクティブ領域の表面に清浄なゲート
絶縁膜５を形成する。

【０１５８】次に、図３７に示すように、半導体基板１
の一部（ｎ^-型ウエル３を形成する領域）をフォトレジ
スト４０で覆い、他の一部（ｐ^-型ウエル２を形成する
領域）にイオン注入技術でホウ素を注入する。ホウ素
は、加速エネルギー２００ｋeV〜３００ｋeVで１０¹²at
oms/cm²〜１０¹³atoms/cm²程度注入する。

【０１５９】次に、フォトレジスト４０を除去した後、
図３８に示すように、半導体基板１の一部（ｐ^-型ウエ
ル２を形成する領域）をフォトレジスト４１で覆い、他
の一部（ｎ^-型ウエル３を形成する領域）にイオン注入
技術でリンを注入する。リンは、加速エネルギー２００
ｋeV〜３００ｋeVで１０¹²atoms/cm²〜１０¹³atoms/cm
²程度注入する。

【０１６０】あるいは、全面にホウ素を注入した後に、
ｐ^-型ウエル２の形成領域をフォトレジスト４１で覆
い、リンを注入してｎ^-型ウエルを形成してもよい。こ
の場合、ｎ^-型ウエルに注入されたホウ素をうち消すよ
うにリンを注入する。または、フォトレジスト４１をマ
スクにしてリンを注入後、フォトレジスト４１を除去
し、全面にホウ素を注入してもよい。

【０１６１】さらには、上記とは逆にｎ^-型ウエル３の
形成領域をフォトレジスト４０で覆い、ホウ素を注入し
てｐ^-型ウエル２を形成するようにしてもよい。

【０１６２】その後、フォトレジスト４１を除去した
後、図３９に示すように、半導体基板１を１０００℃〜
１０５０℃で熱処理してホウ素およびリンを引き延ばし
拡散させることにより、ｐ^-型ウエル２Ａ、ｎ^-型ウエ
ル３Ａを形成する。

【０１６３】このように、本実施例では前記実施例１と
は異なり、まず、半導体基板１の主面にフィールド絶縁
膜４を形成し、その後にｐ^-型ウエル２Ａ、ｎ^-型ウエ
ル３Ａを形成する。

【０１６４】図４０は、本実施例の方法で形成したｐ^-
型ウエル２Ａと、実施例１の方法で形成したｐ^-型ウエ
ル２のそれぞれの不純物濃度分布を示すグラフ図である
（ｎ^-型ウエル３Ａ、ｎ^-型ウエル３の場合もほぼ同様
の結果が得られるため、その図示は省略する）。

【０１６５】図示のように、実施例１の方法では、ウエ
ル表面の不純物濃度が最も高く、深くなるに従って不純
物濃度が低くなる。そのため、ラッチアップ耐性を強く
するために不純物濃度を高くすると、ＭＩＳＦＥＴのチ
ャネル領域が形成される表面の不純物濃度が高くなりす
ぎて、しきい値電圧の制御が困難になってしまう。

【０１６６】これに対し、本実施例の方法では、ウエル
表面の不純物濃度よりも所定の深さの不純物濃度の方が
高くなるので、表面の不純物濃度を高くすることなく、
ラッチアップ耐性を向上させることができる。

【０１６７】また、本実施例の方法では、チャネル領域
の下部の不純物濃度を高くでき、この高不純物濃度領域
が先の実施例のｐ型半導体領域１９（ｎ^-型ウエル３の
場合は、ｎ型半導体領域２０）と同じ働きをするので、
短チャネル特性を向上させることができる。さらに、本
実施例のウエル構造と先の実施例のｐ型半導体領域１９
（ｎ^-型ウエル３の場合は、ｎ型半導体領域２０）とを
組み合わせれば、短チャネル特性をさらに向上させるこ
とができる。

【０１６８】（実施例１２）本発明のＭＩＳＦＥＴ構造
を形成するのに好適な半導体基板の製造方法を図４１〜
図４３を用いて説明する。

【０１６９】まず、図４１に示すように、表面が（１０
０）面で比抵抗が0.１〜１Ω−cm程度のｐ^-型の半導体
基板１を用意し、イオン注入技術によりその主面にホウ
素を１０¹⁵atoms/cm²〜１０¹⁶atoms/cm²程度注入す
る。なお、ｐ^-型半導体基板１に代えてｎ^-型半導体基
板を用いたり、ホウ素に代えてリンを注入したりしても
よい。

【０１７０】次に、図４２に示すように、半導体基板１
を９００℃〜１０００℃で熱処理して上記不純物を引き
延ばし拡散することにより、半導体基板１の主面に高不
純物濃度のｐ⁺型半導体領域（リンを注入した場合はｎ
⁺型半導体領域）５０を形成する。

【０１７１】次に、図４３に示すように、エピタキシャ
ル成長技術により、上記ｐ⁺型半導体領域５０の表面に
半導体層５１を形成する。半導体層５１は、不純物を含
まない、あるいは１０Ω−cm程度の低濃度の不純物を含
んだものとする。その後、この半導体層５１の主面に前
記いずれかの実施例の方法でｎチャネル型ＭＩＳＦＥＴ
Ｑｎ、ｐチャネル型ＭＩＳＦＥＴＱｐを形成する。

【０１７２】図４４は、本実施例の方法で形成した半導
体層５１を有する半導体基板１の不純物濃度分布を示す
グラフ図である。

【０１７３】従来、ＭＩＳＦＥＴのラッチアップ耐性を
強くする半導体基板構造として、0.０１Ω−cm程度の高
濃度の不純物を含む半導体基板の表面にエピタキシャル
成長技術により単結晶シリコン層を形成した半導体基板
が使用されている。

【０１７４】しかし、このような半導体基板を使用した
場合は、半導体基板の裏面から放出された不純物が半導
体基板の表面に付着するのを防止するために、エピタキ
シャル成長技術により単結晶シリコン層を形成する際、
あるいはその後のウエハプロセスにおいて、半導体基板
の裏面に不純物の放出を防止する酸化シリコンなどの絶
縁膜を形成する必要があり、これが半導体基板の価格を
上げる要因となっている。

【０１７５】これに対して、本実施例の半導体基板１に
おいては、その不純物濃度を下げることができるので、
裏面から放出される不純物量を少なくすることができ
る。従って、裏面に絶縁膜を形成する工程が不要とな
り、その分、製造コストを低減することができる。

【０１７６】（実施例１３）図４５は、本発明のＭＩＳ
ＦＥＴを用いたＬＳＩの完成状態の一例を示す断面図で
ある。

【０１７７】例えば比抵抗が0.０１Ω−cm程度の高濃度
のｐ型不純物を含んだ半導体基板６０の表面には、１０
Ω−cm程度のｐ型の半導体層６１がエピタキシャル成長
技術により形成されている。この半導体層６１の表面に
は、ｐ^-型ウエル２、ｎ^-型ウエル３が形成されてお
り、ｐ^-型ウエル２、ｎ^-型ウエル３のそれぞれの表面
には、素子分離用のフィールド絶縁膜４が形成されてい
る。

【０１７８】ｎチャネル型ＭＩＳＦＥＴＱｎは、ゲート
絶縁膜５を介してｐ^-型ウエル２の主面上に形成された
ゲート電極６と、ｐ^-型ウエル２に形成された高不純物
濃度のｎ⁺型半導体領域１１と、ｎ⁺型半導体領域１１
を取り囲むように形成されたｎ型半導体領域１２と、ゲ
ート電極６の側面に形成されたサイドウォール・スペー
サ１０の下部に位置し、上記ｎ型半導体領域１２とゲー
ト電極６の下部のチャネル領域との間に形成された低不
純物濃度のｎ^-型半導体領域８とで構成されている。ま
た、ゲート電極６およびｎ⁺型半導体領域１１のそれぞ
れの上部には、高融点金属あるいはそのシリサイドから
なる低抵抗層２５が形成されている。

【０１７９】一方、ｐチャネル型ＭＩＳＦＥＴＱｐは、
ゲート絶縁膜５を介してｎ^-型ウエル３の主面上に形成
されたゲート電極６と、ｎ^-型ウエル３に形成された高
不純物濃度のｐ⁺型半導体領域１３と、ゲート電極６の
側面に形成されたサイドウォール・スペーサ１０の下部
に位置し、上記ｐ⁺型半導体領域１３とゲート電極６の
下部のチャネル領域との間に形成された低不純物濃度の
ｐ^-型半導体領域９とで構成されている。また、ゲート
電極６およびｐ⁺型半導体領域１３のそれぞれの上部に
は、高融点金属あるいはそのシリサイドからなる低抵抗
層２５が形成されている。

【０１８０】上記ｎチャネル型ＭＩＳＦＥＴＱｎのソー
ス領域、ドレイン領域の一方とｐチャネル型ＭＩＳＦＥ
ＴＱｐのソース領域、ドレイン領域の一方とは、チタン
ナイトライドなどからなる局所配線６２を介して電気的
に接続されている。

【０１８１】シリサイドからなる低抵抗層２５とチタン
ナイトライドなどからなる局所配線６２の間には、その
接続部を除いた領域に前記実施例の窒化シリコン膜が形
成されている。

【０１８２】上記ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチ
ャネル型ＭＩＳＦＥＴＱｐの上部には、ホウ素またはリ
ンあるいはその両方を含む酸化シリコン膜、またはこの
酸化シリコン膜と他の絶縁膜との積層膜からなる絶縁膜
６３がＣＶＤ法により堆積されている。この絶縁膜６３
の表面は、化学的機械的研磨法（ＣＭＰ法）などの平坦
化技術によって平坦化されている。

【０１８３】上記絶縁膜６３の上部には、第１層目の配
線６４（６４Ａ，６４Ｂ，６４Ｃ）が形成されている。
配線６４は、絶縁膜６３に開孔した接続孔６５を通じて
ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのゲート電極６、ソース領域またはドレイン領
域に接続されている。

【０１８４】また、上記配線６４は、接続孔６５の内部
では、例えば下層から順にチタン、チタンナイトライ
ド、タングステンを積層した導電膜で構成されており、
絶縁膜６３上では、下層から順にチタンナイトライド、
アルミニウムを主成分とする低抵抗層、チタンナイトラ
イドを積層した導電膜で構成されている。

【０１８５】上記配線６４の上部には、酸化シリコン
膜、またはこの酸化シリコン膜と他の絶縁膜との積層膜
からなる第１層目の層間絶縁膜６６がＣＶＤ法により堆
積されている。この層間絶縁膜６６の表面は、化学的機
械的研磨法などの平坦化技術によって平坦化されてい
る。

【０１８６】上記層間絶縁膜６６の上部には、第２層目
の配線６７（６７Ａ，６７Ｂ）が形成されている。配線
６７は、層間絶縁膜６６に開孔した接続孔６５を通じて
第１層目の配線６４に接続されている。配線６７は、第
１層目の配線６４と同じ構造である。あるいはアルミニ
ウムの代わりに銅（Ｃｕ）を主成分とするものであって
もよい。

【０１８７】上記配線６７の上部には、酸化シリコン
膜、またはこの酸化シリコン膜と他の絶縁膜との積層膜
からなる第２層目の層間絶縁膜６９がＣＶＤ法により堆
積されている。この層間絶縁膜６９の表面は、化学的機
械的研磨法などの平坦化技術によって平坦化されてい
る。

【０１８８】上記層間絶縁膜６９の上部には、第３層目
の配線７０が形成されている。配線７０は、層間絶縁膜
６９に開孔した接続孔７１を通じて第２層目の配線６７
に接続されている。配線７０は、第１層目の配線６４と
同じ構造である。あるいはアルミニウムの代わりに銅
（Ｃｕ）を主成分とするものであってもよい。

【０１８９】上記配線７０の上部、すなわち半導体基板
１の最上層には、パッシベーション膜７２が設けられて
いる。パッシベーション膜７２は、酸化シリコン膜また
は窒化シリコン膜、あるいはそれらの積層膜により構成
されている。パッシベーション膜７２の開孔７３から露
出した配線７０の一部はボンディングパッド７０Ａを構
成している。

【０１９０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１９１】前記各実施例のｎチャネル型ＭＩＳＦＥ
Ｔ、ｐチャネル型ＭＩＳＦＥＴは、それらを種々各々組
み合わせた構成としてもよい。例えば、実施例３のｎチ
ャネル型ＭＩＳＦＥＴと実施例２のｐチャネル型ＭＩＳ
ＦＥＴとを組み合わせて相補型ＭＩＳＦＥＴ（ＣＭＩＳ
ＦＥＴ）を構成してもよい。

【０１９２】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１９３】本発明によれば、ＭＩＳＦＥＴのチャネル
領域に接する半導体領域の寄生抵抗を減少させることが
できるので、チャネル電流を増加することができる。

【０１９４】本発明によれば、ＭＩＳＦＥＴのソース領
域、ドレイン領域の寄生容量を減少させることができ
る。

【０１９５】従って、本発明によれば、高速、高性能の
ＭＩＳＦＥＴを搭載した高性能のＬＳＩを得ることがで
きる。

【０１９６】本発明によれば、ＭＩＳＦＥＴのパンチス
ルーを抑制して短チャネル効果を低減することができる
ので、微細で高速、高性能のＭＩＳＦＥＴを得ることが
できる。

【０１９７】本発明によれば、ＭＩＳＦＥＴの寄生抵
抗、寄生容量を安定に減少させることができる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体集積回路装置の
要部を示す断面図である。

【図２】実施例１のＭＩＳＦＥＴに形成される寄生抵抗
を示す説明図である。

【図３】ＭＩＳＦＥＴの不純物濃度分布を示すグラフ図
である。

【図４】ＭＩＳＦＥＴのゲート寸法に対するしきい値電
圧の依存性を示すグラフ図である。

【図５】ＭＩＳＦＥＴのゲート寸法に対するチャネル電
流の依存性を示すグラフ図である。

【図６】実施例１のＭＩＳＦＥＴの製造方法を示す断面
図である。

【図７】実施例１のＭＩＳＦＥＴの製造方法を示す断面
図である。

【図８】実施例１のＭＩＳＦＥＴの製造方法を示す断面
図である。

【図９】実施例１のＭＩＳＦＥＴの製造方法を示す断面
図である。

【図１０】実施例１のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１１】実施例１のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１２】本発明の実施例２である半導体集積回路装置
の要部を示す断面図である。

【図１３】実施例２のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１４】実施例２のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１５】本発明の実施例３である半導体集積回路装置
の要部を示す断面図である。

【図１６】実施例３のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１７】実施例３のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図１８】本発明の実施例４である半導体集積回路装置
の要部を示す断面図である。

【図１９】実施例４のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２０】本発明の実施例５である半導体集積回路装置
の要部を示す断面図である。

【図２１】実施例５のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２２】実施例５のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２３】実施例５のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２４】実施例５のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２５】実施例５のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２６】本発明の実施例６である半導体集積回路装置
の要部を示す断面図である。

【図２７】本発明の実施例７である半導体集積回路装置
の要部を示す断面図である。

【図２８】実施例７のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図２９】実施例７のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図３０】実施例７のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図３１】実施例７のＭＩＳＦＥＴの製造方法を示す断
面図である。

【図３２】本発明の実施例８である半導体集積回路装置
の要部を示す断面図である。

【図３３】本発明の実施例９である半導体集積回路装置
の要部を示す断面図である。

【図３４】本発明の実施例１０である半導体集積回路装
置の要部を示す断面図である。

【図３５】実施例１０のＳＲＡＭのメモリセルの等価回
路図である。

【図３６】本発明の実施例１１であるウエルの製造方法
を示す断面図である。

【図３７】本発明の実施例１１であるウエルの製造方法
を示す断面図である。

【図３８】本発明の実施例１１であるウエルの製造方法
を示す断面図である。

【図３９】本発明の実施例１１であるウエルの製造方法
を示す断面図である。

【図４０】実施例１１のウエルの不純物濃度分布を示す
グラフ図である。

【図４１】本発明の実施例１２である半導体基板の製造
方法を示す断面図である。

【図４２】本発明の実施例１２である半導体基板の製造
方法を示す断面図である。

【図４３】本発明の実施例１２である半導体基板の製造
方法を示す断面図である。

【図４４】実施例１２の半導体基板の不純物濃度分布を
示すグラフ図である。

【図４５】本発明の実施例１３であるＭＩＳＦＥＴを用
いて製造されたＬＳＩの完成状態の一例を示す断面図で
ある。

【図４６】従来技術のＭＩＳＦＥＴに形成される寄生抵
抗を示す説明図である。

【図４７】従来技術のＭＩＳＦＥＴに形成される寄生抵
抗を示す説明図である。

【符号の説明】

１半導体基板２ｐ^-型ウエル２Ａｐ^-型ウエル３ｎ^-型ウエル３Ａｎ^-型ウエル４フィールド絶縁膜５ゲート絶縁膜６ゲート電極７チャネルストッパ層８ｎ^-型半導体領域８Ａｎ^-型半導体領域９ｐ^-型半導体領域１０サイドウォール・スペーサ１０Ａサイドウォール・スペーサ１１ｎ⁺型半導体領域１２ｎ型半導体領域１３ｐ⁺型半導体領域１４キャップ絶縁膜１４Ａキャップ絶縁膜１５フォトレジスト１６フォトレジスト１７ｐ型半導体領域１８ｎ型半導体領域１９ｐ型半導体領域２０ｎ型半導体領域２１フォトレジスト２２フォトレジスト２３ｐ型半導体領域２４フォトレジスト２５低抵抗層２５Ａシリサイド層２６高融点金属膜２７フォトレジスト２８フォトレジスト３０第１ゲート絶縁膜３１フローティングゲート３２第２ゲート絶縁膜３３コントロールゲート３５絶縁層４０フォトレジスト４１フォトレジスト５０ｐ⁺型半導体領域５１半導体層６０半導体基板６１半導体層６２局所配線６３絶縁膜６４配線６４Ａ配線６４Ｂ配線６４Ｃ配線６５接続孔６６層間絶縁膜６７配線６７Ａ配線６７Ｂ配線６８接続孔６９層間絶縁膜７０配線７０Ａボンディングパッド７１接続孔７２パッシベーション膜７３開孔

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092 21/8244 27/11 21/8247 29/788 29/792 Ｈ０１Ｌ 27/10 ３８１ 29/78 ３０１Ｘ３７１ (72)発明者谷口泰弘東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者奥山幸祐東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＭＩＳＦＥＴは、第１導電型の半導体
基板の主面上にゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側の前記半導体基板の主面
に設けられた第２導電型の第１半導体領域と、前記第１
半導体領域を取り囲むように設けられ、前記第１半導体
領域よりも不純物濃度の低い第２導電型の第２半導体領
域と、前記第２半導体領域と前記ゲート電極の下部のチ
ャネル領域との間に設けられ、前記第２半導体領域より
も不純物濃度の低い第２導電型の第３半導体領域とを備
えていることを特徴とする半導体集積回路装置。
【請求項２】ＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＭＩＳＦＥＴは、第１導電型の半導体
基板の主面上にゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側の前記半導体基板の主面
に設けられた第２導電型の第１半導体領域と、前記第１
半導体領域を取り囲むように設けられ、前記第１半導体
領域よりも不純物濃度の低い第２導電型の第２半導体領
域と、前記第２半導体領域と前記ゲート電極の下部のチ
ャネル領域との間に設けられ、前記第２半導体領域より
も不純物濃度の低い第２導電型の第３半導体領域と、前
記第３半導体領域の下部および前記第２半導体領域のチ
ャネル領域側の側面部に設けられ、前記半導体基板より
も不純物濃度の高い第１導電型の第４半導体領域とを備
えていることを特徴とする半導体集積回路装置。
【請求項３】ＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＭＩＳＦＥＴは、第１導電型の半導体
基板の主面上にゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側の前記半導体基板の主面
に設けられた第２導電型の第１半導体領域と、前記第１
半導体領域を取り囲むように設けられ、前記第１半導体
領域よりも不純物濃度の低い第２導電型の第２半導体領
域と、前記第２半導体領域と前記ゲート電極の下部のチ
ャネル領域との間に設けられ、前記第２半導体領域より
も不純物濃度の低い第２導電型の第３半導体領域と、前
記チャネル領域、前記第１半導体領域、前記第２半導体
領域および前記第３半導体領域の全体を取り囲むように
設けられ、前記半導体基板よりも不純物濃度の高い第１
導電型の第５半導体領域とを備えていることを特徴とす
る半導体集積回路装置。
【請求項４】ＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＭＩＳＦＥＴは、第１導電型の半導体
基板の主面上にゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側の前記半導体基板の主面
に設けられた第２導電型の第１半導体領域と、前記第１
半導体領域を取り囲むように設けられ、前記第１半導体
領域よりも不純物濃度の低い第２導電型の第２半導体領
域と、前記第２半導体領域を取り囲むように設けられ、
前記第２半導体領域よりも不純物濃度の低い第２導電型
の第６半導体領域と、前記チャネル領域、前記第１半導
体領域、前記第２半導体領域および前記第６半導体領域
の全体を取り囲むように設けられ、前記半導体基板より
も不純物濃度の高い第１導電型の第５半導体領域とを備
えていることを特徴とする半導体集積回路装置。
【請求項５】ＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＭＩＳＦＥＴは、第１導電型の半導体
基板の主面上にゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側の前記半導体基板の主面
に設けられた第２導電型の第１半導体領域と、前記第１
半導体領域を取り囲むように設けられ、前記第１半導体
領域よりも不純物濃度の低い第２導電型の第２半導体領
域と、前記ゲート電極の側面に設けられたサイドウォー
ル・スペーサの下部に位置すると共にその底部が前記第
２半導体領域の底部よりも深い位置に設けられ、前記第
２半導体領域よりも不純物濃度の低い第２導電型の第７
半導体領域と、前記チャネル領域、前記第１半導体領
域、前記第２半導体領域および前記第７半導体領域の全
体を取り囲むように設けられ、前記半導体基板よりも不
純物濃度の高い第１導電型の第５半導体領域とを備えて
いることを特徴とする半導体集積回路装置。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体集積回路装置であって、前記ＭＩＳＦＥＴの前記ゲ
ート電極、前記第１半導体領域のうち、少なくとも前記
第１半導体領域の表面に低抵抗層を設けたことを特徴と
する半導体集積回路装置。
【請求項７】ｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴで集積回路を構成した半導体集積回路装
置であって、前記ｎチャネル型ＭＩＳＦＥＴ、前記ｐチ
ャネル型ＭＩＳＦＥＴの少なくとも一方を請求項１〜６
のいずれか１項に記載のＭＩＳＦＥＴで構成したことを
特徴とする半導体集積回路装置。
【請求項８】ｎチャネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴで集積回路を構成した半導体集積回路装
置であって、前記ｎチャネル型ＭＩＳＦＥＴを請求項１
〜６のいずれか１項に記載のＭＩＳＦＥＴで構成したこ
とを特徴とする半導体集積回路装置。
【請求項９】請求項１〜８のいずれか１項に記載の半
導体集積回路装置であって、前記半導体基板を、前記Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の底部に接する
ように絶縁層を設けたＳＯＩ基板で構成したことを特徴
とする半導体集積回路装置。
【請求項１０】請求項１〜９のいずれか１項に記載の
半導体集積回路装置であって、前記半導体基板を、低不
純物濃度の半導体基板と、その上部に設けられた高不純
物濃度の半導体領域と、さらにその上部に設けられた低
不純物濃度の、あるいは不純物を含まないエピタキシャ
ル半導体層とで構成し、前記エピタキシャル半導体層の
主面に前記ＭＩＳＦＥＴを形成したことを特徴とする半
導体集積回路装置。
【請求項１１】情報の書込み、あるいは消去を電気的
に行う不揮発性メモリを備えた半導体集積回路装置であ
って、前記不揮発性メモリを構成するＭＩＳＦＥＴおよ
び周辺回路を構成するＭＩＳＦＥＴのそれぞれのソース
領域、ドレイン領域を、請求項１〜６のいずれか１項に
記載のＭＩＳＦＥＴのソース領域、ドレイン領域と同一
構造で構成し、前記不揮発性メモリを構成するＭＩＳＦ
ＥＴの前記第３半導体領域の不純物濃度を、前記周辺回
路を構成するＭＩＳＦＥＴの前記第３半導体領域の不純
物濃度よりも高くしたことを特徴とする半導体集積回路
装置。
【請求項１２】半導体基板の主面上に設けられた一対
の負荷用ＭＩＳＦＥＴ、一対の駆動用ＭＩＳＦＥＴおよ
び一対の転送用ＭＩＳＦＥＴでメモリセルを構成したＳ
ＲＡＭを有する半導体集積回路装置であって、前記負荷
用ＭＩＳＦＥＴおよび前記駆動用ＭＩＳＦＥＴを請求項
３記載のＭＩＳＦＥＴと同一構造で構成したことを特徴
とする半導体集積回路装置。
【請求項１３】請求項１２記載の半導体集積回路装置
であって、前記転送用ＭＩＳＦＥＴには、前記第５半導
体領域を設けないことを特徴とする半導体集積回路装
置。
【請求項１４】所定の導電型の半導体基板に第１導電
型のウエルを設け、前記ウエルの主面上に請求項１〜６
のいずれか１項に記載のＭＩＳＦＥＴを形成する工程を
備えた半導体集積回路装置の製造方法であって、前記半
導体基板の主面に熱酸化法で素子分離用の厚いフィール
ド絶縁膜を形成した後、前記半導体基板の主面に不純物
を導入し、次いで、前記半導体基板を熱処理して前記不
純物を引き延ばし拡散させることにより、前記ウエルを
形成することを特徴とする半導体集積回路装置の製造方
法。
【請求項１５】請求項１記載のＭＩＳＦＥＴを有する
半導体集積回路装置の製造方法であって、（１）第１導
電型の半導体基板の主面上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、（２）前記ゲート電極の両側
の前記半導体基板の主面に、前記ゲート電極をマスクに
して不純物を導入することにより、第２導電型の第３半
導体領域を形成する工程と、（３）前記ゲート電極の両
側の前記半導体基板の主面に、前記ゲート電極およびそ
の側面に形成したサイドウォール・スペーサをマスクに
して不純物を導入することにより、第２導電型の第１半
導体領域を形成する工程と、（４）前記ゲート電極の両
側の前記半導体基板の主面に、前記ゲート電極および前
記サイドウォール・スペーサをマスクにして不純物を導
入することにより、第２導電型の第２半導体領域を形成
する工程と、を含むことを特徴とする半導体集積回路装
置の製造方法。
【請求項１６】請求項８記載の半導体集積回路装置の
製造方法であって、（１）半導体基板の主面上のｎチャ
ネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥ
Ｔ形成領域にゲート絶縁膜を介してゲート電極を形成す
る工程と、（２）前記ｎチャネル型ＭＩＳＦＥＴ形成領
域の主面に、前記ゲート電極をマスクにしてリンまたは
ヒ素あるいはリンとヒ素を注入してｎ型半導体領域を形
成する工程と、（３）前記ｐチャネル型ＭＩＳＦＥＴ形
成領域の主面に、前記ゲート電極をマスクにしてホウ素
またはフッ化ホウ素を注入してｐ型半導体領域を形成す
る工程と、（４）前記ｎチャネル型ＭＩＳＦＥＴ形成領
域の主面に前記ゲート電極およびその側面に形成したサ
イドウォール・スペーサをマスクにしてヒ素を注入して
ｎ型半導体領域を形成する工程と、（５）前記ｎチャネ
ル型ＭＩＳＦＥＴ形成領域の主面に、前記ゲート電極お
よびその側面に形成したサイドウォール・スペーサをマ
スクにしてリンを注入してｎ型半導体領域を形成する工
程と、（６）前記ｐチャネル型ＭＩＳＦＥＴ形成領域の
主面に、前記ゲート電極およびその側面に形成したサイ
ドウォール・スペーサをマスクにしてホウ素またはフッ
化ホウ素を注入してｐ型半導体領域を形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方
法。