JP2010135822A - メモリーアレイ - Google Patents
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Abstract
【解決手段】シリコンウェハー201と、その第1表面領域201aに位置するラテラルに規定された第1層配列212と、シリコンウェハー201の第2表面領域201bに位置するラテラルに規定された第2層配列213と、第1および第2層配列212・213の側壁に沿った幅d1の第1二酸化シリコン側壁層215と、ラテラルに規定された第2層配列213の第1二酸化シリコン側壁層215に沿った第2幅d2の第2二酸化シリコン側壁層217とを備える。
【選択図】図2J
Description
図1A〜図1Iは、従来技術に係る、製造中の様々な時点での層構造を示す断面図である。
図2A〜図2Jは、本発明の層配置の製造方法の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
図3A〜図3Eは、本発明の層配置の製造方法の他の好ましい実施例に係る、製造中の様々な時点での層構造を示す断面図である。
[1]Widmann, D、Mader, H、Friedrich, H『高集積回路技術(Technologie hochintegrierter Schaltungen)』(8.4章、シュプリンガー出版社(Springer Verlag)、ベルリン、1996年、IBSN 3-540-59357-8)
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101 シリコン基板
102 第1二酸化シリコン層
103 第1ポリシリコン層
104 ONO層配列
105 層構造
106 層構造
107 第2二酸化シリコン層
108 第2ポリシリコン層
109 窒化シリコン硬質マスク
110 層構造
111 層構造
112 第1側壁酸化物層
113 層構造
114a 第1LDD領域
114b 第2LDD領域
115 層構造
116 層構造
117 第2側壁酸化物層
118 層構造
119a 第1ドーピング領域
119b 第2ドーピング領域
120a 第1HDD領域
120b 第2HDD領域
200 層構造
201 シリコンウェハー
201a 第1表面領域
201b 第2表面領域
202 第1二酸化シリコン層
203 第1ポリシリコン層
204 ONO層
204a 二酸化シリコン部分層
204b 窒化シリコン部分層
204c 他の二酸化シリコン部分層
205 層構造
206 層構造
207 第2二酸化シリコン層
208 第2ポリシリコン層
209 硬質マスク
210 層構造
211 層構造
212 ラテラルに規定された第1層配列
213 ラテラルに規定された第2層配列
213a ラテラルに規定された補助層配列
214 層構造
215 第1二酸化シリコン側壁層
216 層構造
217 第2二酸化シリコン側壁層
218 層構造
219 LDDドーピング領域
220 層構造
221 層配置
222 HDDドーピング領域
223 ドーピング領域
300 層構造
301 第1窒化シリコン補助層
302 第2二酸化シリコン補助層
303 層構造
304 層構造
305 層構造
306 第2二酸化シリコン側壁層
307 層構造
Claims (11)
- メモリーアレイであって、
基板と、
上記基板の第1表面領域に位置する、メモリーアレイの論理領域の少なくとも一部であり、且つ、論理トランジスタにおけるソース領域とドレイン領域との間に在って、ゲート電極を含むゲートパターンとしての、側壁を有する少なくとも1つの第1層配列と、
上記基板の第2表面領域に位置する、メモリーアレイのメモリーセル領域の少なくとも一部であり、且つ、メモリートランジスタにおけるソース領域とドレイン領域との間に在って、ゲート電極を含むゲートパターンとしての、側壁を有する少なくとも1つの第2層配列と、
上記第1および第2層配列のそれぞれの各側壁のうちの少なくとも1つの部分領域に沿った、電気的に絶縁性の第1材料を含んだ第1幅の第1側壁層と、
上記各第2層配列の各第1側壁のうちの少なくとも1つの部分領域に沿った、電気的に絶縁性の第2材料を含んだ第2幅の第2側壁層とを含み、
上記第1側壁層が、上記第1および第2層配列のそれぞれの各側壁のうちの少なくとも1つの部分領域が熱酸化されることによって形成されており、
上記各第1層配列の第1側壁層が、第2側壁層によって被覆されていない、メモリーアレイ。 - 上記第1幅が第2幅よりも薄い、請求項1に記載のメモリーアレイ。
- 上記第1幅が約5nmから7nmである、請求項1または2に記載のメモリーアレイ。
- 上記第2幅が約10nm以上である、請求項1〜3のいずれか1項に記載のメモリーアレイ。
- 上記基板がシリコンウェハーまたはシリコンチップである、請求項1〜4のいずれか1項に記載のメモリーアレイ。
- 上記基板と、第1および/または第2層配列の少なくとも一部分との間で、かつ、基板表面の少なくとも一部に、電気的に絶縁性の第3材料を含んだ絶縁層が配置されている、請求項1〜5のいずれか1項に記載のメモリーアレイ。
- 上記第1層配列が、第1導電性材料を含んだ第一部分層と、電気的に絶縁性の第4材料を含んだ第2部分層とを備えている、請求項1〜6のいずれか1項に記載のメモリーアレイ。
- 上記第2層配列が、電荷蓄積部分層と、電気的に絶縁性の第5材料を含んだ第2部分層と、第2導電性材料を含んだ第3部分層と、電気的に絶縁性の第6材料を含んだ第4部分層とを備えている、請求項1〜7のいずれか1項に記載のメモリーアレイ。
- 上記電荷蓄積部分層が、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列(ONO層)を有する多結晶シリコンを被覆層として含んだ層であるか、または、
二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列(ONO層)である、請求項8に記載のメモリーアレイ。 - 上記第1および/または第2導電性材料が多結晶シリコンである、請求項8または9に記載のメモリーアレイ。
- 上記電気的に絶縁性の、第1、第2、第3、第4、第5、および、第6材料が、それぞれ、二酸化シリコン、窒化シリコン、または、二酸化シリコン‐窒化シリコン‐二酸化シリコンの層配列(ONO層)である、請求項8〜10のいずれか1項に記載のメモリーアレイ。
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