JP2003511875A - 反射防止膜を備える半導体メモリ装置を製造するための方法 - Google Patents
反射防止膜を備える半導体メモリ装置を製造するための方法Info
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
パターニングおよびイオン注入の間のコアメモリセル領域内での複数のマスク形成に関連するフォトレジストストリッピングの間のＡＲＣ損失を減じることによって、半導体装置の周辺回路領域内のゲート電極構造の寸法的精密性が向上する。実施例は順次、コアメモリセル領域内でスタックドゲート電極構造をエッチングするステップと、フォトレジストをストリッピングするステップと、エッチングを行なって周辺回路領域内にゲート電極構造を形成するステップとを含む。その後、関連のフォトレジストストリッピングを伴う、コアメモリセル領域内での複数のマスキングおよびイオン注入を実現する。
Description
【０００１】
この発明は、精密に寸法がとられたサブミクロン構成要素を有する半導体装置
を製造するための方法に関する。この発明は特に、約０．１５ミクロン以下のデ
ザインルールを備え、かつ精密に寸法がとられたゲート電極構造を周辺回路領域
内に備える半導体装置の製造に応用できる。
を製造するための方法に関する。この発明は特に、約０．１５ミクロン以下のデ
ザインルールを備え、かつ精密に寸法がとられたゲート電極構造を周辺回路領域
内に備える半導体装置の製造に応用できる。
【０００２】
超大規模集積のために高い密度およびパフォーマンスが要求されるにしたがっ
て、構成要素サイズが減じられたより高密度のアレイが必要とされる。デザイン
ルールが約０．１５ミクロン以下、たとえば約０．１２ミクロン以下の半導体装
置の製造時には、その実現に多くの問題が生じる。
て、構成要素サイズが減じられたより高密度のアレイが必要とされる。デザイン
ルールが約０．１５ミクロン以下、たとえば約０．１２ミクロン以下の半導体装
置の製造時には、その実現に多くの問題が生じる。
【０００３】
半導体装置は典型的には、基板と、その上のトランジスタおよび／またはメモ
リセル等の素子とを含む。半導体基板上に種々の配線層が形成されて、これらの
素子が相互におよび外部回路に電気的に接続される。従来の製造技術は典型的に
は、コアメモリセル領域内でのメモリセルの形成と、周辺回路の形成とを含む。
コアメモリセル領域に特有の構成要素を形成するための処理は通常、周辺回路領
域のための処理に対応していないか、または必ずしもそれにとって最適なわけで
はない。たとえば従来の方法は、コアメモリセル領域内で少なくとも３つの個別
のフォトレジストマスクを使用することを必要とし、周辺回路領域内のゲート電
極層の上にあるＡＲＣからマスクを除去し、周辺回路領域内のゲート電極構造を
パターニングする。このような従来の方法は、スタックドゲート電極構造をエッ
チングし、不純物をイオン注入して浅いソース／ドレイン拡張部を形成し、不純
物をイオン注入して中くらいでまたは大量にドーピングされたソース／ドレイン
注入物を形成するために、異なるフォトレジストマスクを形成して除去すること
を必要とする。従来、これらのフォトレジストマスクは周辺回路領域のゲート電
極構造のパターニングに先立って周辺回路領域から除去される。しかし、ＡＲＣ
からフォトレジストをストリッピングするたびにＡＲＣの一部が失われ、フォト
レジストパターニングの間の有害な反射を防止することに関してのその機能的能
力が変えられる。結果として、下にあるゲート電極構造のパターニングという後
続のステップ時に、必要とされている精密な寸法が得られていないという状況と
なる。
リセル等の素子とを含む。半導体基板上に種々の配線層が形成されて、これらの
素子が相互におよび外部回路に電気的に接続される。従来の製造技術は典型的に
は、コアメモリセル領域内でのメモリセルの形成と、周辺回路の形成とを含む。
コアメモリセル領域に特有の構成要素を形成するための処理は通常、周辺回路領
域のための処理に対応していないか、または必ずしもそれにとって最適なわけで
はない。たとえば従来の方法は、コアメモリセル領域内で少なくとも３つの個別
のフォトレジストマスクを使用することを必要とし、周辺回路領域内のゲート電
極層の上にあるＡＲＣからマスクを除去し、周辺回路領域内のゲート電極構造を
パターニングする。このような従来の方法は、スタックドゲート電極構造をエッ
チングし、不純物をイオン注入して浅いソース／ドレイン拡張部を形成し、不純
物をイオン注入して中くらいでまたは大量にドーピングされたソース／ドレイン
注入物を形成するために、異なるフォトレジストマスクを形成して除去すること
を必要とする。従来、これらのフォトレジストマスクは周辺回路領域のゲート電
極構造のパターニングに先立って周辺回路領域から除去される。しかし、ＡＲＣ
からフォトレジストをストリッピングするたびにＡＲＣの一部が失われ、フォト
レジストパターニングの間の有害な反射を防止することに関してのその機能的能
力が変えられる。結果として、下にあるゲート電極構造のパターニングという後
続のステップ時に、必要とされている精密な寸法が得られていないという状況と
なる。
【０００４】
小型化が迅速に進んでいるため、周辺回路領域で寸法的な精密性が失われるこ
とを含めて、このような損失は深刻な問題になる。したがって、ストリッピング
を必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず
周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法
が必要とされる。
とを含めて、このような損失は深刻な問題になる。したがって、ストリッピング
を必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず
周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法
が必要とされる。
【０００５】
この発明の利点は、周辺回路領域内で精密に寸法がとられたゲート電極構造を
有する半導体装置を製造するための方法である。
有する半導体装置を製造するための方法である。
【０００６】
この発明のさらなる利点および特徴が以下の説明で述べられ、以下を考察する
ことによってその一部が当業者に明らかとなり、さらにはこの発明の実施から学
ばれるだろう。この発明の利点は添付の請求項で特に示されるようにして認識さ
れ、得られるだろう。
ことによってその一部が当業者に明らかとなり、さらにはこの発明の実施から学
ばれるだろう。この発明の利点は添付の請求項で特に示されるようにして認識さ
れ、得られるだろう。
【０００７】
この発明によると、上述のおよび他の利点はコアメモリセル領域と周辺回路領
域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、
（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み
、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たと
えばフローティングゲート電極層、誘電体層、コントロールゲート電極層、およ
び反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第
２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタック
は順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（
ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層
を生成させるステップと、（ｄ）第１のゲート電極スタック上に第１のフォトレ
ジストマスクを形成するステップと、（ｅ）第２のゲート電極スタックが第１の
フォトレジスト材料の層によってマスクされている状態で第１のゲート電極スタ
ックをエッチングして少なくとも１つの第１のゲート電極構造を形成するステッ
プとを含み、前記少なくとも１つの第１のゲート電極構造は順次、トンネル誘導
体、電荷蓄積電極、インターゲート誘電体、コントロールゲート電極、およびＡ
ＲＣを含み、この方法はさらに、（ｆ）コアメモリセル領域から第１のフォトレ
ジストマスクを除去し、さらには周辺回路領域から第１のフォトレジスト材料の
層を除去するステップと、（ｇ）コアメモリセル領域および周辺回路領域上に第
２のフォトレジスト層を形成するステップと、（ｈ）第２のゲート電極スタック
上に第２のフォトレジストマスクを形成するステップと、（ｉ）第２のゲート電
極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順次
に含むスタックドゲート電極構造を形成するステップとを含む。
域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、
（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み
、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たと
えばフローティングゲート電極層、誘電体層、コントロールゲート電極層、およ
び反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第
２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタック
は順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（
ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層
を生成させるステップと、（ｄ）第１のゲート電極スタック上に第１のフォトレ
ジストマスクを形成するステップと、（ｅ）第２のゲート電極スタックが第１の
フォトレジスト材料の層によってマスクされている状態で第１のゲート電極スタ
ックをエッチングして少なくとも１つの第１のゲート電極構造を形成するステッ
プとを含み、前記少なくとも１つの第１のゲート電極構造は順次、トンネル誘導
体、電荷蓄積電極、インターゲート誘電体、コントロールゲート電極、およびＡ
ＲＣを含み、この方法はさらに、（ｆ）コアメモリセル領域から第１のフォトレ
ジストマスクを除去し、さらには周辺回路領域から第１のフォトレジスト材料の
層を除去するステップと、（ｇ）コアメモリセル領域および周辺回路領域上に第
２のフォトレジスト層を形成するステップと、（ｈ）第２のゲート電極スタック
上に第２のフォトレジストマスクを形成するステップと、（ｉ）第２のゲート電
極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順次
に含むスタックドゲート電極構造を形成するステップとを含む。
【０００８】
この発明の実施例はさらなる操作ステップを含み、この操作ステップは、周辺
回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領
域から第２のフォトレジスト材料の層を除去するステップと、コアメモリセル領
域および周辺回路領域上に第３のフォトレジスト材料の層を生成させるステップ
と、コアメモリセル領域上に第３のフォトレジストマスクを形成するステップと
、不純物をイオン注入してスタックドゲート電極構造の各々に関連する浅いソー
ス／ドレイン拡張部注入物を形成するステップと、コアメモリセル領域から第３
のフォトレジストマスクを除去し、さらには周辺回路領域から第３のフォトレジ
スト材料の層を除去するステップと、コアメモリセル領域およびイオン注入不純
物上に第４のフォトレジストマスクを形成して中くらいでまたは大量にドーピン
グされたソース／ドレイン注入物を形成するステップと含む。後続の処理はアニ
ーリングしてイオン注入された領域を活性化させるステップを含む。
回路領域から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領
域から第２のフォトレジスト材料の層を除去するステップと、コアメモリセル領
域および周辺回路領域上に第３のフォトレジスト材料の層を生成させるステップ
と、コアメモリセル領域上に第３のフォトレジストマスクを形成するステップと
、不純物をイオン注入してスタックドゲート電極構造の各々に関連する浅いソー
ス／ドレイン拡張部注入物を形成するステップと、コアメモリセル領域から第３
のフォトレジストマスクを除去し、さらには周辺回路領域から第３のフォトレジ
スト材料の層を除去するステップと、コアメモリセル領域およびイオン注入不純
物上に第４のフォトレジストマスクを形成して中くらいでまたは大量にドーピン
グされたソース／ドレイン注入物を形成するステップと含む。後続の処理はアニ
ーリングしてイオン注入された領域を活性化させるステップを含む。
【０００９】
この発明のさらなる利点は、以下の詳細な説明から、この発明の実施のために
企図される最善の態様の例によって当業者に容易に明らかとなるだろう。理解さ
れるように、この発明では他の実施例および異なる実施例が可能であり、その幾
つかの詳細は、そのすべてがこの発明から逸脱することなしに、種々の明らかな
点において変形可能である。したがって、図および説明は本質的に例として理解
されるべきであり、それらはこの発明を限定するものとして理解されるべきでは
ない。
企図される最善の態様の例によって当業者に容易に明らかとなるだろう。理解さ
れるように、この発明では他の実施例および異なる実施例が可能であり、その幾
つかの詳細は、そのすべてがこの発明から逸脱することなしに、種々の明らかな
点において変形可能である。したがって、図および説明は本質的に例として理解
されるべきであり、それらはこの発明を限定するものとして理解されるべきでは
ない。
【００１０】
この発明は、コアメモリセル領域内でゲート電極スタックおよびソース／ドレ
イン領域を形成することに伴う複数のフォトレジストストリッピングステップの
結果として起こる、ゲート電極構造のパターニングに先立つ周辺回路領域内での
ＡＲＣの損失という問題に対処しそれを解決する。従来の手法では、周辺回路領
域内でのゲート電極構造のパターニングに先立ってコアメモリセル領域内でトラ
ンジスタの形成を実現するために、酸素プラズマがあるか否かに関わらず硫酸を
用いて少なくとも３つのフォトレジスト材料の層をストリッピングすることによ
り、周辺回路領域内のＡＲＣが劣化した。この発明の実施例に従うと、周辺回路
領域内のＡＲＣには、周辺回路領域内でゲート電極構造を形成するためのパター
ニングの前にたった１回のフォトレジストストリッピングステップが行なわれる
のみである。
イン領域を形成することに伴う複数のフォトレジストストリッピングステップの
結果として起こる、ゲート電極構造のパターニングに先立つ周辺回路領域内での
ＡＲＣの損失という問題に対処しそれを解決する。従来の手法では、周辺回路領
域内でのゲート電極構造のパターニングに先立ってコアメモリセル領域内でトラ
ンジスタの形成を実現するために、酸素プラズマがあるか否かに関わらず硫酸を
用いて少なくとも３つのフォトレジスト材料の層をストリッピングすることによ
り、周辺回路領域内のＡＲＣが劣化した。この発明の実施例に従うと、周辺回路
領域内のＡＲＣには、周辺回路領域内でゲート電極構造を形成するためのパター
ニングの前にたった１回のフォトレジストストリッピングステップが行なわれる
のみである。
【００１１】
この発明の実施例は、まずコアメモリセル領域内でスタックドゲート電極構造
をエッチングするステップと、次にフォトレジストマスクとフォトレジスト層と
をストリッピングするステップとを含み、これによって周辺回路領域内のＡＲＣ
にはたった１回のフォトレジストストリッピングステップしか行なわれない。次
に、周辺回路領域内に第２のフォトレジストマスクを形成し、周辺回路領域のゲ
ート電極構造をパターニングする。その後、コアメモリセル領域内に浅いソース
／ドレイン拡張部および中くらいでまたは大量にドーピングされたソース／ドレ
イン注入物を形成する。このような注入物の形成によって、２つのさらなるフォ
トレジストマスクとそれに伴うフォトレジスト層ストリッピングとが必要とされ
る。しかし、このようなイオン注入マスクの形成に伴うフォトレジスト材料のス
トリッピングは周辺回路領域内のゲート電極構造のパターニング後に行なわれる
ため、パターニングに先だってＡＲＣのインテグリティに悪影響を及ぼすことは
なく、したがって周辺回路領域内のゲート電極構造の精密性が向上する。その後
、アニーリングを行なって注入された領域を活性化させ、リン酸を用いてのよう
な従来の様態でコアメモリセル領域および周辺回路領域からＡＲＣを除去する。
をエッチングするステップと、次にフォトレジストマスクとフォトレジスト層と
をストリッピングするステップとを含み、これによって周辺回路領域内のＡＲＣ
にはたった１回のフォトレジストストリッピングステップしか行なわれない。次
に、周辺回路領域内に第２のフォトレジストマスクを形成し、周辺回路領域のゲ
ート電極構造をパターニングする。その後、コアメモリセル領域内に浅いソース
／ドレイン拡張部および中くらいでまたは大量にドーピングされたソース／ドレ
イン注入物を形成する。このような注入物の形成によって、２つのさらなるフォ
トレジストマスクとそれに伴うフォトレジスト層ストリッピングとが必要とされ
る。しかし、このようなイオン注入マスクの形成に伴うフォトレジスト材料のス
トリッピングは周辺回路領域内のゲート電極構造のパターニング後に行なわれる
ため、パターニングに先だってＡＲＣのインテグリティに悪影響を及ぼすことは
なく、したがって周辺回路領域内のゲート電極構造の精密性が向上する。その後
、アニーリングを行なって注入された領域を活性化させ、リン酸を用いてのよう
な従来の様態でコアメモリセル領域および周辺回路領域からＡＲＣを除去する。
【００１２】
この発明の実施例は、ヒ素等の第１の不純物とリン等の第２の不純物とを含む
、二重拡散された浅いソース／ドレイン拡張部を形成するステップを含み、第２
の不純物は第１の不純物よりもより高い拡散係数または拡散率を有する。たとえ
ば、浅いソース／ドレイン拡張部注入物は以下のようにして形成され得る。すな
わち、約１×１０13アトムｃｍ-2から約５×１０14アトムｃｍ-2の注入量と約２
０から約１００ＫｅＶの注入エネルギとでリンを注入し、さらに約５×１０14か
ら約８×１０15アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネル
ギとでヒ素を注入することによって、形成され得る。活性化アニーリングは、約
９００℃から約１０００℃の温度で約１０秒から３０秒間行なわれ得る。
、二重拡散された浅いソース／ドレイン拡張部を形成するステップを含み、第２
の不純物は第１の不純物よりもより高い拡散係数または拡散率を有する。たとえ
ば、浅いソース／ドレイン拡張部注入物は以下のようにして形成され得る。すな
わち、約１×１０13アトムｃｍ-2から約５×１０14アトムｃｍ-2の注入量と約２
０から約１００ＫｅＶの注入エネルギとでリンを注入し、さらに約５×１０14か
ら約８×１０15アトムｃｍ-2の注入量と約２０から約１００ＫｅＶの注入エネル
ギとでヒ素を注入することによって、形成され得る。活性化アニーリングは、約
９００℃から約１０００℃の温度で約１０秒から３０秒間行なわれ得る。
【００１３】
この発明の実施例は、同様の特徴が同じ参照番号によって示される図１から図
４で概略的に示される。図示されるように、図１はコアメモリセル領域（コア）
と周辺回路領域（周辺）との部分を示す。図１で示される最初の局面は従来の手
法と一致しており、基板１０上でのトンネル誘電体層２０Ａとゲート電極層２０
Ｂとの形成を含む。次に電荷蓄積電極層２１Ａとゲート電極層２１Ｂとを形成す
る。次に、フローティングゲート電極層２１Ａ上にインターゲート誘電体層２２
を形成し、これはシリコン酸化物、窒化シリコン、または従来のスタックド二酸
化ケイ素／窒化シリコン／二酸化ケイ素（ＯＮＯ）構造を含み得る。次にコント
ロールゲート電極層２３を生成させ、続いて典型的には約２００から約３５０の
厚みでＡＲＣ層２４Ａおよび２４Ｂを生成させる。トンネル誘電体層２０Ａとゲ
ート誘電体層２０Ｂとは、たとえばシリコン酸化物を含み得る。一方で、ゲート
電極層２１Ａ、２１Ｂ、および２３はドープされた多結晶シリコンを含み得る。
ＡＲＣ層は、ＡＲＣ、たとえばシリコンオキシナイトライドとして従来用いられ
た材料のいずれかを含み得る。次に、第１のフォトレジスト層Ｐ１を生成させ、
コア内のゲートスタック上に第１のフォトレジストマスクＭ１を形成する。
４で概略的に示される。図示されるように、図１はコアメモリセル領域（コア）
と周辺回路領域（周辺）との部分を示す。図１で示される最初の局面は従来の手
法と一致しており、基板１０上でのトンネル誘電体層２０Ａとゲート電極層２０
Ｂとの形成を含む。次に電荷蓄積電極層２１Ａとゲート電極層２１Ｂとを形成す
る。次に、フローティングゲート電極層２１Ａ上にインターゲート誘電体層２２
を形成し、これはシリコン酸化物、窒化シリコン、または従来のスタックド二酸
化ケイ素／窒化シリコン／二酸化ケイ素（ＯＮＯ）構造を含み得る。次にコント
ロールゲート電極層２３を生成させ、続いて典型的には約２００から約３５０の
厚みでＡＲＣ層２４Ａおよび２４Ｂを生成させる。トンネル誘電体層２０Ａとゲ
ート誘電体層２０Ｂとは、たとえばシリコン酸化物を含み得る。一方で、ゲート
電極層２１Ａ、２１Ｂ、および２３はドープされた多結晶シリコンを含み得る。
ＡＲＣ層は、ＡＲＣ、たとえばシリコンオキシナイトライドとして従来用いられ
た材料のいずれかを含み得る。次に、第１のフォトレジスト層Ｐ１を生成させ、
コア内のゲートスタック上に第１のフォトレジストマスクＭ１を形成する。
【００１４】
図２を参照して、コア内のゲート電極スタックを異方性エッチング等によって
パターニングして、トンネル誘電体３０、電荷蓄積電極３１、インターゲート誘
電体３２、コントロールゲート電極３３、およびＡＲＣ３４を含むスタックドゲ
ート電極構造を形成する。次に、第１のフォトレジスト材料の層Ｐ１と第１のフ
ォトレジストマスクＭ１とをストリッピングし、これによって周辺内のＡＲＣ２
４Ｂにフォトレジストストリッピングがはじめて行なわれる。
パターニングして、トンネル誘電体３０、電荷蓄積電極３１、インターゲート誘
電体３２、コントロールゲート電極３３、およびＡＲＣ３４を含むスタックドゲ
ート電極構造を形成する。次に、第１のフォトレジスト材料の層Ｐ１と第１のフ
ォトレジストマスクＭ１とをストリッピングし、これによって周辺内のＡＲＣ２
４Ｂにフォトレジストストリッピングがはじめて行なわれる。
【００１５】
図２で示されるように、次に第２のフォトレジスト材料の層Ｐ２を生成させ、
周辺ではゲート電極スタック上に第２のフォトレジストマスクＭ２を形成する。
次に図３で概略的に示されるように、周辺内のゲート電極スタックを異方性エッ
チング等によってパターニングして、ゲート誘電体層４０、ゲート電極４１、お
よびＡＲＣ４２を含むゲート電極構造を形成する。次に第２のフォトレジストマ
スクＭ２と第２のフォトレジスト材料の層Ｐ２とをストリッピングする。
周辺ではゲート電極スタック上に第２のフォトレジストマスクＭ２を形成する。
次に図３で概略的に示されるように、周辺内のゲート電極スタックを異方性エッ
チング等によってパターニングして、ゲート誘電体層４０、ゲート電極４１、お
よびＡＲＣ４２を含むゲート電極構造を形成する。次に第２のフォトレジストマ
スクＭ２と第２のフォトレジスト材料の層Ｐ２とをストリッピングする。
【００１６】
図３で示されるように、次に第３のフォトレジスト材料の層Ｐ３を生成させ、
コア内に第３のフォトレジストマスクＭ３を形成する。次にイオン注入を行なっ
て、浅いソース／ドレイン拡張部注入物４３を形成する。次に、第３のフォトレ
ジスト材料の層Ｐ３と第３のフォトレジストマスクＭ３とを除去する。図４で示
されるように、次に、たとえば二酸化ケイ素等の誘電体材料の層Ｐ４を生成させ
、コア内に第４のマスクＭ４を形成する。第４のマスクＭ４は二酸化ケイ素等の
誘電体側壁スペーサを含み、それはイオン注入の間マスクとして働いて中くらい
でまたは大量にドーピングされたソース／ドレイン注入物４４を形成する。次に
リン酸等を用いて誘電体層Ｐ４と第４のマスクＭ４とを除去し、続いてＡＲＣ３
４および４２を除去する。
コア内に第３のフォトレジストマスクＭ３を形成する。次にイオン注入を行なっ
て、浅いソース／ドレイン拡張部注入物４３を形成する。次に、第３のフォトレ
ジスト材料の層Ｐ３と第３のフォトレジストマスクＭ３とを除去する。図４で示
されるように、次に、たとえば二酸化ケイ素等の誘電体材料の層Ｐ４を生成させ
、コア内に第４のマスクＭ４を形成する。第４のマスクＭ４は二酸化ケイ素等の
誘電体側壁スペーサを含み、それはイオン注入の間マスクとして働いて中くらい
でまたは大量にドーピングされたソース／ドレイン注入物４４を形成する。次に
リン酸等を用いて誘電体層Ｐ４と第４のマスクＭ４とを除去し、続いてＡＲＣ３
４および４２を除去する。
【００１７】
発明の利点を曖昧にしないために、周辺内でのソース／ドレイン注入物の形成
、活性化アニーリングおよび特定の生成技術等の用いられる種々の手法は詳細に
説明されていない。図１から図４で示される一連のステップの間にさらなる追加
の処理ステップが行なわれているが、この発明の特徴を曖昧にしないためにそれ
らは詳細に述べられていないことが理解されるべきである。たとえば、処理は、
周辺ゲートエッチング後の注入前の酸化、コア注入後の周辺での浅いソース／ド
レイン注入、周辺注入および周辺ソース／ドレイン注入でのスペーサ形成も含む
だろう。
、活性化アニーリングおよび特定の生成技術等の用いられる種々の手法は詳細に
説明されていない。図１から図４で示される一連のステップの間にさらなる追加
の処理ステップが行なわれているが、この発明の特徴を曖昧にしないためにそれ
らは詳細に述べられていないことが理解されるべきである。たとえば、処理は、
周辺ゲートエッチング後の注入前の酸化、コア注入後の周辺での浅いソース／ド
レイン注入、周辺注入および周辺ソース／ドレイン注入でのスペーサ形成も含む
だろう。
【００１８】
図１から図４で示されるように、第１のフォトレジスト材料の層と第１のフォ
トレジストマスクＭ１とを除去した後に周辺内のゲート電極構造をエッチングし
て周辺内のＡＲＣ４２の損失を最小にし、パターニングされたゲート電極構造の
寸法的精密性を向上させる。従来の手法ではより多くの処理が必要とされるため
、コアメモリセル領域の要件により細心の注意が払われる。したがって、従来の
手法では一般的には、周辺回路領域要件の処理よりもコアメモリセル領域の処理
の完了に焦点が置かれる。しかし、周辺回路領域内でのゲート電極構造のパター
ニングの前の、たとえば典型的には約３回という多くのフォトレジストストリッ
ピングステップの結果としてＡＲＣの損失が生じ、その結果、特にゲート電極構
造という、周辺回路領域内の構成要素において必要とされている寸法の精密さが
失われる。この問題は、構成要素のサイズがディープサブミクロン範囲になると
特に深刻になる。この発明は、第１のフォトレジストストリッピングの後にゲー
ト電極構造を周辺回路領域内でエッチングし、ＡＲＣ損失を最小にし、したがっ
て周辺回路領域内のエッチングされた構成要素の精密性を向上させるという、戦
略的な一連の操作ステップを含む。
トレジストマスクＭ１とを除去した後に周辺内のゲート電極構造をエッチングし
て周辺内のＡＲＣ４２の損失を最小にし、パターニングされたゲート電極構造の
寸法的精密性を向上させる。従来の手法ではより多くの処理が必要とされるため
、コアメモリセル領域の要件により細心の注意が払われる。したがって、従来の
手法では一般的には、周辺回路領域要件の処理よりもコアメモリセル領域の処理
の完了に焦点が置かれる。しかし、周辺回路領域内でのゲート電極構造のパター
ニングの前の、たとえば典型的には約３回という多くのフォトレジストストリッ
ピングステップの結果としてＡＲＣの損失が生じ、その結果、特にゲート電極構
造という、周辺回路領域内の構成要素において必要とされている寸法の精密さが
失われる。この問題は、構成要素のサイズがディープサブミクロン範囲になると
特に深刻になる。この発明は、第１のフォトレジストストリッピングの後にゲー
ト電極構造を周辺回路領域内でエッチングし、ＡＲＣ損失を最小にし、したがっ
て周辺回路領域内のエッチングされた構成要素の精密性を向上させるという、戦
略的な一連の操作ステップを含む。
【００１９】
この発明のより良い理解を促すために、上述の説明では多くの具体的な詳細が
述べられる。しかし、この発明は具体的に述べられる詳細に依存することなしに
実現され得る。他の例では、この発明を不必要に曖昧なものにしないために、従
来の処理材料および技術は詳細に説明されていない。
述べられる。しかし、この発明は具体的に述べられる詳細に依存することなしに
実現され得る。他の例では、この発明を不必要に曖昧なものにしないために、従
来の処理材料および技術は詳細に説明されていない。
【００２０】
この発明は、種々の種類の半導体装置のいずれか、特に約０．１５ミクロン以
下の、たとえば約０．１２ミクロン以下の構成要素サイズを有する半導体装置等
の、ディープサブミクロン範囲の構成要素を有する半導体装置の製造における産
業的有用性を享受する。この発明は、周辺回路領域内の構成要素の寸法的精密性
が向上した、高度に集積された半導体装置の製造を可能にする。
下の、たとえば約０．１２ミクロン以下の構成要素サイズを有する半導体装置等
の、ディープサブミクロン範囲の構成要素を有する半導体装置の製造における産
業的有用性を享受する。この発明は、周辺回路領域内の構成要素の寸法的精密性
が向上した、高度に集積された半導体装置の製造を可能にする。
【００２１】
この開示では、この発明の好ましい実施例およびその多様な例のみが示され、
説明される。この発明は他の種々の組合せおよび環境で用いることができ、ここ
で示されるような発明概念の範囲内にある変更または変形が可能であることが理
解されるべきである。
説明される。この発明は他の種々の組合せおよび環境で用いることができ、ここ
で示されるような発明概念の範囲内にある変更または変形が可能であることが理
解されるべきである。
【図１】 この発明の実施例に従った一連の局面を示す図である。
【図２】 この発明の実施例に従った一連の局面を示す図である。
【図３】 この発明の実施例に従った一連の局面を示す図である。
【図４】 この発明の実施例に従った一連の局面を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年１１月７日（２００１．１１．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
小型化が迅速に進んでいるため、周辺回路領域で寸法的な精密性が失われるこ
とを含めて、このような損失は深刻な問題になる。したがって、ストリッピング
を必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず
周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法
が必要とされる。 ＥＰ−Ａ−０ ５９２ ０３９は、半導体基板の論理領域内のトランジスタを
劣化させることなしに不揮発性メモリが最適化される、埋込まれたＥＰＲＯＭを
含む集積回路の製造のためのプロセスを開示している。メモリセルの形成の間、
論理領域は、ポリ層によって注入および酸化に対して均一に保護され、その同じ
ポリ層からフローティングゲートが作られる。次に、第２の一連のステップでは
、通常のＣＭＯＳプロセスが行なわれて論理領域内にトランジスタのゲートが形
成され、その後必要なソース／ドレイン注入が続く。 ＵＳ−Ａ−５，９２０，７９６は、底部反射防止膜が誘電体層と続いて加えら
れるレジストマスクとの間にバリア層を形成する、半導体装置内のローカル配線
を作るためのインサイチューエッチングプロセスを開示している。
とを含めて、このような損失は深刻な問題になる。したがって、ストリッピング
を必要とする複数のマスクがコアメモリセル領域内で使用されるにもかかわらず
周辺回路領域内のゲート電極構造のパターニングを精密にすることができる方法
が必要とされる。 ＥＰ−Ａ−０ ５９２ ０３９は、半導体基板の論理領域内のトランジスタを
劣化させることなしに不揮発性メモリが最適化される、埋込まれたＥＰＲＯＭを
含む集積回路の製造のためのプロセスを開示している。メモリセルの形成の間、
論理領域は、ポリ層によって注入および酸化に対して均一に保護され、その同じ
ポリ層からフローティングゲートが作られる。次に、第２の一連のステップでは
、通常のＣＭＯＳプロセスが行なわれて論理領域内にトランジスタのゲートが形
成され、その後必要なソース／ドレイン注入が続く。 ＵＳ−Ａ−５，９２０，７９６は、底部反射防止膜が誘電体層と続いて加えら
れるレジストマスクとの間にバリア層を形成する、半導体装置内のローカル配線
を作るためのインサイチューエッチングプロセスを開示している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】削除
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この発明によると、上述のおよび他の利点はコアメモリセル領域と周辺回路領
域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、
（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み
、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たと
えばフローティングゲート電極層、誘電体層、コントロールゲート電極層、およ
び反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第
２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタック
は順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（
ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層
を生成させるステップと、（ｄ）第１のゲート電極スタック上にパターニングさ
れた第１のフォトレジストマスクを形成するステップと、（ｅ）第２のゲート電
極スタックがパターニングされていない第１のフォトレジスト材料の層によって
マスクされている状態で、第１のゲート電極スタックをエッチングして少なくと
も１つの第１のゲート電極構造を形成するステップとを含み、前記少なくとも１
つの第１のゲート電極構造は順次、トンネル誘導体、電荷蓄積電極、インターゲ
ート誘電体、コントロールゲート電極、およびＡＲＣを含み、この方法はさらに
、（ｆ）コアメモリセル領域から第１のフォトレジストマスクを除去し、さらに
は周辺回路領域から第１のフォトレジスト材料の層を除去するステップと、（ｇ
）コアメモリセル領域および周辺回路領域上に第２のフォトレジスト層を形成す
るステップと、（ｈ）第２のゲート電極スタック上に第２のフォトレジストマス
クを形成するステップと、（ｉ）コアメモリセル領域がパターニングされていな
い第２のフォトレジスト材料の層によってマスクされている状態で第２のゲート
電極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順
次に含むスタックドゲート電極構造を形成するステップと、（ｊ）周辺回路領域
から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第
２のフォトレジスト材料の層を除去するステップと、（ｋ）不純物を注入してコ
アメモリセル領域内にソース／ドレイン領域を形成するステップとを含む。
域とを含む半導体装置の製造のための方法によって一部達成され、この方法は、
（ａ）メモリセル領域内に第１のゲート電極スタックを形成するステップを含み
、第１のゲート電極スタックは順次、トンネル誘電体層、電荷蓄積電極層、たと
えばフローティングゲート電極層、誘電体層、コントロールゲート電極層、およ
び反射防止膜（ＡＲＣ）を含み、この方法はさらに、（ｂ）周辺回路領域内に第
２のゲート電極スタックを形成するステップを含み、第２のゲート電極スタック
は順次、誘電体層、ゲート電極層、およびＡＲＣを含み、この方法はさらに、（
ｃ）コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材料の層
を生成させるステップと、（ｄ）第１のゲート電極スタック上にパターニングさ
れた第１のフォトレジストマスクを形成するステップと、（ｅ）第２のゲート電
極スタックがパターニングされていない第１のフォトレジスト材料の層によって
マスクされている状態で、第１のゲート電極スタックをエッチングして少なくと
も１つの第１のゲート電極構造を形成するステップとを含み、前記少なくとも１
つの第１のゲート電極構造は順次、トンネル誘導体、電荷蓄積電極、インターゲ
ート誘電体、コントロールゲート電極、およびＡＲＣを含み、この方法はさらに
、（ｆ）コアメモリセル領域から第１のフォトレジストマスクを除去し、さらに
は周辺回路領域から第１のフォトレジスト材料の層を除去するステップと、（ｇ
）コアメモリセル領域および周辺回路領域上に第２のフォトレジスト層を形成す
るステップと、（ｈ）第２のゲート電極スタック上に第２のフォトレジストマス
クを形成するステップと、（ｉ）コアメモリセル領域がパターニングされていな
い第２のフォトレジスト材料の層によってマスクされている状態で第２のゲート
電極スタックをエッチングして、ゲート誘電体、ゲート電極、およびＡＲＣを順
次に含むスタックドゲート電極構造を形成するステップと、（ｊ）周辺回路領域
から第２のフォトレジストマスクを除去し、さらにはコアメモリセル領域から第
２のフォトレジスト材料の層を除去するステップと、（ｋ）不純物を注入してコ
アメモリセル領域内にソース／ドレイン領域を形成するステップとを含む。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シャイオ，トミー・シィ
アメリカ合衆国、94040 カリフォルニア
州、マウンテン・ビュウ、コンティネンタ
ル・サークル、707、ナンバー・1832
(72)発明者 ラムズベイ，マーク・ティー
アメリカ合衆国、94087 カリフォルニア
州、サニィベイル、キュミュラス・アベニ
ュ、402
(72)発明者 スン，ユウ
アメリカ合衆国、95070 カリフォルニア
州、サラトガ、グラスゴウ・ドライブ、
20395
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP63 EP68
GA27 JA60 PR01 ZA05
5F101 BA01 BA29 BA36 BB05 BD07
Claims (10)
- 【請求項１】 コアメモリセル領域と周辺回路領域とを有する半導体装置を
製造するための方法であって、前記方法は、 （ａ） メモリセル領域内に第１のゲート電極スタックを形成するステップを
含み、第１のゲート電極スタックは順次、 トンネル誘電体層と、 電荷蓄積電極層と、 誘電体層と、 コントロールゲート電極層と、 反射防止膜（ＡＲＣ）とを含み、前記方法はさらに、 （ｂ） 周辺回路領域内に第２のゲート電極スタックを形成するステップを含
み、第２のゲート電極スタックは、 誘電体層と、 ゲート電極層と、 ＡＲＣとを含み、前記方法はさらに、 （ｃ） コアメモリセル領域および周辺回路領域上に第１のフォトレジスト材
料の層を生成させるステップと、 （ｄ） 第１のゲート電極スタック上に第１のフォトレジストマスクを形成す
るステップと、 （ｅ） 第２のゲート電極スタックが第１のフォトレジスト材料の層によって
マスクされている状態で、第１のゲート電極スタックをエッチングして少なくと
も１つのスタックドゲート電極構造を形成するステップとを含み、前記少なくと
も１つのスタックドゲート電極構造は順次、 トンネル誘導体と、 電荷蓄積電極と、 インターゲート誘電体と、 コントロールゲート電極と、 ＡＲＣとを含み、前記方法はさらに、 （ｆ） コアメモリセル領域から第１のフォトレジストマスクを除去し、さら
には周辺回路領域から第１のフォトレジスト材料の層を除去するステップと、 （ｇ） コアメモリセル領域および周辺回路領域上に第２のフォトレジスト材
料の層を形成するステップと、 （ｈ） 第２のゲート電極スタック上に第２のフォトレジストマスクを形成す
るステップと、 （ｉ） 第２のゲート電極スタックをエッチングして第２のゲート電極構造を
形成するステップとを含み、前記第２のゲート電極構造は順次、 ゲート誘電体と、 ゲート電極と、 ＡＲＣとを含む、方法。 - 【請求項２】 コアメモリセル領域が第２のフォトレジスト材料の層によっ
てマスクされている間にステップ（ｉ）を行なうことを含む、請求項１に記載の
方法。 - 【請求項３】 （ｊ） 周辺回路領域から第２のフォトレジストマスクを除
去し、さらにはコアメモリセル領域から第２のフォトレジスト材料の層を除去す
るステップと、 （ｋ） 不純物を注入してコアメモリセル領域内にソース／ドレイン領域を形
成するステップとをさらに含む、請求項１に記載の方法。 - 【請求項４】 （ｋ１） コアメモリセル領域および周辺回路領域上に第３
のフォトレジスト材料の層を生成させるステップと、 （ｋ２） コアメモリセル領域上に第３のフォトレジストマスクを形成するス
テップと、 （ｋ３） 第３のフォトレジストマスクを用いて不純物を注入して、スタック
ドゲート電極構造の各々に関連する浅いソース／ドレイン拡張部注入物を形成す
るステップと、 （ｋ４） コアメモリセル領域から第３のマスクを除去するステップと、 （ｋ５） コアメモリセル領域上に第４のマスクを形成するステップと、 （ｋ６） 第４のマスクを用いて不純物を注入して、スタックドゲート電極構
造の各々に関連する中くらいでまたは大量にドーピングされたソース／ドレイン
注入物を形成するステップと、 （ｋ７） 第４のマスクを除去するステップと、 （ｋ８） 活性化アニーリングのステップとによってステップ（ｋ）を行なう
ことを含む、請求項３に記載の方法。 - 【請求項５】 ステップ（ｋ３）は、 同じ導電型の第１の不純物と第２の不純物とを注入するステップを含み、第２
の不純物は第１の不純物よりもより大きな拡散係数を有する、請求項４に記載の
方法。 - 【請求項６】 第１の不純物はヒ素を含み第２の不純物はリンを含む、請求
項５に記載の方法。 - 【請求項７】 （ｋ４）は周辺回路領域から第３のフォトレジスト材料の層
を除去するステップを含み、 （ｋ７）は周辺回路領域から第４のフォトレジスト材料の層を除去するステッ
プを含む、請求項４に記載の方法。 - 【請求項８】 ゲート電極、電荷蓄積電極、およびコントロールゲート電極
はドープされた多結晶シリコンを含み、 ゲート誘電体は二酸化ケイ素を含み、 インターゲート誘電体は二酸化ケイ素、窒化シリコン、および二酸化ケイ素の
一連の層のスタックを含む、請求項１に記載の方法。 - 【請求項９】 ＡＲＣはシリコンオキシナイトライドを含む、請求項１に記
載の方法。 - 【請求項１０】 電荷蓄積電極は窒化シリコンを含み、 ゲート誘電体とインターゲート誘電体とは二酸化ケイ素を含む、請求項１に記
載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/417,131 US6235587B1 (en) | 1999-10-13 | 1999-10-13 | Method of manufacturing a semiconductor device with reduced arc loss in peripheral circuitry region |
| US09/417,131 | 1999-10-13 | ||
| PCT/US2000/026874 WO2001027994A1 (en) | 1999-10-13 | 2000-09-29 | Method of manufacturing a semiconductor memory device with anti-reflective coating |
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| Publication Number | Publication Date |
|---|---|
| JP2003511875A true JP2003511875A (ja) | 2003-03-25 |
| JP4944328B2 JP4944328B2 (ja) | 2012-05-30 |
Family
ID=23652706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001530912A Expired - Fee Related JP4944328B2 (ja) | 1999-10-13 | 2000-09-29 | 反射防止膜を備える半導体メモリ装置を製造するための方法 |
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| Country | Link |
|---|---|
| US (1) | US6235587B1 (ja) |
| EP (1) | EP1222690B1 (ja) |
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| CN (1) | CN1186812C (ja) |
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| DE (1) | DE60037901T2 (ja) |
| TW (1) | TW474009B (ja) |
| WO (1) | WO2001027994A1 (ja) |
Cited By (2)
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1999
- 1999-10-13 US US09/417,131 patent/US6235587B1/en not_active Expired - Lifetime
-
2000
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- 2000-09-29 JP JP2001530912A patent/JP4944328B2/ja not_active Expired - Fee Related
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- 2000-09-29 WO PCT/US2000/026874 patent/WO2001027994A1/en active Search and Examination
- 2000-09-29 DE DE60037901T patent/DE60037901T2/de not_active Expired - Lifetime
- 2000-09-29 CN CNB008141819A patent/CN1186812C/zh not_active Expired - Lifetime
- 2000-09-29 KR KR1020027004726A patent/KR100717409B1/ko active IP Right Grant
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