CN104282630B - 一种制作闪存的方法 - Google Patents

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Abstract

本发明公开了一种制作闪存的方法，包括，提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域；在所述半导体衬底上沉积栅极材料层；刻蚀所述闪存单元区域中所述栅极材料层，以形成控制栅极；在所述半导体衬底上形成底部抗反射层和第一光刻胶层；去除位于所述逻辑电路区域的所述第一光刻胶层，以保留所述闪存单元区域的所述第一光刻胶层；在露出的所述底部抗反射层和所述第一光刻胶层上形成第二光刻胶层。根据本发明提出的方法采用双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高闪存的整体的性能和闪存的良品率。

Description

一种制作闪存的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种制作闪存的方法。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)和FRAM(铁电存储器)等。
随机存储器，例如DRAM与SRAM（静态随机存储器）在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
非易失性存储器主要包括两种基本结构：栅极叠层(stack gate)结构和分离栅极式(split gate)结构。
栅极叠层结构式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。
分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。
但与栅极叠层式存储器不同的是，分离栅极式存储器还在栅极叠层结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。同时，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，包括高压晶体管与逻辑晶体管。
如果将分离栅极式快闪存储器、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将逻辑晶体管嵌入分离栅极式快闪存储器的集成电路。
闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。
在集成电路内制作逻辑电路模块和闪存电路模块的过程中，图1为现有技术中闪存器件的刨面结构示意图。从图1中可以看出，在半导体衬底100逻辑电路区域I中的逻辑栅极材料层101和在闪存单元区域II中的控制栅极102和浮置栅极103之间的阶梯高度（Stepheight）较大，闪存单元区域II中的控制栅极102和浮置栅极103高于逻辑电路区域I中的逻辑栅极材料层101。阶梯高度问题已成为影响半导体器件制造工艺的重要因素，例如，在KrF光刻技术的扫描器工具或者I-line光刻技术的扫描器工具中光刻图案的线宽太大而不能进行曝光，同时，在形成逻辑栅极环路（logic gate loop）的工艺过程中沉积在控制栅极上方的底部抗反射涂层（BARC）104和光刻胶层105（PR）的厚度较小不能保护其下方的控制栅极，造成闪存中的控制栅极的损伤问题。对于更先进的技术节点而言，可以使用ArF光刻技术的扫描器来处理栅极的光刻胶层。但是，ArF光刻技术的光刻蚀剂的厚度较薄不能阻止其下方的闪存区域发生损伤。
传统解决上述问题的方法为：（1）增加刻蚀过程中光刻胶层或/和底部抗反射涂层的厚度，但是不适合用于小尺寸的闪存结构，这将影响光刻胶层和底部抗反射涂层下方形成的逻辑栅极的分辨率，如影响栅极线宽和栅极间距的关键尺寸；（2）采用硬掩膜层，其作为刻蚀保护层覆盖在控制栅极上，硬掩膜层的材料可以为氮化硅或者氮氧化硅，但是不适合用于闪存结构，因为在刻蚀去除硬掩膜层时刻蚀剂会损伤控制栅极。所以，传统的解决方法会产生新的工艺问题，容易引入其他杂质，也使制作工艺变复杂。
因此，需要一种新的方法，以避免在形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤，以提高闪存的整体的性能和闪存的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作闪存的方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域和逻辑电路区域，所述闪存单元区域上形成有浮置栅极；在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层用于形成控制栅极；刻蚀所述闪存单元区域中所述栅极材料层，以形成控制栅极；在所述半导体衬底上形成覆盖所述逻辑电路区域中的栅极材料层和所述控制栅极的底部抗反射层和第一光刻胶层；去除位于所述逻辑电路区域的所述第一光刻胶层，以保留所述闪存单元区域的所述第一光刻胶层；在露出的所述底部抗反射层和所述第一光刻胶层上形成第二光刻胶层。
优选地，还包括在形成所述第二光刻胶层之前在所述第一光刻胶层上形成交联材料层的步骤。
优选地，还包括在形成所述第二光刻胶层之前在所述逻辑电路区域中的所述底部抗反射涂层和所述闪存单元区域中的所述第一光刻胶层上形成交联材料层的步骤。
优选地，还包括在形成所述第二光刻胶层之前采用烘烤工艺处理所述第一光刻胶层以硬化所述第一光刻胶层的步骤。
优选地，还包括图案化位于所述逻辑电路区域的所述第二光刻胶层的步骤。
优选地，以所述图案化的第二光刻胶层为掩膜蚀刻所述栅极材料层以形成所述逻辑电路栅极。
优选地，采用旋涂工艺形成所述底部抗反射层。
综上所示，本发明的方法通过采用双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高闪存的整体的性能和闪存的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1为根据现有技术制作的闪存器件结构的刨面结构示意图；
图2A-2E为根据本发明一个实施方式制作闪存器件结构的相关步骤所获得的器件的剖面结构示意图；
图3为在闪存区域上方覆盖双光刻胶层之后双光刻胶层厚度变化的示意图；
图4为根据本发明一个实施方式制作闪存器件结构的工艺流程图；
图5A-5F为根据本发明另一个实施方式制作闪存器件结构的相关步骤所获得的器件的剖面结构示意图；
图6为根据本发明另一个实施方式制作闪存器件结构的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用在控制栅极上沉积两层光刻胶层来解决对快闪单元区域中控制栅极的损耗问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
在本发明中为了解决现有技术中存在的缺陷，在本发明提出了采用沉积形成双光刻胶层和在双光刻胶层之间形成交联材料层的方法，通过所述方法以解决现有技术中存在的弊端。
下面将结合图2A-2E对本发明所述闪存存储器的制作方法进行详细描述，图2A-2E为根据本发明的一个实施例制作闪存的过程中存储器的结构截面图。
在本发明中为了解决现有技术中存在的缺陷，在本发明提出了另一种采用沉积形成双光刻胶层的方法，通过所述方法以解决现有技术中存在的弊端。
如图2A所示，提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
将半导体衬底200分为两个区域，分别为：用于；用于形成逻辑器件的第一区域I，逻辑电路区域I；形成闪存存储器的第二区域II，闪存单元区域II。需要说明的是，逻辑电路区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。
在半导体衬底上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。
在闪存单元区域中的栅极氧化层上形成多对依次叠加的浮置栅极201和栅介电层202，如图2A所示。浮置栅极可以包括各种材料，所述各种材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。
栅介电层202可以为氧化物、氮化物、氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅介电层202也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等栅介电层结构。可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成绝缘层202。在本发明的一具体地实施方式中，所述控制栅极为材料为多晶硅。
在逻辑电路区域中去除浮置栅极以露出栅极氧化层，具体的，由于在闪存单元区域中形成浮置栅极的同时在逻辑电路区域中也沉积形成了浮置栅极，在闪存单元区域和逻辑电路区域中形成光刻胶层，根据光罩（reticle）采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。接着，根据图案化的光刻胶层除去逻辑电路区域中的除浮置栅极。可以采用干法刻蚀去除浮置栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。接着，在所述半导体衬底200上沉积栅极材料层203，栅极材料层的材料优选多晶硅，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层用于形成控制栅极，具体的，在逻辑电路区域中的所述栅极氧化层上形成栅极材料层，在闪存单元区域中的栅介电层上形成栅极材料层，栅极材料层203的材料为多晶硅。
多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
如图2A所示，在半导体衬底200上逻辑电路区域中形成栅极材料层203、在闪存单元区域中形成浮置栅极201、栅介电层202和栅极材料层203，其中，用于形成控制栅极的栅极材料层203和用于形成逻辑栅极材料层的栅极材料层203之间的阶梯高度范围为500埃至1500埃，控制栅极的栅极材料层高于逻辑电路栅极的栅极材料层。
在本发明的一具体地实施方式中，控制栅极的材料层和逻辑栅极的材料层是同时形成的。
刻蚀所述闪存单元区域中栅极材料层，以形成控制栅极204。
如图2B所示，在半导体衬底200上沉积形成底部抗反射层205和光刻胶层206，底部抗反射层205和光刻胶层206覆盖所述逻辑栅极材料层203和控制栅极204。
光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
将底部抗反射涂层涂覆在光刻胶的底部来减少底部光的反射。有两种涂层材料：有机抗反射涂层（Organic），在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层（Inorganic），在硅片表面利用等离子增强化学气相沉积（PECVD）形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。底部抗反射涂层的使用比较广泛。
接着，采用与去除逻辑电路区域中的浮置栅极相同的光罩，经曝光和显影等步骤之后，去除逻辑电路区域中逻辑栅极材料层203上的光刻胶层，以露出底部抗反射涂层。如图2C所示，在去除逻辑栅极材料层203上的光刻胶层的过程中没有引入或者增加其他材料的掩膜层。
如图2C所示，控制栅极204上方的底部抗反射涂层的厚度相比逻辑栅极材料层203上方的底部抗反射涂层的厚度小，因此保留控制栅极上204上的光刻胶层206。
烘烤（bake）控制栅极上204上的光刻胶层206，以使闪存单元区域中的光刻胶层变硬和变的平坦。烘烤的目的是为了控制光刻胶层206与后续形成在其上的第二光刻胶层发生溶解，适当的烘烤工艺条件助于避免双光刻胶层发生溶解。同时烘烤还能固化光刻胶，提高光刻胶对半导体衬底的粘附性，为下一步工艺做好准备，如提高光刻胶的抗刻蚀能力。
在本发明的一具体地实施方式中，采用真空热板来烘烤控制栅极上的光刻胶层206，烘烤的温度为85-120℃，烘烤时间为30-60秒。烘烤工艺除去光刻胶层中溶剂（4～7%）；增强光刻胶层与半导体衬底的黏附性；释放光刻胶膜内的应力；防止光刻胶玷污设备。由于在光刻胶涂覆后，半导体衬底的正反两面都会有光刻胶的堆积，在边缘的光刻胶一般涂布不均匀，不能得到很好地图形，在烘烤之后进行边缘光刻胶的去除。
然后，如图2D所示，在底部抗反射涂层205和光刻胶层206上形成光刻胶层207。
两层光致抗蚀剂相接触处会发生混合或者溶解的现象改变双层光致抗蚀剂的厚度，如图3所示，但是事实上，光刻胶层之间的溶解是在一定的工艺条件下才能发生的，例如，在闪存区域中没有经过图案化处理的光刻胶会发生相互溶解现象。在本发明中用于保护控制栅极的光刻胶层的最小厚度是可以控制的，上述步骤中烘烤光刻胶层206可以控制光刻胶层206与光刻胶层207发生溶解反应。
如图2E所示，图案化逻辑电路区域中的光刻胶层207以形成图案化的光刻胶层207，经曝光、显影之后形成图案化的光刻胶层207，其中曝光采用的光罩为形成逻辑栅极的光罩。在控制栅极上方形成的抗反射涂层205、光刻胶层206、光刻胶层207组成的薄膜叠层208，该薄膜叠层208具有适当的厚度，在根据图案化的光刻胶层207刻蚀逻辑栅极材料层203时薄膜叠层208能够保护其下方的控制栅极204。形成图案化的光刻胶层是本领域技术人员熟知的技术手段在此就不详细论述。
最后根据图案化的光刻胶层207刻蚀逻辑电路区域中的逻辑栅极材料层204，以形成逻辑栅极。
参照图4，其中示出了根据本发明一个实施方式制作闪存器件结构的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤401中，提供半导体衬底，将半导体衬底分为两个区域，分别为：用于形成逻辑器件的第一区域，逻辑电路区域；用于形成闪存存储器的第一区域，闪存单元区域。在半导体衬底上形成栅极氧化层。在闪存单元区域的栅极氧化层上形成浮置栅极，在浮置栅极上形成栅介电层。在逻辑电路区域中去除浮置栅极以露出栅极氧化层，在所述半导体衬底上沉积栅极材料层，在逻辑电路区域中的所述栅极氧化层上形成逻辑栅极材料层，在闪存单元区域中形成控制栅极；
在步骤402中，在半导体衬底上依次沉积形成底部抗反射层和第一光刻胶层；
在步骤403中，去除逻辑电路区域中逻辑栅极材料层上方的第一光刻胶层，以露出底部抗反射涂层；
在步骤404中，采用烘烤工艺处理控制栅极上的所述第一光刻胶层，以使所述第一光刻胶层变硬和变平坦；
在步骤405中，在所述第一光刻胶层和底部抗反射涂层上形成第二光刻胶层，图案化逻辑电路区域中的第二光刻胶层以形成图案化的第二光刻胶层。
综上所示，本发明的方法通过先采用烘烤工艺处理第一光刻胶层然后在第一光刻胶层上形成第二光刻胶层，双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高闪存的整体的性能和闪存的良品率。
下面将结合图5A-5F对本发明所述闪存存储器的制作方法进行详细描述，图5A-5F为根据本发明的另一个实施例制作闪存的过程中存储器的结构截面图。
如图5A所示，提供半导体衬底500，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
将半导体衬底500分为两个区域，分别为：用于形成逻辑器件的第一区域I，逻辑电路区域I；用于形成闪存存储器的第二区域II，闪存单元区域II。需要说明的是，逻辑电路区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。
在半导体衬底上形成栅极氧化层，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。
在闪存单元区域的栅极氧化层上形成多对依次叠加的浮置栅极501和栅介电层502，如图5A所示。浮置栅极可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。
栅介电层502可以为氧化物、氮化物、氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅介电层502也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等栅介电层结构。可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成栅介电层502。
在逻辑电路区域中去除浮置栅极以露出栅极氧化层，具体的，根据图案化的光罩（reticle）除去逻辑电路区域中的除浮置栅极。可以采用干法刻蚀去除浮置栅极，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。接着，在所述半导体衬底500上沉积栅极材料层503，栅极材料层的材料优选多晶硅，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存区域中的栅极材料层用于形成控制栅极，具体的，在逻辑电路区域中的所述栅极氧化层上形成栅极材料层，在闪存单元区域中的栅介电层上形成栅极材料层，栅极材料层503的材料为多晶硅。
多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
如图5A所示，在半导体衬底500上逻辑电路区域中形成栅极材料层503、在闪存单元区域中形成浮置栅极501、栅介电层502和栅极材料层503，其中，用于形成控制栅极的栅极材料层503和用于形成逻辑栅极材料层的栅极材料层503之间的梯度高度范围为500埃至1500埃，控制栅极的栅极材料层高于逻辑电路栅极的栅极材料层。
在本发明的一具体地实施方式中，控制栅极的材料层和逻辑栅极的材料层是同时形成的。
刻蚀所述闪存单元区域中栅极材料层，以形成控制栅极504。
如图5B所示，在半导体衬底500上沉积形成底部抗反射层505和光刻胶层506，底部抗反射层505和光刻胶层506覆盖所述逻辑栅极材料层503和控制栅极504。
光刻胶材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。通常，掩模层包括具有厚度从大约2000到大约5000埃的正性光刻胶材料或负性光刻胶材料。
将底部抗反射涂层涂覆在光刻胶的底部来减少底部光的反射。有两种涂层材料：有机抗反射涂层（Organic），在硅片表面旋涂，依靠有机层直接接收掉入射光线；无机抗反射涂层（Inorganic），在硅片表面利用等离子增强化学气相沉积（PECVD）形成。一般材料为：TiN或SiN。通过特定波长相位相消而起作用，最重要的参数有：材料折射率、薄膜厚度等。底部抗反射涂层的使用比较广泛。
接着，采用与去除逻辑电路区域中的浮置栅极相同的光罩，经曝光和显影等步骤之后，去除逻辑电路区域中逻辑栅极材料层503上的光刻胶层，以露出底部抗反射涂层。如图5C所示，在去除逻辑栅极材料层503上的光刻胶层的过程中没有引入或者增加其他材料的掩膜层。
如图5C所示，控制栅极504上方的底部抗反射涂层的厚度相比逻辑栅极材料层503上方的底部抗反射涂层的厚度小，因此保留控制栅极上504上的光刻胶层。
然后，如图5D所示，在逻辑栅极材料层503上的底部抗反射涂层505和控制栅极504上方的光刻胶层506上形成交联材料层507。交联材料层507可以防止双光刻胶层之间发生溶解，以使单光刻胶层的厚度不发生变化。
在本发明的一具体地实施方式中，在底部抗反射涂层505和光刻胶层506上涂覆交联材料层507，其中光刻胶层506的材料为能产生光酸分子的光刻胶，例如I-line型光刻胶、ArF型光刻胶或KrF型光刻胶。教练材料层507的材料可以是AZ电子材料公司提供的化学收缩辅助解析增强刻蚀用材料（RELACS）。
如图5E所示，烘烤（bake）上述步骤形成的涂覆有交联材料层507的衬底500，以便使交联材料层507发生交联反应，而在交联材料层507的与控制栅极503上方的光刻胶层506接触的部分形成交联层503。其中，烘烤的温度为60-120℃，烘烤时间为60-90秒。在烘烤过程中，控制栅极503上方的光刻胶层506与交联材料层507在边界处(即交联材料层507的与光刻胶层506接触的部分)发生交联反应，在控制栅极504的上方光刻胶层506的表面形成一层不溶于水的交联层507’。然后经由水溶性显影液的显影步骤，去除交联材料层507中未发生交联反应的部分，以留下交联层507’。
根据本发明的实施方式，交联材料层的材料为RELACS。RELACS主要是由水溶性的高分子与交联剂所组成。光刻胶中含有光酸分子，经过曝光、显影等工艺后，由于碱性的显影液会与光刻胶层边缘的光酸分子产生中和作用，使得边缘的光酸分子浓度下降。在烘烤步骤中，残留在光刻胶中的光酸分子因为受热而产生扩散运动，在扩散的过程中会同时产生新的光酸分子，这些光酸分子会扩散进入RELACS层内，催化RELACS的交联反应，具体的反应过程可以视之为三个分子参与的化学反应：P+C+H+→PC+H+，其中，P代表RELACS试剂中的高分子，C代表RELACS中的交联分子，H+为光刻胶在形成具有图案的光刻层后残留的光酸分子，PC则代表高分子与交联分子产生交联反应后的产物。
如图5E所示，在交联层507’和露出的底部抗反射涂层上形成光刻胶层508，如图5F所示，图案化逻辑电路区域中的光刻胶层以形成图案化的光刻胶层508，经曝光、显影之后形成图案化的光刻胶层508，其中曝光采用的光罩为形成逻辑栅极的光罩。在控制栅极上方形成的抗反射涂层505、光刻胶层506、交联层507’和光刻胶层508组成的薄膜叠层509，该薄膜叠层509具有适当的厚度，在根据图案化的光刻胶层508刻蚀逻辑栅极504时薄膜叠层509能够保护其下方的控制栅极503。形成图案化的光刻胶层是本领域技术人员熟知的技术手段在此就不详细论述。
最后根据图案化的光刻胶层508刻蚀逻辑电路区域中的逻辑栅极材料层504，以形成逻辑栅极。
参照图6，其中示出了根据本发明另一个实施方式制作闪存器件结构的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤601中，提供半导体衬底，将半导体衬底分为两个区域，分别为：用于形成逻辑器件的第一区域，逻辑电路区域；用于形成闪存存储器的第一区域，闪存单元区域。在半导体衬底上形成栅极氧化层。在闪存单元区域的栅极氧化层上形成浮置栅极，在浮置栅极上形成栅介电层。在逻辑电路区域中去除浮置栅极以露出栅极氧化层，在所述半导体衬底上沉积栅极材料层，在逻辑电路区域中的所述栅极氧化层上形成逻辑栅极材料层，在闪存单元区域中形成控制栅极；
在步骤602中，在半导体衬底上依次沉积形成底部抗反射层和第一光刻胶层；
在步骤603中，去除逻辑电路区域中逻辑栅极材料层上方的第一光刻胶层，以露出底部抗反射涂层；
在步骤304中，在底部抗反射涂层和第一光刻胶层上形成交联材料层，经烘烤后形成交联层；
在步骤605中，在露出的底部抗反射涂层和交联层上形成第二光刻胶层，图案化逻辑电路区域中的第二光刻胶层以形成图案化的第二光刻胶层。
综上所示，本发明的方法通过先在第一光刻胶层上形成交联层，然后在交联层层上形成第二光刻胶层，双光刻胶层覆盖所述控制栅极，以解决在刻蚀形成逻辑栅极环路的工艺过程中对闪存单元区域中的控制栅极的损伤问题，以提高闪存的整体的性能和闪存的良品率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (7)

1.一种制作闪存的方法，包括：
提供半导体衬底，
所述半导体衬底具有闪存单元区域和逻辑电路区域，
所述闪存单元区域上形成有浮置栅极；
在所述半导体衬底上沉积栅极材料层，其中位于所述逻辑电路区域中的栅极材料层用于形成逻辑电路栅极，位于所述闪存单元区域中的栅极材料层用于形成控制栅极；
刻蚀所述闪存单元区域中所述栅极材料层，以形成控制栅极；
在所述半导体衬底上形成覆盖所述逻辑电路区域中的栅极材料层和所述控制栅极的底部抗反射涂层和第一光刻胶层，控制栅极上方的底部抗反射涂层的厚度相比逻辑电路区域中的栅极材料层上方的底部抗反射涂层的厚度小；
去除位于所述逻辑电路区域的所述第一光刻胶层，以保留所述闪存单元区域的所述第一光刻胶层；
在露出的所述底部抗反射涂层和所述第一光刻胶层上形成第二光刻胶层。
2.如权利要求1所述的方法，其特征在于，还包括在形成所述第二光刻胶层之前在所述逻辑电路区域中的所述底部抗反射涂层和所述闪存单元区域中的所述第一光刻胶层上形成交联材料层的步骤。
3.如权利要求2所述的方法，其特征在于，还包括在形成所述交联材料层之后采用烘烤工艺处理所述交联材料层以形成交联层的步骤。
4.如权利要求1所述的方法，其特征在于，还包括在形成所述第二光刻胶层之前采用烘烤工艺处理所述第一光刻胶层以硬化所述第一光刻胶层的步骤。
5.如权利要求1所述的方法，其特征在于，还包括图案化位于所述逻辑电路区域的所述第二光刻胶层的步骤。
6.如权利要求5所述的方法，其特征在于，以所述图案化的第二光刻胶层为掩膜蚀刻所述栅极材料层以形成所述逻辑电路栅极。
7.如权利要求1所述的方法，其特征在于，采用旋涂工艺形成所述底部抗反射涂层。
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