CN113192824A - 分栅式快闪存储器的掩膜版及制造方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims description 52
- 238000002955 isolation Methods 0.000 claims description 46
- 229920002120 photoresistant polymer Polymers 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 38
- 238000003860 storage Methods 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 230000005641 tunneling Effects 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 229920005591 polysilicon Polymers 0.000 description 27
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical group [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Abstract
本发明提供一种分栅式快闪存储器的掩膜版及制造方法，在所述的分栅式快闪存储器的掩膜版中，通过设计字线掩膜版，使得字线掩膜版中的第二遮挡图形对准浮栅掩膜版的冗余图形，并使得所述第二遮挡图形的尺寸大于所述冗余图形的尺寸，如此，在分栅式快闪存储器的制造方法中，可以使得图形化的光刻胶层完全覆盖冗余结构，由此能够保护冗余结构，避免冗余结构在后续被刻蚀，从而可以避免出现刻蚀残留物，进而解决因刻蚀残留物剥落而造成的分栅式快闪存储器的数据保持能力失效的问题。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种分栅式快闪存储器的掩膜版及制造方法。
背景技术
一般而言，闪存(flash memory)包括两种基本结构：栅极叠层(stack gate)和分栅(split gate)式结构。如图1所示，现有的分栅式快闪存储器的存储单元11包括：半导体衬底10，位于所述半导体衬底10上的浮栅氧化层12、浮栅多晶硅层(floating gate，FG)13、控制栅多晶硅层14、第一侧墙(FG spacer1，FGSP1)15、第二侧墙(FG spacer2,FGSP2)16、隧穿氧化层(未图示)和字线多晶硅层17。由于分栅式快闪存储器的特殊结构，容易产生可靠性的问题。例如，在分栅式快闪存储器的制造过程中，因化学机械研磨的负载效应，字线多晶硅层17的边缘较容易被研磨过多，导致字线多晶硅层17边缘的高度过低，特别的，字线多晶硅层17的边缘部分被研磨至低于第一侧墙15的顶面时，会暴露出第二侧墙15，暴露出的第二侧墙15会被后续的清洗工艺清洗掉，因此会导影响字线多晶硅层17与控制栅多晶硅层14之间的隔离，由此会影响器件的可靠性。
为解决该问题，如图2所示，在分栅式快闪存储器的制造过程中，在存储单元的字线多晶硅层17周围形成冗余结构20，该冗余结构20位于半导体衬底中的浅沟槽隔离结构18上。所述冗余结构20包括第一冗余侧墙21、第二冗余侧墙22和冗余字线多晶硅层23。以通过冗余结构20避免字线多晶硅层17的边缘被过度研磨。但在后续刻蚀所述冗余结构20时，容易产生刻蚀残留物，该刻蚀残留物在后续较容易剥落至存储单元中，从而影响器件的数据保持能力。具体的，如图3所示，在去除所述冗余结构20时，会先去除所述第一冗余侧墙21和部分所述冗余字线多晶硅层23，以及去除部分所述第二冗余侧墙22。接着，如图4所示，依次刻蚀所述字线多晶硅层23、所述控制栅多晶硅层14、所述浮栅多晶硅层13及所述浮栅氧化层12。在刻蚀过程中，由于第二冗余侧墙22位于冗余字线多晶硅层23和控制栅多晶硅层14之间，并且第二冗余侧墙22的材质与所述冗余字线多晶硅层23和控制栅多晶硅层14的材质不同。因此很难将所述第二冗余侧墙22去除，从而会形成由剩余的所述第二冗余侧墙22构成的刻蚀残留物，该刻蚀残留物在后续较容易剥落至存储单元中，从而在存储单元中产生缺陷，进而造成器件的数据保持能力失效。
发明内容
本发明的目的在于提供一种分栅式快闪存储器的掩膜版及制造方法，以解决因刻蚀残留物剥落而造成的分栅式快闪存储器的数据保持能力失效的问题。
为解决上述技术问题，本发明提供一种分栅式快闪存储器的掩膜版，包括：一种分栅式快闪存储器的掩膜版，其特征在于，包括：
浮栅掩膜版，包括浮栅区图形和冗余图形，所述冗余图形围绕所述浮栅区图形；
字线掩膜版，包括第一遮挡图形和第二遮挡图形，所述第一遮挡图形对准所述浮栅区图形，所述第二遮挡图形对准所述冗余图形并围绕所述第一遮挡图形，并且所述第二遮挡图形的尺寸大于所述冗余图形的尺寸。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述冗余图形和所述第二遮挡图形均呈矩形框状。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述浮栅区图形包括多个浮栅图形，多个所述浮栅图形沿着第一方向平行排布，并沿着第二方向延伸，其中，所述第一方向与所述第二方向垂直。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述第二遮挡图形的投影与各所述浮栅图形的投影的直线距离为0.69μm～0.89μm。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述冗余图形的投影位于所述第二遮挡图形的投影中。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述第二遮挡图形的线宽为0.5μm～0.7μm。
可选的，在所述的分栅式快闪存储器的掩膜版中，所述冗余图形的线宽为0.3μm～0.5μm。
基于同一发明构思，本发明还提供一种分栅式快闪存储器的制造方法，包括：
提供一半导体衬底，所述半导体衬底包括存储区、外围区以及位于所述存储区与所述外围区之间的隔离区；
在所述半导体衬底上依次形成浮栅层、介质层、控制栅层和掩膜层；
利用如上所述的分栅式快闪存储器的掩膜版中的浮栅掩膜版，对所述掩膜层进行光刻以及刻蚀，以形成第一侧墙开口和第一冗余侧墙开口，所述第一冗余侧墙开口暴露出所述隔离区的部分所述控制栅层，所述第一侧墙开口暴露出所述存储区的部分所述控制栅层，并且所述第一冗余侧墙开口围绕所述第一侧墙开口；
形成存储单元的前端结构和冗余结构，所述存储单元的前端结构填充所述第一侧墙开口，并贯穿所述第一侧墙开口中的所述控制栅层、所述介质层和所述浮栅层，所述冗余结构填充所述第一冗余侧墙开口，并贯穿所述第一冗余侧墙开口中的所述控制栅层和所述介质层；
利用本发明提供所述分栅式快闪存储器的掩膜版中的字线掩膜版，进行光刻以及刻蚀，以形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述前端结构和所述冗余结构；
以所述图形化的光刻胶层为掩膜，依次刻蚀所述掩膜层、所述控制栅层和所述介质层，以去除所述掩膜层和所述外围区的所述控制栅层，并分断所述隔离区与所述存储区的控制栅层，以及去除所述外围区的所述介质层，并分断所述隔离区与所述存储区的所述介质层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述前端结构包括第一侧墙和字线，所述第一侧墙覆盖所述第一侧墙开口的侧壁，所述字线填充所述第一侧墙开口，并延伸贯穿所述第一侧墙开口中的所述控制栅层、所述介质层和所述浮栅层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述冗余结构包括第一冗余侧墙和冗余字线，所述第一冗余侧墙覆盖所述第一冗余侧墙开口的侧壁，所述冗余字线填充所述第一冗余侧墙开口，并延伸贯穿所述第一冗余侧墙开口中的所述控制栅层和所述介质层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述前端结构和所述冗余结构的形成方法包括：
形成所述第一侧墙和所述第一冗余侧墙；
以所述第一侧墙和所述掩膜层为掩膜，依次刻蚀所述第一侧墙开口中的所述控制栅层和所述介质层，以形成第二侧墙开口，所述第二侧墙开口暴露出部分所述浮栅层，以及以所述第一冗余侧墙和所述掩膜层为掩膜，刻蚀所述第一冗余侧墙开口中的所述控制栅层和所述介质层，以形成第二冗余侧墙开口；
形成第二侧墙和第二冗余侧墙，所述第二侧墙覆盖所述第二侧墙开口的侧壁，并延伸覆盖所述第一侧墙，所述第二冗余侧墙覆盖所述第二冗余侧墙开口的侧壁，并延伸覆盖所述第一冗余侧墙；
以所述第二侧墙为掩膜，刻蚀暴露出的所述浮栅层，以形成字线开口；
形成遂穿氧化层和冗余遂穿氧化层，所述遂穿氧化层覆盖所述字线开口的底部和侧壁，并延伸覆盖所述第二侧墙，所述冗余遂穿氧化层覆盖所述第二冗余侧墙及所述第二冗余侧墙开口的底部；
形成字线材料层，所述字线材料层填充所述第二侧墙开口、所述第一侧墙开口、所述第二冗余侧墙开口、所述第一冗余侧墙开口和所述字线开口，并延伸覆盖所述掩膜层；
平坦化所述字线材料层至所述掩膜层的表面，以形成所述字线和所述冗余字线。
可选的，在所述的分栅式快闪存储器的制造方法中，所述图形化的光刻胶层的形成方法包括：
形成抗反射层，所述抗反射层覆盖所述字线、所述冗余字线及所述掩膜层；
在所述抗反射层上形成光刻胶层；以及，
利用本发明提供的所述分栅式快闪存储器掩膜版中的字线掩膜版，对所述光刻胶层进行曝光及显影处理，以形成所述图形化的光刻胶层。
可选的，在所述的分栅式快闪存储器的制造方法中，在形成所述图形化的光刻胶层之后，还包括：以所述图形化的光刻胶层为掩膜，刻蚀所述抗反射层，以形成图形化的抗反射层，所述图形化的抗反射层暴露出所述掩膜层。
可选的，在所述的分栅式快闪存储器的制造方法中，在所述半导体衬底上依次形成浮栅层、介质层、控制栅层和掩膜层的方法包括：
在所述半导体衬底上形成浮栅层；
在所述隔离区的所述浮栅层中形成浅沟槽隔离结构，所述浅沟槽隔离结构贯穿所述浮栅层，并延伸至所述隔离区中；
依次形成介质层和控制栅层，所述介质层覆盖所述浅沟槽隔离结构和所述浮栅层，所述控制栅层覆盖所述介质层。
在本发明提供的分栅式快闪存储器的掩膜版及制造方法中，在所述分栅式快闪存储器的掩膜版中，通过设计字线掩膜版，使得字线掩膜版中的第二遮挡图形对准浮栅版图的冗余图形，并使得所述第二遮挡图形的尺寸大于所述冗余图形的尺寸，如此，在分栅式快闪存储器的制造方法中，可以使得图形化的光刻胶层完全覆盖冗余结构，由此能够保护冗余结构，避免冗余结构在后续被刻蚀，从而可以避免产生刻蚀残留物，进而解决因刻蚀残留物剥落而造成的分栅式快闪存储器的数据保持能力失效的问题。
附图说明
图1至4是现有技术中的分栅式快闪存储器的结构示意图；
图5至图7是本发明实施例提供的分栅式快闪存储器的掩膜版的结构示意图；
图8是本发明实施例提供的分栅式快闪存储器的制造方法的流程示意图；
图9是本发明实施例提供的分栅式快闪存储器的制造方法中形成的结构俯视图；
图10是沿图7的A-A’方向的剖面结构示意图；
图11至图20是本发明实施例提供的分栅式快闪存储器的制造方法中形成的结构剖面示意图；
其中，附图标记说明如下：
10-半导体衬底；11-存储单元；12-浮栅氧化层；13-浮栅多晶硅层；14-控制栅多晶硅层；15-第一侧墙；16-第二侧墙；17-字线；18-浅沟槽隔离结构；20-冗余结构；21-第一冗余侧墙；22-第二冗余侧墙；23-冗余字线多晶硅层；
100-浮栅掩膜版；110-浮栅区图形；110a、110b-浮栅图形；120-冗余图形；200-字线掩膜版；210-第一遮挡图形；220-第二遮挡图形；
300-半导体衬底；301-浅沟槽隔离结构；310-浮栅氧化层；320-浮栅层；330-介质层；340-控制栅层；341-第二侧墙开口；342-第二冗余侧墙开口；350-掩膜层；351-第一侧墙开口；352-第一冗余侧墙开口；360-前端结构；361-第一侧墙；362-第二侧墙；363-遂穿氧化层；364a-字线材料层；364-字线；370-冗余结构；371-第一冗余侧墙；372-第二冗余侧墙；373-冗余遂穿氧化层；374-冗余字线；380-抗反射层；380a-图形化的抗反射层；390-光刻胶层；390a-图形化的光刻胶层。
具体实施方式
以下结合附图和具体实施例对本发明提出分栅式快闪存储器的掩膜版及制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参考图5至图7，其为本发明实施例提供的分栅式快闪存储器的掩膜版的结构示意图。如图5～7所述，本发明提供一种分栅式快闪存储器的掩膜版，所述分栅式快闪存储器的掩膜版包括浮栅掩膜版100和字线掩膜版200。其中，所述浮栅掩膜版100用于在分栅式快闪存储器的制造方法中，定义第一侧墙开口和第一冗余侧墙开口的位置。具体的，所述浮栅掩膜版100包括浮栅区图形110和冗余图形120，所述冗余图形120围绕所述浮栅区图形110。其中，所述浮栅区图形110包括多个浮栅图形，例如第一个浮栅图形111和第二个浮栅图形112等，所述浮栅图形用于在分栅式快闪存储器的制造方法中，定义浮栅层320的保留区域。多个所述浮栅图形沿着第一方向平行排布，并沿着第二方向延伸，其中，所述第一方向与所述第二方向垂直。所述冗余图形120呈矩形框状，其用于在分栅式快闪存储器的制造方法中，定义冗余结构的位置。所述冗余图形的线宽a为0.3μm～0.5μm。
参考图4并结合图5所示，所述字线掩膜版200用于在分栅式快闪存储器的制造方法中，定义前端结构360与冗余结构需保留的区域。具体的，所述字线掩膜版200包括第一遮挡图形210和第二遮挡图形220，所述第一遮挡图形210对准所述浮栅区图形110。所述第二遮挡图形220对准所述冗余图形120，并围绕所述第一遮挡图形210。优选的，所述第二遮挡图形220的尺寸大于所述冗余图形120的尺寸，如此，在分栅式快闪存储器的制造方法中，利用所述字线掩膜版200可以形成完全覆盖冗余结构的图形化的光刻胶层。进一步的，所述冗余图形120的投影位于所述第二遮挡图形220的投影中，以使得图形化的光刻胶层可以完全对准冗余结构。
本实施例中，所述第二遮挡图形220的线宽b为0.5μm～0.7μm，以使得利用所述字线掩膜版200在分栅式快闪存储器的制造方法中形成的图形化的光刻胶层390a，可以完全覆盖所述冗余结构，避免所述冗余结构被刻蚀。进一步的，所述第二遮挡图形220的投影与各所述浮栅图形的投影的直线距离c为0.69μm～0.89μm，以为光刻工艺保留足够的工艺窗口。
参考图8，其为本发明实施例提供的分栅式快闪存储器的制造方法的流程示意图。基于同一发明构思，本发明还提供一种分栅式快闪存储器的制造方法，包括：
步骤S1：提供一半导体衬底，所述半导体衬底包括存储区、外围区和位于所述存储区与所述外围区之间的隔离区；
步骤S2：在所述半导体衬底上依次形成浮栅层、介质层、控制栅层和掩膜层；
步骤S3：利用本发明提供的所述分栅式快闪存储器的掩膜版中的浮栅掩膜版，对所述掩膜层进行光刻以及刻蚀，以形成第一侧墙开口和第一冗余侧墙开口，所述第一冗余侧墙开口围绕所述第一侧墙开口，并且所述第一侧墙开口暴露出所述存储区的部分所述控制栅层，所述第一冗余侧墙开口暴露出所述隔离区的部分所述控制栅层；
步骤S4：形成存储单元的前端结构和冗余结构，所述存储单元的前端结构填充所述第一侧墙开口，并贯穿所述第一侧墙开口中的所述控制栅层、所述介质层和所述浮栅层，所述冗余结构填充所述第一冗余侧墙开口，并贯穿所述第一冗余侧墙开口中的所述控制栅层和所述介质层；
步骤S5：利用本发明提供的所述分栅式快闪存储器的掩膜版中的字线掩膜版，进行光刻以及刻蚀，以形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述前端结构和所述冗余结构；
步骤S6：以所述图形化的光刻胶层为掩膜，依次刻蚀所述掩膜层、所述控制栅层和所述介质层，以去除所述掩膜层和所述外围区的所述控制栅层，并分断所述隔离区与所述存储区的控制栅层，以及去除所述外围区的所述介质层，并分断所述隔离区与所述存储区的所述介质层。
图9是本发明实施例提供的分栅式快闪存储器的制造方法中形成的结构俯视图；图10是沿图9的A-A’方向的剖面结构示意图；图11至图20是本发明实施例提供的分栅式快闪存储器的制造方法中形成的结构剖面示意图。下面将结合附图9～20更详细地介绍本实施例所提供的分栅式快闪存储器的制造方法。
首先，执行步骤S1，参考图9，提供一半导体衬底300，所述半导体衬底300包括存储区II、外围区III和位于所述存储区I与所述外围区III之间的隔离区II。所述半导体衬底300可以是单晶硅或硅锗，也可以是绝缘体上硅(Silicon on insulator，SOI)，本实施例中，所述半导体衬底300为硅衬底。所述存储区I上后续会形成存储区I的存储晶体管，所述外围区III上后续会形成外围电路晶体管，例如多晶硅电阻、逻辑晶体管、高压晶体管等，所述隔离区II中后续会形成浅沟槽隔离结构，以隔离所述存储区I与所述外围区III。其中，所述隔离区II围绕所述存储区I，所述外围区III围绕所述隔离区II。
接着，执行步骤S2，参考图10，在所述半导体衬底300上依次形成浮栅层320、介质层330、控制栅层340和掩膜层350。此外，在形成所述浮栅层320之前，还在所述半导体衬底300上形成浮栅氧化层310，以用于所述半导体衬底300与所述浮栅层320之间的隔离。
具体的，形成所述浮栅氧化层310、浮栅层320、所述浮栅层320、所述介质层330和所述控制栅层340的方法包括：首先，在所述半导体衬底300上形成浮栅氧化层310，所述浮栅氧化层310的材质可以为氧化硅，其形成工艺可以为炉管热氧化工艺、原子层沉积工艺(ALD)、化学气相沉积工艺(CVD)或等离子体增强型化学气相沉积工艺(PECVD)，本实施例采用炉管热氧化工艺。接着，形成浮栅层320，所述浮栅层320的材质可以为未掺杂的多晶硅、掺杂磷的掺杂多晶硅、金属纳米晶、硅锗纳米晶或者其他合适的导电材料，其形成工艺可以为低压化学气相沉积工艺(LPCVD)。接着，在所述隔离区II的所述浮栅层320中形成浅沟槽隔离结构301，所述浅沟槽隔离结构301贯穿所述浮栅层320，并延伸至所述隔离区II中，所述浅沟槽隔离结构301的形成工艺为现有技术，在此不在赘述。
接着，依次形成介质层330、控制栅层340和掩膜层350，所述介质层330覆盖所述浅沟槽隔离结构和所述浮栅层320，所述控制栅层340覆盖所述介质层330。其中，所述介质层330可以为氧化硅结构或者为氧化硅-氮化硅-氧化硅(ONO)的叠层结构，其可以采用化学气相沉积工艺形成。所述控制栅层340的材质可以为多晶硅，其用于后续形成控制栅，其形成工艺可以为低压化学气相沉积工艺(LPCVD)。所述控制栅层340的厚度例如可以为500埃～600埃。所述掩膜层350的材质可以为氮化硅，其可用于后续刻蚀控制栅层340的掩膜，以及可以作为平坦化字线材料层时的停止层。所述掩膜层的厚度范围可以为2000埃～3300埃。
接着，执行步骤S3，参考图11，利用本发明提供的分栅式快闪存储器的掩膜版中的浮栅掩膜版100，对所述掩膜层350进行光刻以及刻蚀，以形成第一侧墙开口351和第一冗余侧墙开口352，所述第一冗余侧墙开口352暴露出所述隔离区II的部分所述控制栅层340，所述第一侧墙开口351暴露出所述存储区I的部分所述控制栅层340，并且所述第一冗余侧墙开口352围绕所述第一侧墙开口351。
对所述掩膜层350进行光刻以及刻蚀的具体方法包括：首先，采用旋涂的方法，在所述掩膜层350上涂布光刻胶；然后，利用本发明提供的分栅式快闪存储器中的浮栅掩膜版100，对所述光刻胶进行曝光及显影处理，以将所述浮栅掩膜版100上的图形转印到所述光刻胶上(即FG photo工艺)。本次光刻可以同时定义出存储区II、外围区III和隔离区II的控制栅层340及浮栅层320的保留区域。接着，以剩余的所述光刻胶为掩膜，对所述掩膜层350进行刻蚀，以将所述光刻胶上的图形转移到所述掩膜层350上，从而在所述掩膜层350中形成所述第一侧墙开口351，以及在所述掩膜层350中形成所述第一冗余侧墙开口352。
接着，执行步骤S4，参考图12～图17，形成存储单元的前端结构360和冗余结构370，所述存储单元的前端结构360填充所述第一侧墙开口351，并贯穿所述第一侧墙开口351中的所述控制栅层340、所述介质层330和所述浮栅层320。此外，所述前端结构360还贯穿所述浮栅氧化层310。其中，所述前端结构360包括第一侧墙361和字线364，所述第一侧墙361覆盖所述第一侧墙开口351的侧壁，所述字线364填充所述第一侧墙开口351，并延伸贯穿所述第一侧墙开口351中的所述控制栅层340、所述介质层330和所述浮栅层320。
所述冗余结构370填充所述第一冗余侧墙开口352，并贯穿所述第一冗余侧墙开口352中的所述控制栅层340和所述介质层330。所述冗余结构370具有支撑的作用，后续可以避免字线的边缘被研磨过多，从而可以避免存储单元边缘失效的问题。其中，所述冗余结构370包括第一冗余侧墙371和冗余字线374，所述第一冗余侧墙371覆盖所述第一冗余侧墙开口352的侧壁，所述冗余字线374填充所述第一冗余侧墙开口352，并延伸贯穿所述第一冗余侧墙开口352中的所述控制栅层340和所述介质层330。
本实施例中，所述前端结构360和所述冗余结构370的形成方法包括：首先，如图12所示，形成所述第一侧墙361和所述第一冗余侧墙371。其中，所述第一冗余侧墙371的顶面与所述第一侧墙361的顶面平齐，以避免后续字线的边缘部分被研磨过多。在本发明的其他实施例中，所述第一冗余侧墙371的顶面可以高于所述第一侧墙361的顶面，以更好的避免字线的边缘部分被研磨过多。可选的，所述第一侧墙361和所述第一冗余侧墙371的材质为氧化硅，其可以采用正硅酸乙酯(TEOS)低压气相沉积(LPCVD)工艺等形成。在本发明的其他实施例中，所述第一侧墙361和所述第一冗余侧墙371的材质也可以为氮化硅或者氮氧化硅，或者也可以是氧化硅-氮化硅-氧化硅等复合层结构。
然后，如图13所示，以所述第一侧墙361和所述掩膜层350为掩膜，依次刻蚀所述第一侧墙开口351中的所述控制栅层340和所述介质层330，以形成第二侧墙开口341，所述第二侧墙开口341暴露出部分所述浮栅层320。以及以所述第一冗余侧墙和所述掩膜层350为掩膜，刻蚀所述第一冗余侧墙开口352中暴露出的所述控制栅层340和所述介质层330，以形成第二冗余侧墙开口342。本步骤中，可以采用干法刻蚀工艺进行刻蚀。
接着，如图14所示，形成第二侧墙362和第二冗余侧墙372，所述第二侧墙362覆盖所述第二侧墙开口341的侧壁，并延伸覆盖所述第一侧墙361。所述第二冗余侧墙372覆盖所述第二冗余侧墙开口342的侧壁，并延伸覆盖所述第一冗余侧墙371。所述第二侧墙362和所述第二冗余侧墙372的材质可以为氮化硅，其可以采用等离子体化学气相沉积等工艺形成。
接着，如图15所示，以所述第二侧墙362为掩膜，刻蚀暴露出的所述浮栅层320，以形成字线开口321,所述字线开口321与所述第二侧墙开口及所述第一侧墙开口连通。在此，可以采用干法刻蚀工艺进行刻蚀。接着，如图16所示，形成遂穿氧化层363和冗余遂穿氧化层373，所述遂穿氧化层363覆盖所述字线开口321的底部和侧壁，并延伸覆盖所述第二侧墙363，所述冗余遂穿氧化层373覆盖所述第二冗余侧墙373及所述第二冗余侧墙开口342的底部。所述遂穿氧化层363和所述冗余遂穿氧化层373的材质均可以为氧化硅。其中，所述遂穿氧化层363用于字线与所述控制栅层340和所述浮栅层320之间的隔离，所述冗余遂穿氧化层373用于冗余字线374和所述控制栅层340之间的隔离。
接着，继续参考图16，形成字线材料层364a，所述字线材料层364a填充所述第二侧墙开口341、所述第一侧墙开口351、所述第二冗余侧墙开口342、所述第一冗余侧墙开口352和所述字线开口，并延伸覆盖所述掩膜层350。其中，所述字线材料层364a的材质为多晶硅，其可以采用化学气相沉积工艺形成。
接着，参考图17，平坦化所述字线材料层364a至所述掩膜层350的表面，以形成所述字线和所述冗余字线374。在平坦化所述字线材料层364a时，可以采用化学机械研磨工艺。在本发明的其它实施例中，也可以采用回刻蚀工艺去除高于掩膜层350表面的所述字线材料层364a(即Source poly CMP工艺)。由于所述第一侧墙361的表面与所述第一冗余侧墙371的表面平齐，在进行所述化学机械抛光工艺时，所述第一冗余侧墙371能够起到支撑的作用，以及位于所述第一冗余侧墙开口352中的所述字线材料层364a，也能够起到支撑的作用，从而可以避免所述字线的边缘被过多的研磨。
接着，执行步骤S5，参考图18～图20，利用本发明提供的分栅式快闪存储器的掩膜版中的所述字线掩膜版200，进行光刻以及刻蚀，以形成图形化的光刻胶层390a，所述图形化的光刻胶层390a覆盖所述前端结构360和所述冗余结构370。
具体的，所述图形化的光刻胶层390a的形成方法包括：首先，如图18所示，形成抗反射层380，所述抗反射层380覆盖所述字线364、所述冗余字线374及所述掩膜层350(即覆盖所述前端结构、冗余结构及所述掩膜层)，所述抗反射层380的材质可以为氮化硅。所述抗反射层在后续的光刻过程中可以起到抗反射作用，以减小驻波效应，从而提高光刻质量。然后，形成光刻胶层390，所述光刻胶层390覆盖所述抗反射层380。以及，如图19所示，利用本发明提供的所述字线掩膜版200，对所述光刻胶层390进行曝光及显影处理，以形成所述图形化的光刻胶层390a。所述图形化的光刻胶层390a具体覆盖所述字线364、所述第一侧墙361的顶面、所述冗余字线374和所述第一冗余侧墙371的顶面。由于所述字线掩膜版200中的第二遮挡图形220的尺寸大于冗余图形120的尺寸，可以使得所述图形化的光刻胶层390a完全覆盖所述冗余结构370，从而可以避免后续对所述冗余结构造成刻蚀，进而可以避免形成刻蚀残留物。接着，以所述图形化的光刻胶层390a为掩膜，刻蚀所述抗反射层380，以形成图形化的抗反射层380a，所述图形化的抗反射层380a暴露出所述掩膜层350。
接着，执行步骤S6，参考图20，以所述图形化的光刻胶层390a为掩膜，依次刻蚀所述掩膜层350、所述控制栅层340和所述介质层330，并分断所述隔离区II与所述存储区I的控制栅层340，以及去除所述外围区III的所述介质层330，并分断所述隔离区II与所述存储区I的所述介质层330。
具体的，刻蚀所述掩膜层350、所述控制栅层340和所述介质层330的方法包括：首先，采用湿法刻蚀工艺或者等离子体干法刻蚀工艺，去除所述掩膜层350，从而暴露出位于其下方的控制栅层340。然后，可以采用等离子体干法刻蚀工艺依次刻蚀所述控制栅层340，以去除所述外围区III的所述控制栅层340，并分断所述存储区I与所述隔离区II的所述控制栅层340，从而利用分断的控制栅层340构成存储单元的控制栅，并暴露出所述介质层330。接着，可以采用湿法刻蚀工艺，去除所述外围区III域的所述介质层330，以及分断所述存储区I与所述隔离区II的所述介质层330。在该步骤中，由于所述冗余结构被所述图形化的光刻胶层390a覆盖，由此不会产生刻蚀，从而可以避免产生刻蚀残留物，进而解决因刻蚀残留物剥落而造成的分栅式快闪存储器的数据保持能力失效的问题。
综上所述，在本发明提供的分栅式快闪存储器的掩膜版及制造方法中，在所述的分栅式快闪存储器的掩膜版中，通过设计字线掩膜版，使得字线掩膜版中的第二遮挡图形对准冗余图形，并使得所述第二遮挡图形的尺寸大于所述冗余图形的尺寸，如此，在分栅式快闪存储器的制造方法中，可以使得图形化的光刻胶层完全覆盖冗余结构，由此能够保护冗余结构，避免冗余结构在后续被刻蚀，由此可以避免产生刻蚀残留物，进而解决因刻蚀残留物剥落而造成的分栅式快闪存储器的数据保持能力失效的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (14)
1.一种分栅式快闪存储器的掩膜版，其特征在于，包括：
浮栅掩膜版，包括浮栅区图形和冗余图形，所述冗余图形围绕所述浮栅区图形；
字线掩膜版，包括第一遮挡图形和第二遮挡图形，所述第一遮挡图形对准所述浮栅区图形，所述第二遮挡图形对准所述冗余图形并围绕所述第一遮挡图形，并且所述第二遮挡图形的尺寸大于所述冗余图形的尺寸。
2.如权利要求1所述的分栅式快闪存储器的掩膜版，其特征在于，所述冗余图形和所述第二遮挡图形均呈矩形框状。
3.如权利要求1所述的分栅式快闪存储器的掩膜版，其特征在于，所述浮栅区图形包括多个浮栅图形，多个所述浮栅图形沿着第一方向平行排布，并沿着第二方向延伸，其中，所述第一方向与所述第二方向垂直。
4.如权利要求3所述的分栅式快闪存储器的掩膜版，其特征在于，所述第二遮挡图形的投影与各所述浮栅图形的投影的直线距离为0.69μm～0.89μm。
5.如权利要求1所述的分栅式快闪存储器的掩膜版，其特征在于，所述冗余图形的投影位于所述第二遮挡图形的投影中。
6.如权利要求1所述的分栅式快闪存储器的掩膜版，其特征在于，所述第二遮挡图形的线宽为0.5μm～0.7μm。
7.如权利要求1所述的分栅式快闪存储器的掩膜版，其特征在于，所述冗余图形的线宽为0.3μm～0.5μm。
8.一种分栅式快闪存储器的制造方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底包括存储区、外围区以及位于所述存储区与所述外围区之间的隔离区；
在所述半导体衬底上依次形成浮栅层、介质层、控制栅层和掩膜层；
利用如权利要求1～7中任一项所述的分栅式快闪存储器的掩膜版中的浮栅掩膜版，对所述掩膜层进行光刻以及刻蚀，以形成第一侧墙开口和第一冗余侧墙开口，所述第一冗余侧墙开口暴露出所述隔离区的部分所述控制栅层，所述第一侧墙开口暴露出所述存储区的部分所述控制栅层，并且所述第一冗余侧墙开口围绕所述第一侧墙开口；
形成存储单元的前端结构和冗余结构，所述存储单元的前端结构填充所述第一侧墙开口，并贯穿所述第一侧墙开口中的所述控制栅层、所述介质层和所述浮栅层，所述冗余结构填充所述第一冗余侧墙开口，并贯穿所述第一冗余侧墙开口中的所述控制栅层和所述介质层；
利用如权利要求1～7中任一项所述的分栅式快闪存储器的掩膜版中的字线掩膜版，进行光刻以及刻蚀，以形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述前端结构和所述冗余结构；
以所述图形化的光刻胶层为掩膜，依次刻蚀所述掩膜层、所述控制栅层和所述介质层，以去除所述掩膜层和所述外围区的所述控制栅层，并分断所述隔离区与所述存储区的控制栅层，以及去除所述外围区的所述介质层，并分断所述隔离区与所述存储区的所述介质层。
9.如权利要求8所述的分栅式快闪存储器的制造方法，其特征在于，所述前端结构包括第一侧墙和字线，所述第一侧墙覆盖所述第一侧墙开口的侧壁，所述字线填充所述第一侧墙开口，并延伸贯穿所述第一侧墙开口中的所述控制栅层、所述介质层和所述浮栅层。
10.如权利要求8所述的分栅式快闪存储器的制造方法，其特征在于，所述冗余结构包括第一冗余侧墙和冗余字线，所述第一冗余侧墙覆盖所述第一冗余侧墙开口的侧壁，所述冗余字线填充所述第一冗余侧墙开口，并延伸贯穿所述第一冗余侧墙开口中的所述控制栅层和所述介质层。
11.如权利要求8～10中任一项所述的分栅式快闪存储器的制造方法，其特征在于，所述前端结构和所述冗余结构的形成方法包括：
形成所述第一侧墙和所述第一冗余侧墙；
以所述第一侧墙和所述掩膜层为掩膜，依次刻蚀所述第一侧墙开口中的所述控制栅层和所述介质层，以形成第二侧墙开口，所述第二侧墙开口暴露出部分所述浮栅层，以及以所述第一冗余侧墙和所述掩膜层为掩膜，刻蚀所述第一冗余侧墙开口中的所述控制栅层和所述介质层，以形成第二冗余侧墙开口；
形成第二侧墙和第二冗余侧墙，所述第二侧墙覆盖所述第二侧墙开口的侧壁，并延伸覆盖所述第一侧墙，所述第二冗余侧墙覆盖所述第二冗余侧墙开口的侧壁，并延伸覆盖所述第一冗余侧墙；
以所述第二侧墙为掩膜，刻蚀暴露出的所述浮栅层，以形成字线开口；
形成遂穿氧化层和冗余遂穿氧化层，所述遂穿氧化层覆盖所述字线开口的底部和侧壁，并延伸覆盖所述第二侧墙，所述冗余遂穿氧化层覆盖所述第二冗余侧墙及所述第二冗余侧墙开口的底部；
形成字线材料层，所述字线材料层填充所述第二侧墙开口、所述第一侧墙开口、所述第二冗余侧墙开口、所述第一冗余侧墙开口和所述字线开口，并延伸覆盖所述掩膜层；
平坦化所述字线材料层至所述掩膜层的表面，以形成所述字线和所述冗余字线。
12.如权利要求8所述的分栅式快闪存储器的制造方法，其特征在于，所述图形化的光刻胶层的形成方法包括：
形成抗反射层，所述抗反射层覆盖所述字线、所述冗余字线及所述掩膜层；
在所述抗反射层上形成光刻胶层；以及，
利用如权利要求1～7中任一项所述的分栅式快闪存储器的掩膜版中的字线掩膜版，对所述光刻胶层进行曝光及显影处理，以形成所述图形化的光刻胶层。
13.如权利要求12所述的分栅式快闪存储器的制造方法，其特征在于，在形成所述图形化的光刻胶层之后，还包括：以所述图形化的光刻胶层为掩膜，刻蚀所述抗反射层，以形成图形化的抗反射层，所述图形化的抗反射层暴露出所述掩膜层。
14.如权利要求8所述的分栅式快闪存储器的制造方法，其特征在于，在所述半导体衬底上依次形成浮栅层、介质层、控制栅层和掩膜层的方法包括：
在所述半导体衬底上形成浮栅层；
在所述隔离区的所述浮栅层中形成浅沟槽隔离结构，所述浅沟槽隔离结构贯穿所述浮栅层，并延伸至所述隔离区中；
依次形成介质层和控制栅层，所述介质层覆盖所述浅沟槽隔离结构和所述浮栅层，所述控制栅层覆盖所述介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113192824A true CN113192824A (zh) | 2021-07-30 |
| CN113192824B CN113192824B (zh) | 2023-11-24 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| GR01 | Patent grant |