KR20030057896A - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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KR20030057896A
KR20030057896A KR1020010087999A KR20010087999A KR20030057896A KR 20030057896 A KR20030057896 A KR 20030057896A KR 1020010087999 A KR1020010087999 A KR 1020010087999A KR 20010087999 A KR20010087999 A KR 20010087999A KR 20030057896 A KR20030057896 A KR 20030057896A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 스플릿 게이트형 플래쉬 이이피롬(split gate-type flash EEPROM)을 제조함에 있어, 셀 지역에는 플로팅 게이트 및 컨트롤 게이트가 적층된 적층 게이트 구조가 형성되고, 주변회로 지역에는 주변회로 소자의 게이트가 형성된 상태에서 워드 라인용 폴리실리콘층을 증착하고, 한번의 마스크 작업으로 셀 지역 및 주변회로 지역 각각에 워드 라인용 폴리실리콘층 패턴을 형성하고, 티타늄 셀리사이드 공정으로 워드 라인용 폴리실리콘층 패턴을 티타늄 셀리사이드층이 되게 하므로, 셀 지역의 게이트와 주변회로 지역의 게이트 사이의 단차(topology) 차이로 인하여 셀 게이트에 발생하는 언더-컷(under-cut) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관하여 기술된다.

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 스플릿 게이트형 플래쉬 이이피롬(split gate-type flash EEPROM)을 제조함에 있어, 셀 지역의 게이트와 주변회로 지역의 게이트 사이의 단차(topology) 차이로 인하여 셀 게이트에 발생하는 언더-컷(under-cut) 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자인 스플릿 게이트형 플래쉬 이이피롬은 셀 지역 및 주변회로 지역 각각에 워드 라인(word line)을 구성할 때 폴리실리콘층/텅스텐실리사이드층(WSiX)/Arc층(Anti Reflective Coating layer)이 적층된 구조를 이용하고 있다. 그런데, 워드 라인 형성전의 셀 지역은 터널 산화막, 제 1 폴리실리콘층(플로팅 게이트), 유전체막, 제 2 폴리실리콘층(컨트롤 게이트) 및 폴리간 산화막(Inter Poly Oxide film)이 적층된 적층형 게이트 구조가 형성되어 있고, 주변회로 지역은 고전압 소자(high voltage device) 및 저전압 소자(low voltage device)와 같은 주변회로의 게이트 산화막 만이 형성되어 있기 때문에, 워드 라인을 형성할 당시의 셀 지역과 주변회로 지역의 서브-토폴러지(sub-topology)는 서로 다른 상태이다. 즉, 셀 지역은 높은 단차를 가지고 있고, 주변회로 지역은 상대적으로 낮은 단차를 가지고 있기 때문에, 셀 지역의 워드 라인과 주변회로 지역의 워드 라인을 다르게 구성시켜주어야 한다.
도 1은 스플릿 게이트형 플래쉬 이이피롬의 레이아웃이다.
스플릿 게이트형 플래쉬 이이피롬 레이아웃은 고립형태의 소자 분리 영역(10)과; 소자 분리 영역(10)에 일부 중첩되며, 고립 형태의 플로팅 게이트 영역(20)과; 플로팅 게이트 영역(20)에 중첩되며, 세로 방향으로 형성된 컨트롤 게이트 라인 영역(30)과; 플로팅 게이트 영역(20)에 중첩되며, 컨트롤 게이트 라인 영역(30) 상부를 가로지르며, 가로 방향으로 형성된 워드 라인 영역(40)으로 이루어진다. 여기서, A-A'선을 따라 절단한 부분은 소오스 블록 트랜지스터 영역(50)이고, B-B'선을 따라 절단한 부분은 스플릿 게이트형 플래쉬 이이피롬의 셀 영역(60)이다. 이 레이아웃에는 스플릿 게이트형 플래쉬 이이피롬의 셀 지역만이 나타나 있고, 고전압 소자 및 저전압 소자와 같은 주변회로가 형성되는 주변회로 지역은 나타나 있지 않다.
도 2a 내지 도 2f는 종래 스플릿 게이트형 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 도 1의 B-B'선을 따라 절단한 셀 단면도와 주변회로 소자의 단면도이다.
도 2a를 참조하면, 셀 지역의 반도체 기판(11)에는 터널 산화막(12), 제 1 폴리실리콘층으로 된 플로팅 게이트(13), 유전체막(14), 제 2 폴리실리콘층으로 된 컨트롤 게이트(15) 및 폴리간 산화막(Inter Poly Oxide film; 16)이 적층된 적층형 게이트 구조가 일반적인 공정에 따라 형성되고, 적층형 게이트 구조의 측벽에 절연막 스페이서(17)가 형성된다. 절연막 스페이서(17) 형성 공정까지 진행되는 동안 주변회로 지역의 반도체 기판(11)에 고전압 소자(high voltage device) 및 저전압 소자(low voltage device)와 같은 주변회로 소자의 게이트 산화막(18)이 형성된다. 이러한 구조를 갖는 전체 구조상부에 저압 화학기상증착(LPCVD)법으로 제 3 폴리실리콘층(19)을 형성한다.
상기에서, 터널 산화막(12) 형성 공정부터 주변회로 소자의 게이트 산화막(18) 형성 공정까지는 일반적인 공정에 따라 진행되며, 그 이전의 공정 또한일반적인 공정에 준하기 때문에 생략하거나 간략하게 설명하였다.
도 2b를 참조하면, 제 3 폴리실리콘층(19)에 불순물 이온을 도핑(doping) 시킨다.
도 2c를 참조하면, 도핑된 제 3 폴리실리콘층(19) 상에 텅스텐 실리사이드층(21)을 형성한다.
도 2d를 참조하면, 텅스텐 실리사이드층(21) 상에 셀 워드 라인용 포토레지스트 패턴(22)을 형성한 후, 이를 식각 마스크로 한 식각 공정으로 셀 지역의 텅스텐 실리사이드층(21) 및 제 3 폴리실리콘층(19)의 일부분을 식각하여 셀 워드 라인(219C)을 형성한다.
도 2e를 참조하면, 셀 워드 라인용 포토레지스트 패턴(22)을 제거한 후, 셀 지역 및 주변회로 지역을 포함한 전체구조상에 Arc층(23)을 형성한다. Arc층(23) 상에 주변회로 워드 라인용 포토레지스트 패턴(24)을 형성한다.
도 2f를 참조하면, 주변회로 워드 라인용 포토레지스트 패턴(24)을 식각 마스크로 한 식각 공정으로 주변회로 지역의 텅스텐 실리사이드층(21) 및 제 3 폴리실리콘층(19)의 일부분을 식각하여 주변회로 워드 라인(219P)을 형성한다.
주변회로 워드 라인(219P)까지 형성한 이후의 공정은 일반적인 공정에 준하여 진행된다.
도 3은 도 1의 A-A'선을 따라 절단한 소오스 블록 트랜지스터의 게이트(359) 단면도로서, 소오스 블록 트랜지스터의 게이트(359)는 주변회로 워드 라인(219P)을 형성하는 공정까지 진행하여, 제 1 폴리실리콘층(13), 제 2 폴리실리콘층(15), 제3 폴리실리콘층(19) 및 텅스텐 실리사이드층(21)이 적층된 구조로 형성된다.
상기한 종래 스플릿 게이트형 플래쉬 이이피롬의 제조 방법에서는 셀 지역과 주변회로 지역의 단차 차이로 인하여 셀 워드 라인과 주변회로 워드 라인을 각기 다른 공정에 의해 형성하였다. 이러한 공정을 적용하여 셀 워드 라인과 주변회로 워드 라인을 형성함에 의해 발생되는 문제점은 다음과 같다.
첫째, 제 3 폴리실리콘층과 텅스텐 실리사이드층을 동시에 식각하려다 보니 최대한 식각 비(etch rate)를 같이 맞추려고 SF6가스를 더 많이 쓰게 된다. 하지만 두 물질의 식각 비 차이로 인하여 수직 형상(vertical profile)을 얻을 수 없고, 이로 인한 브릿지(bridge) 현상을 우려하여 스트링거 제거 단계(stringer remove step)를 갖게 되는데, 이로 인하여 셀 게이트에 언더-컷(under-cut) 현상이 일어나게 된다.
둘째, 셀 에서 워드 라인 지연(word line delay) 현상을 줄이고자 셀 소오스 콘택 지역에 2개씩 만들어 놓은 소오스 블록 트랜지스터 구성시 언더-컷 현상을 감안하여, 도 3에 도시된 바와 같이, 사이드 당(per side) 0.1㎛씩 사이즈(size)를 크게 정의(define)하므로, 결국 셀 사이즈(cell size)가 커질 수 밖에 없다(소오스 콘택 당 0.2㎛ 사이즈가 커짐).
셋째, 제 3 폴리실리콘층 상에 형성된 텅스텐 실리사이드층은 반사 지수(reflective index; R.I.) 값이 127 정도로 커서 마스크 작업시 난반사로 인하여 정확한 패턴 형성이 어렵고, 식각 시에는 노칭(notching)이 발생할 수 있다. 따라서, 이를 방지하려고 Arc층을 사용하여 R.I. 값을 50 내지 60 정도로 낮추어 주어야 하는데, Arc층 형성 및 식각 과정에서 파티클(particle)이 발생하여 소자의 수율을 감소시키는 문제가 있다.
따라서, 본 발명은 스플릿 게이트형 플래쉬 이이피롬을 제조함에 있어, 셀 지역의 게이트와 주변회로 지역의 게이트 사이의 단차 차이로 인하여 셀 게이트에 발생하는 언더-컷 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 이이피롬 소자의 제조 방법은 셀 지역에는 플로팅 게이트 및 컨트롤 게이트가 적층된 적층형 게이트 구조가 형성되고, 주변회로 지역에는 주변회로 소자의 게이트 산화막이 형성된 반도체 기판이 제공되는 단계; 상기 셀 지역 및 상기 주변회로 지역 전체 구조 상부에 폴리실리콘층을 형성하는 단계; 상기 제 3 폴리실리콘층 상에 셀/주변회로 워드 라인용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝하고, 이로 인하여 상기 셀 지역에는 셀 워드 라인 패턴이 형성되고, 상기 주변회로 지역에는 주변회로 워드 라인 패턴이 형성되는 단계; 및 상기 포토레지스트 패턴을 제거한 후, 티타늄셀리사이드 공정으로 상기 셀 워드 라인 패턴 및 상기 주변회로 워드 라인 패턴의 폴리실리콘층을 티타늄 실리사이드층으로 만들어 셀 워드 라인 및 주변회로 워드 라인을 형성하는 것을 특징으로 한다.
도 1은 스플릿 게이트형 플래쉬 이이피롬의 레이아웃.
도 2a 내지 도 2f는 종래 스플릿 게이트형 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 도 1의 B-B'선을 따라 절단한 셀 및 주변회로 소자의 단면도.
도 3은 도 1의 A-A'선을 따라 절단한 소오스 블록 트랜지스터의 게이트 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 스플릿 게이트형 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 도 1의 B-B'선을 따라 절단한 셀 및 주변회로 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 소자 분리 영역20: 플로팅 게이트 영역
30: 컨트롤 게이트 라인 영역40: 워드 라인 영역
50: 소오스 블록 트랜지스터 영역60: 셀 영역
11, 41: 반도체 기판(11)12, 42: 터널 산화막
13, 43: 플로팅 게이트14, 44: 유전체막
15, 45: 컨트롤 게이트16, 46: 폴리간 산화막
17, 47: 절연막 스페이서18, 48: 게이트 산화막
19, 49: 제 3 폴리실리콘층21: 텅스텐 실리사이드층
22: 셀 워드 라인용 포토레지스트 패턴23: Arc층
24: 워드 라인용 포토레지스트 패턴49C: 셀 워드 라인 패턴
49P: 주변회로 워드 라인 패턴50: 티타늄층
219C, 495C: 셀 워드 라인
219P, 495P: 주변회로 워드 라인
359: 소오스 블록 트랜지스터의 게이트
400: 셀/주변회로 워드 라인용 포토레지스트 패턴
495: 티타늄 실리사이드층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 스플릿 게이트형 플래쉬 이이피롬의 레이아웃이다.
스플릿 게이트형 플래쉬 이이피롬 레이아웃은 고립형태의 소자 분리 영역(10)과; 소자 분리 영역(10)에 일부 중첩되며, 고립 형태의 플로팅 게이트 영역(20)과; 플로팅 게이트 영역(20)에 중첩되며, 세로 방향으로 형성된 컨트롤 게이트 라인 영역(30)과; 플로팅 게이트 영역(20)에 중첩되며, 컨트롤 게이트 라인 영역(30) 상부를 가로지르며, 가로 방향으로 형성된 워드 라인 영역(40)으로 이루어진다. 여기서, A-A'선을 따라 절단한 부분은 소오스 블록 트랜지스터 영역(50)이고, B-B'선을 따라 절단한 부분은 스플릿 게이트형 플래쉬 이이피롬의 셀 영역(60)이다. 이 레이아웃에는 스플릿 게이트형 플래쉬 이이피롬의 셀 지역만이 나타나 있고, 고전압 소자 및 저전압 소자와 같은 주변회로가 형성되는 주변회로 지역은 나타나 있지 않다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 스플릿 게이트형 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 도 1의 B-B'선을 따라 절단한 셀 단면도와 주변회로 소자의 단면도이다.
도 4a를 참조하면, 셀 지역의 반도체 기판(41)에는 터널 산화막(42), 제 1 폴리실리콘층으로 된 플로팅 게이트(43), 유전체막(44), 제 2 폴리실리콘층으로 된 컨트롤 게이트(45) 및 폴리간 산화막(Inter Poly Oxide film; 46)이 적층된 적층형 게이트 구조가 일반적인 공정에 따라 형성되고, 적층형 게이트 구조의 측벽에 절연막 스페이서(47)가 형성된다. 절연막 스페이서(47) 형성 공정까지 진행되는 동안 주변회로 지역의 반도체 기판(41)에 고전압 소자(high voltage device) 및 저전압 소자(low voltage device)와 같은 주변회로 소자의 게이트 산화막(48)이 형성된다. 이러한 구조를 갖는 전체 구조상부에 저압 화학기상증착(LPCVD)법으로 제 3 폴리실리콘층(49)을 형성한다.
상기에서, 터널 산화막(42) 형성 공정부터 주변회로 소자의 게이트 산화막(48) 형성 공정까지는 일반적인 공정에 따라 진행되며, 그 이전의 공정 또한 일반적인 공정에 준하기 때문에 생략하거나 간략하게 설명하였다.
도 4b를 참조하면, 제 3 폴리실리콘층(49)에 불순물 이온을 도핑(doping) 시킨다.
도 4c를 참조하면, 제 3 폴리실리콘층(49) 상에 셀/주변회로 워드 라인용 포토레지스트 패턴(400)을 형성한다. 셀/주변회로 워드 라인용 포토레지스트 패턴(400)을 식각 마스크로 한 식각 공정으로 셀 지역 및 주변회로 지역의 제 3 폴리실리콘층(49)의 일부분을 식각하여, 셀 지역에는 셀 워드 라인 패턴(49C)이 형성되고, 주변회로 지역에는 주변회로 워드 라인 패턴(49P)이 형성된다.
상기에서, 제 3 폴리실리콘층(49)을 식각하기 위한 주 식각 가스는 Cl2가스를 사용한다.
도 4d를 참조하면, 셀/주변회로 워드 라인용 포토레지스트 패턴(400)을 제거한 후, 셀 워드 라인 패턴(49C) 및 주변회로 워드 라인 패턴(49P)을 포함한 전체 구조상에 티타늄층(50)을 형성한다.
도 4e를 참조하면, 어닐링(annealing) 공정으로 셀 워드 라인 패턴(49C) 및 주변회로 워드 라인 패턴(49P)을 이루는 제 3 폴리실리콘층의 실리콘(Si)과 티타늄층(50)의 티타늄(Ti)을 반응시켜 티타늄 실리사이드층(TiSiXlayer; 495)을 형성하고, 이외의 지역에는 미반응된 티타늄층(50)이 남게된다.
도 4f를 참조하면, 미반응된 티타늄층(50)을 제거하고, 이로 인하여 셀 지역에는 티타늄 실리사이드층(495)으로 된 셀 워드 라인(495C)이 형성되고, 주변회로 지역에는 티타늄 실리사이드층(495)으로 된 주변회로 워드 라인(495P)이 형성된다. 셀 워드 라인(495C) 및 주변회로 워드 라인(495P)까지 형성한 이후의 공정은 일반적인 공정에 준하여 진행된다.
상기에서, 미반응된 티타늄층(50)을 선택적으로 제거하기 위하여 DI : H2O2: NH4OH = 5 : 1 : 1로 혼합된 식각 용액을 사용한 웨트 딥 공정(wet dip process)을 진행한다.
상기한 본 발명의 실시예에서는 셀/주변회로 워드 라인용 포토레지스트패턴(400)을 식각 마스크로 한 식각 공정으로 셀 지역 및 주변회로 지역의 제 3 폴리실리콘층(49)만 패터닝하여 셀 지역에는 셀 워드 라인 패턴(49C)이 형성되고, 주변회로 지역에는 주변회로 워드 라인 패턴(49P)이 형성되도록 하므로써, 폴리실리콘층 및 텅스텐 실리사이드층이 적층된 종래 워드 라인 식각 방법과는 달리 SF6가스를 사용하지 않고, 주 식각 가스로 Cl2가스를 사용할 수 있다. 주 식각 가스로 Cl2가스를 사용하여 제 3 폴리실리콘층(49)만 패터닝하면 되기 때문에 수직 형상(vertical profile)의 셀 워드 라인 패턴(49C) 및 주변회로 워드 라인 패턴(49P)을 얻을 수 있고, 언더-컷 현상을 방지할 수 있다. 또한, 한번의 마스크 작업으로 워드 라인 패턴들(49C 및 49P)을 형성할 수 있어 기존 방법과 비교하여 공정 단계를 줄이고 원가도 절감할 수 있다. 제 3 폴리실리콘층으로 된 셀 워드 라인 패턴(49C) 및 주변회로 워드 라인 패턴(49P)을 티타늄 셀리사이드(Ti Salicide) 공정을 통해 반사 지수 값이 25정도인 티타늄 실리사이드층(50)으로 된 셀 워드 라인(495C) 및 주변회로 워드 라인(495P)을 형성시키므로, Arc층을 별도의 공정을 통해 형성시킬 필요가 없게되어 Arc층 형성 및 식각 과정에서 제기되던 파티클(particle) 문제가 해결된다.
상기한 본 발명의 실시예에서는 티타늄 실리사이드층(495)으로 된 셀 워드 라인(495C) 및 주변회로 워드 라인(495P)을 형성하는 것을 설명하였으나, 도 4a 내지 도 4c의 공정을 실시하여 셀 워드 라인 패턴(49C) 및 주변회로 워드 라인패턴(49P)을 형성하고, 이들 워드 라인 패턴(49C 및 49P)을 포함한 전체 구조상에 텅스텐 실리사이드층을 형성하고, 도 4c에서 사용된 셀/주변회로 워드 라인용 포토레지스트 패턴(400)을 식각 마스크로 다시 사용한 식각 공정으로 텅스텐 실리사이드층을 패터닝하여 종래 구조와 같이 제 3 폴리실리콘층과 텅스텐 실리사이드층이 적층된 셀 워드 라인 및 주변회로 워드 라인을 형성할 수 있다. 이와 같은 방법으로 할 경우 텅스텐 실리사이드층만 최종적으로 패터닝하면 되기 때문에 폴리실리콘층으로 된 하부층의 식각 손상이 줄어들어 언더 컷 현상을 방지할 수 있다. 하지만 이런 방법으로 형성되는 워드 라인은 티타늄 실리사이드층을 워드 라인으로 사용하는 본 발명의 실시예보다 다소 워드 라인 동작 속도가 떨어지지만 종래에 발생되는 문제점을 해결할 수 있는 장점은 있다.
상술한 바와 같이, 본 발명은 셀/주변회로 워드 라인용 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 셀 지역 및 주변회로 지역의 제 3 폴리실리콘층만 패터닝하여 셀 지역 및 주변회로 지역 각각에 워드 라인 패턴을 동시에 형성하므로 언더-컷 문제점을 제거할 수 있을 뿐만 아니라, 수직 형상의 워드 라인을 얻을 수 있고, 셀 에서 워드 라인 지연(word line delay) 현상을 줄이고자 셀 소오스 콘택 지역에 2개씩 만들어 놓은 소오스 블록 트랜지스터 구성시 언더-컷 현상을 감안하지 않아도 되어 사이드 당(per side) 0.1㎛씩 소오스 블록 트랜지스터의 사이즈를 줄일 수 있어 결국 칩 사이즈(chip size)를 줄일 수 있다. 또한, 본 발명은 기존의워드 라인으로 사용되어 오던 제 3 폴리실리콘층/텅스텐 실리사이드층/Arc층 적층 구조를 제 3 폴리실리콘층/티타늄 실리사이드층 적층 구조나 티타늄 실리사이드층 단층 구조로 대치하므로, 스택 게이트 사이드 월(stack gate side wall) 만큼 커플링 비(coupling ratio)가 증가하여 워드 라인 저항을 줄여 소자의 동작 속도를 개선할 수 있다. 더욱이, 티타늄 실리사이드층을 사용하면서 반사 지수 값을 줄일 수 있게되어 따로 Arc층을 증착하지 않아도 되고, 이로 인하여 Arc층 증착 후 파티클 소오스로 수율을 감소시켰던 원인을 제거할 수 있어 공정 수 감소 및 소자 수율을 향상시킬 수 있다.

Claims (4)

  1. 셀 지역에는 플로팅 게이트 및 컨트롤 게이트가 적층된 적층형 게이트 구조가 형성되고, 주변회로 지역에는 주변회로 소자의 게이트 산화막이 형성된 반도체 기판이 제공되는 단계;
    상기 셀 지역 및 상기 주변회로 지역 전체 구조 상부에 폴리실리콘층을 형성하는 단계;
    상기 제 3 폴리실리콘층 상에 셀/주변회로 워드 라인용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 상기 폴리실리콘층을 패터닝하고, 이로 인하여 상기 셀 지역에는 셀 워드 라인 패턴이 형성되고, 상기 주변회로 지역에는 주변회로 워드 라인 패턴이 형성되는 단계; 및
    상기 포토레지스트 패턴을 제거한 후, 티타늄 셀리사이드 공정으로 상기 셀 워드 라인 패턴 및 상기 주변회로 워드 라인 패턴의 폴리실리콘층을 티타늄 실리사이드층으로 만들어 셀 워드 라인 및 주변회로 워드 라인을 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘층은 Cl2가스를 주 식각 가스로 사용하여 패터닝하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 티타늄 셀리사이드 공정은,
    상기 셀 워드 라인 패턴 및 상기 주변회로 워드 라인 패턴을 포함한 전체 구조상에 티타늄층을 형성하는 단계;
    어닐링 공정으로 상기 셀 워드 라인 패턴 및 상기 주변회로 워드 라인 패턴을 티타늄 실리사이드층이 되게 하는 단계; 및
    미반응된 티타늄층을 제거하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 미반응된 티타늄층은 DI : H2O2: NH4OH = 5 : 1 : 1로 혼합된 식각 용액을 사용한 웨트 딥 공정(wet dip process)으로 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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