KR20020001247A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 측벽에 스페이서가 형성된 산화막 및 질화막의 적층 패턴을 마스크로 플로팅 게이트를 패터닝함으로써 플로팅 게이트 사이를 최소 디자인 룰로 형성할 수 있고 오정렬로 인한 소자의 오동작을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 측벽에 스페이서가 형성된 산화막 및 질화막의 적층 패턴을 마스크로 플로팅 게이트를 패터닝함으로써 플로팅 게이트 사이를 최소 디자인 룰로 형성할 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
도 1은 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
반도체 기판(11) 상에 트렌치형 또는 LOCOS 공정에 의한 소자 분리막(12)이 형성된다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)이 순차적으로 형성된다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)이 패터닝되어 플로팅 게이트가 형성된다. 플로팅 게이트는 소자 분리막(12)과 소정 부분 중첩되도록 형성된다. 전체 구조 상부에 유전체막(15) 및 제 2 폴리실리콘막(16)이 형성된 후 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 패터닝되어 콘트롤 게이트가 형성된다.
그런데, 상기와 같은 공정에 의해 제조되는 플래쉬 메모리 셀은 소자가 고집적화 될수록 소자 분리막이 최소 디자인 룰로 형성되고, 플로팅 게이트 또한 최소 디자인 룰로 형성된다. 이에 의해 플로팅 게이트를 형성하기 위한 리소그라피 공정시 오정렬이 발생된다. 오정렬이 발생된 상태에서 콘트롤 게이트를 형성하기 위해 증착되는 제 2 폴리실리콘막이 반도체 기판과 서로 접촉하게 되고(도 1의 A로 표시된 부분), 이는 셀 동작의 오류를 유발시킨다. 이러한 오정렬을 방지하기 위해서는 플로팅 게이트를 최소 디자인 룰로 적용했을 경우 소자 분리막은 이보다 크게 형성되어야 한다. 그러나, 소자 분리막의 사이즈가 커지면 셀 사이즈가 증가된다.
본 발명의 목적은 콘트롤 게이트가 반도체 기판과 접촉되는 것을 방지하여 셀의 오동작을 방지할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀 사이즈를 증가시키지 않으면서도 플로팅 게이트 사이를 최소 디자인 룰로 형성할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 있다.
도 1은 종래의 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판 12 및 22 : 소자 분리막
13 및 23 : 터널 산화막 14 및 24 : 제 1 폴리실리콘막
15 및 26 : 유전체막 16 및 27 : 제 2 폴리실리콘막
25 : 스페이서
본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상의 소정 영역에 소자 분리막이 형성되는 단계와, 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막, 산화막 및 질화막이 순차적으로 형성되는 단계와, 상기 질화막 및 산화막이 패터닝되어 상기 제 1 폴리실리콘막의 소정 영역이 노출되는 단계와, 전체 구조 상부에 절연막이 형성된 후 전면 식각되어 상기 패티닝된 산화막 및 질화막 적층 구조 측벽에 스페이서가 형성되는 단계와, 상기 스페이서가 형성된 산화막 및 질화막 패턴을 마스크로 이용한 식각 공정에 의해 상기 제 1 폴리실리콘막 및 터널 산화막이 패터닝되는 단계와, 상기 스페이서, 질화막 및 산화막이 제거된 후 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막이 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상의 소정 영역에 소자 분리막(22)이 형성된다. 소자 분리막(22)은 반도체 기판(21)을 소정 깊이 식각하여 트렌치를 형성한 후 산화막을 성장시켜 형성할 수도 있고, LOCOS 공정에 의해 형성할 수도 있다. 전체 구조 상부에 터널 산화막(23), 제 1 폴리실리콘막(24), 산화막(25) 및 질화막(26)이 순차적으로 형성된다. 마스크 공정 및 식각 공정에 의해 질화막(26) 및 산화막(25)의 소정 영역이 식각되어 제 1 폴리실리콘막(24)의 소정 영역을 노출시킨다.
도 2(b)를 참조하면, 전체 구조 상부에 절연막이 형성된 후 전면 식각된다. 이에 의해 패터닝된 질화막(26) 및 산화막(25)의 적층 구조 측벽에 스페이서(27)가 형성된다. 절연막으로는 질화막 단일 구조 또는 산화막 및 질화막의 적층 구조가 사용된다. 스페이서(27)가 형성된 질화막(26) 및 산화막(25) 패턴을 마스크로 제 1 폴리실리콘막(24) 및 터널 산화막(23)이 식각된다.
도 2(c)를 참조하면, 스페이서(27), 질화막(26) 및 산화막(25)이 제거되어 제 1 폴리실리콘막(24)을 노출시킴으로써 플로팅 게이트가 형성된다. 전체 구조 상부에 유전체막(28) 및 제 2 폴리실리콘막(29)이 형성된 후 패터닝되어 콘트롤 게이트가 형성된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트 사이를 최소 디자인 룰보다 작게 형성할 수 있어 셀 사이즈를 줄일 수 있으며, 콘트롤 게이트와 반도체 기판이 직접 접촉하는 것을 방지할 수 있어 소자의 오동작을 방지할 수 있다.
Claims (2)
- 반도체 기판 상의 소정 영역에 소자 분리막이 형성되는 단계와,전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막, 산화막 및 질화막이 순차적으로 형성되는 단계와,상기 질화막 및 산화막이 패터닝되어 상기 제 1 폴리실리콘막의 소정 영역이 노출되는 단계와,전체 구조 상부에 절연막이 형성된 후 전면 식각되어 상기 패티닝된 산화막 및 질화막 적층 구조 측벽에 스페이서가 형성되는 단계와,상기 스페이서가 형성된 산화막 및 질화막 패턴을 마스크로 이용한 식각 공정에 의해 상기 제 1 폴리실리콘막 및 터널 산화막이 패터닝되는 단계와,상기 스페이서, 질화막 및 산화막이 제거된 후 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막이 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서, 상기 절연막은 질화막 또는 산화막 및 질화막의 이중 구조로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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