KR20020048261A - 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 소자분리막이 형성된 반도체 기판상에 게이트 산화막, 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계와, 소자분리영역의 폴리실리콘층이 노출되도록 절연막을 패터닝한 후 패터닝된 절연막의 측벽에 절연막 스페이서를 형성하는 단계와, 절연막 패턴 및 절연막 스페이서를 마스크로 이용한 식각 공정으로 노출된 부분의 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 잔류된 절연막 패턴 및 절연막 스페이서를 제거하는 단계로 이루어진다.
Description
본 발명은 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 이이피롬 터널산화막(ETOX) 구조를 갖는 메모리 셀의 크기 감소를 이룰 수 있도록 한 플래쉬 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
일반적으로 이이피롬 터널산화막(ETOX) 구조를 갖는 플래쉬 메모리 셀은 소자분리막이 형성된 반도체 기판의 활성 영역 상부에 형성되며 게이트 산화막에 의해 반도체 기판과 전기적으로 분리되는 플로팅 게이트(Floating Gate), 플로팅 게이트를 포함하는 전체 상부에 형성되며 유전체막에 의해 플로팅 게이트와 전기적으로 분리되는 콘트롤 게이트(Control Gate) 그리고 플로팅 게이트 양측부의 반도체 기판에 각각 형성된 소오스 및 드레인으로 이루어지며, 상기 소자분리막은 STI(Shallow Trench Isolation) 또는 LOCOS(Local Oxidation of Silicon) 공정으로 형성된다.
그런데 반도체 소자의 고집적화에 따른 디자인 룰(Design Rule)의 감소로 인해 소자분리막간의 간격과 플로팅 게이트간의 간격이 미세해지기 때문에 플로팅 게이트 패터닝시 오정렬(Mis-Align)이 발생될 경우 플로팅 게이트의 측부에서 활성영역의 반도체 기판과 콘트롤 게이트간의 거리가 감소되어 소자의 동작시 누설전류가 발생된다.
이와 같은 오정렬로 인한 불량을 방지하기 위해서는 소자분리막의 폭을 플로팅 게이트간의 간격보다 넓게 형성해야 한다. 그러나 이 경우 동일 크기내에서의 플로팅 게이트의 폭이 감소되어야 하기 때문에 셀 전류가 감소되고, 이에 의해 소자의 동작 특성이 저하된다.
따라서 본 발명은 소자문리막의 폭을 최소 디자인 룰에 따라 형성할 경우 플로팅 게이간의 거리가 소자분리막의 폭보다 작게 유지되도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 소자분리막2 및 12: 반도체 기판
3 및 13: 게이트 산화막4: 폴리실리콘층
4a 및 14a: 플로팅 게이트5 및 15: 절연막
6 및 17: 감광막7 및 18: 절연막 스페이서
14 및 16: 제 1 및 제 2 폴리실리콘층
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 소자분리막이 형성된 반도체 기판상에 게이트 산화막, 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계와, 소자분리영역의 폴리실리콘층이 노출되도록 절연막을 패터닝한 후 패터닝된 절연막의 측벽에 절연막 스페이서를 형성하는 단계와, 절연막 패턴 및 절연막 스페이서를 마스크로 이용한 식각 공정으로 노출된 부분의 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 잔류된 절연막 패턴 및 절연막 스페이서를 제거하는 단계로 이루어진다.
또한, 본 발명에 따른 다른 플래쉬 메모리 소자의 플로팅 게이트 형성 방법은 소자분리막이 형성된 반도체 기판상에 게이트 산화막, 제 1 폴리실리콘층, 절연막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 소자분리영역의 절연막이 노출되도록 제 2 폴리실리콘층을 패터닝한 후 패터닝된 제 2 폴리실리콘층의 측벽에 절연막 스페이서를 형성하는 단계와, 패터닝된 제 2 폴리실리콘층 및 절연막 스페이서를 마스크로 이용한 식각 공정으로 노출된 부분의 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 잔류된 제 2 폴리실리콘층, 절연막 스페이서 및 절연막을 제거하는 단계로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도이다.
도 1a는 STI 또는 LOCOS 공정에 의한 소자분리막(1)이 형성된 반도체 기판(2)상에 게이트 산화막(3), 폴리실리콘층(4), 절연막(5) 및 감광막(6)을 순차적으로 형성한 후 상기 감광막(6)을 패터닝한 상태의 단면도로서, 이때, 플로팅 게이트 형성용 마스크를 사용하여 소자분리영역의 상기 절연막(5)이 노출되도록 상기 감광막(6)을 패터닝한다.
도 1b는 상기 감광막 패턴(6)을 마스크로 이용한 식각 공정으로 노출된 부분의 절연막(5)을 제거한 다음 상기 감광막 패턴(6)을 제거한 상태의 단면도이다.
도 1c는 패터닝된 상기 절연막(5)의 측벽에 절연막 스페이서(7)를 형성한 상태의 단면도이고, 도 1d는 패터닝된 상기 절연막(5)과 절연막 스페이서(7)를 마스크로 이용한 식각 공정으로 노출된 부분의 상기 폴리실리콘층(4) 및 게이트 산화막(3)을 제거하여 플로팅 게이트(4a)를 형성한 상태의 단면도로서, 인접하는 플로팅 게이트(4a)간의 거리가 최소의 디자인 룰에 따라 형성된 상기 소자분리막(1)의 폭보다 작아지며, 상기 플로팅 게이트(4a)가 소자분리막(1)과 일부 중첩된다.
도 1e는 화학적 기계적 연마(CMP) 공정으로 잔류된 상기 절연막(5)과 절연막 스페이서(7)를 제거한 상태의 단면도이다.
이후, 상기 플로팅 게이트(4a) 양측부의 반도체 기판(2)에 소오스 및 드레인을 형성한 후 상기 플로팅 게이트(4a)를 포함하는 전체 상부면에 유전체막을 형성하고, 유전체막상에 예를들어, 폴리실리콘과 텅스텐 실리사이드로 이루어진 폴리사이드 구조의 콘트롤 게이트를 형성한다.
도 2a 내지 도 2e는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도이다.
도 2a는 STI 또는 LOCOS 공정에 의한 소자분리막(11)이 형성된 반도체 기판(12)상에 게이트 산화막(13), 제 1 폴리실리콘층(14), 절연막(15), 제 2 폴리실리콘층(16) 및 감광막(17)을 순차적으로 형성한 후 상기 감광막(17)을 패터닝한 상태의 단면도로서, 이때, 플로팅 게이트 형성용 마스크를 사용하여 소자분리영역의 상기 제 2 폴리실리콘층(16)이 노출되도록 상기 감광막(17)을 패터닝한다.
도 2b는 상기 감광막 패턴(17)을 마스크로 이용한 식각 공정으로 노출된 부분의 제 2 폴리실리콘층(16)을 제거한 다음 상기 감광막 패턴(17)을 제거한 상태의 단면도이다.
도 2c는 패터닝된 상기 제 2 폴리실리콘층(16)의 측벽에 절연막 스페이서(18)를 형성한 후 패터닝된 상기 제 2 폴리실리콘층(16)과 절연막 스페이서(18)를 마스크로 이용한 식각 공정으로 노출된 부분의 상기 절연막(15)을 제거한 상태의 단면도이다.
도 2d는 패터닝된 상기 제 2 폴리실리콘층(16)과 절연막 스페이서(18)를 마스크로 이용한 식각 공정으로 노출된 부분의 상기 제 1 폴리실리콘층(14) 및 게이트 산화막(13)을 제거하여 플로팅 게이트(14a)를 형성한 후 잔류된 상기 제 2 폴리실리콘층(16)을 제거한 상태의 단면도이고, 도 2e는 잔류된 상기 절연막(15)과 절연막 스페이서(18)를 제거한 상태의 단면도로서, 인접하는 플로팅 게이트(14a)간의 거리가 최소의 디자인 룰에 따라 형성된 상기 소자분리막(11)의 폭보다 작아지며, 상기 플로팅 게이트(14a)가 소자분리막(11)과 일부 중첩된다.
이후, 상기 플로팅 게이트(14a) 양측부의 반도체 기판(12)에 소오스 및 드레인을 형성한 후 상기 플로팅 게이트(14a)를 포함하는 전체 상부면에 유전체막을 형성하고, 유전체막상에 예를들어, 폴리실리콘과 텅스텐 실리사이드로 이루어진 폴리사이드 구조의 콘트롤 게이트를 형성한다.
상술한 바와 같이 플로팅 게이트간의 간격을 최소의 디자인 룰에 따라 형성된 소자분리막의 폭보다 작게 형성하므로써 소자의 집적도를 향상시킬 수 있으며, 플로팅 게이트의 양측부가 소자분리막과 일부 중첩되도록 하므로써 오정렬로 인한 콘트롤 게이트와 반도체 기판간의 거리 감소가 발생되지 않는다. 따라서 동작특성이 양호하며 집적도가 높은 반도체 메모리 소자의 제조가 가능해 진다.
Claims (5)
- 소자분리막이 형성된 반도체 기판상에 게이트 산화막, 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계와,소자분리영역의 상기 폴리실리콘층이 노출되도록 상기 절연막을 패터닝한 후 패터닝된 절연막의 측벽에 절연막 스페이서를 형성하는 단계와,상기 절연막 패턴 및 절연막 스페이서를 마스크로 이용한 식각 공정으로 노출된 부분의 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와,잔류된 상기 절연막 패턴 및 절연막 스페이서를 제거하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 절연막은 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 절연막 패턴 및 절연막 스페이서는 화학적 기계적 연마 공정으로 제거되는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 소자분리막이 형성된 반도체 기판상에 게이트 산화막, 제 1 폴리실리콘층, 절연막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와,소자분리영역의 상기 절연막이 노출되도록 상기 제 2 폴리실리콘층을 패터닝한 후 패터닝된 제 2 폴리실리콘층의 측벽에 절연막 스페이서를 형성하는 단계와,패터닝된 상기 제 2 폴리실리콘층 및 절연막 스페이서를 마스크로 이용한 식각 공정으로 노출된 부분의 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와,잔류된 상기 제 2 폴리실리콘층, 절연막 스페이서 및 절연막을 제거하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
- 제 4 항에 있어서,상기 절연막은 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 플로팅 게이트 형성 방법.
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Cited By (2)
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| KR100966988B1 (ko) * | 2007-06-27 | 2010-06-30 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
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- 2000-12-18 KR KR1020000077702A patent/KR20020048261A/ko not_active Application Discontinuation
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