KR20020056356A - 반도체 소자의 미세 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 포토(Photo) 장비에서는 정의(Define) 할 수 없는 초미세의 패턴(Pattern)을 형성하는 과정에서, 제 1 폴리실리콘층 상부의 버퍼막으로 산화막과의 식각비가 60:1 정도인 PSG막을 사용하고, 스페이서로 질화막을 사용하고 이를 이용하여 제 1 폴리실리콘층을 패터닝하거나, 또는 PSG막의 측벽을 경사지게 식각하고 이를 식각 마스크로 하여 제 1 폴리실리콘층을 패터닝 함으로써 노광 공정이 허용하는 범위 이상의 미세 패턴 형성이 가능하고, PSG막을 제거하는 과정에서 필드 산화막에 식각 손상이 발생하는 것을 방지하며, 스페이서인 질화막을 제거하는 경우 PSG막이 먼저 식각되면서 양쪽으로 식각되기 때문에 필드 산화막에는 식각 손상이 발생하는 것을 방지하고, 또한 PSG막 또는 질화막 제거시 폴리실리콘에 식각 손상의 영향을 주지 않으므로 안정적으로 미세 패턴을 형성하여 소자의 집적도 및 메모리 셀의 커플링비를 향상시킬 수 있는 반도체 소자의 미세 패턴 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 포토(Photo) 장비에서는 정의(Define) 할 수 없는 미세의 패턴(Pattern)을 형성함으로써 메모리 셀(Memory Cell)의 사이즈를 축소할 수 있을 뿐만 아니라, 플래시 메모리 셀의 플로팅 게이트 형성 공정에 적용할 경우 셀의 커플링비(Coupling)를 향상시켜 소자의 집적도 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
최근 들어, 반도체 소자를 제조하는 공정의 디자인 룰이 0.1㎛이하로 내려감에 따라, 포토 공정을 이용한 패턴 형성에 어려움이 발생하고, 공정의 마진이 줄어들어 정렬 오차가 발생하여 소자의 불량이 발생하는 문제점이 발생한다.
도 1을 참조하면, 필드 산화막(12)이 형성된 반도체 기판(11) 상에 터널 산화막(13) 및 제 1 폴리실리콘층(14)을 형성한 후 플로팅 게이트를 형성하기 위하여 식각 공정으로 제 1 폴리실리콘층(14) 및 터널 산화막(13)을 1차로 패터닝한다. 이후 전체 상에 유전체막(15) 및 제 2 폴리실리콘층(16)을 순차적으로 형성한 후 콘트롤 게이트 마스크를 식각 마스크로 하는 식각 공정으로 제 2 폴리실리콘층(16), 유전체막(15), 제 1 폴리실리콘층(14) 및 터널 산화막(13)을 패터닝하여 플래시 메모리 셀을 제조한다.
상기에서, 디자인 룰이 허용하는 최소한의 간격으로 제 1 폴리실리콘층(14) 사이의 공간(A)이 형성되고, STI(Shallow trench Isolation) 또는 LOCOS 방식으로 형성된 필드 산화막(12)도 디자인 룰이 허용하는 최소의 크기로 형성될 경우, 플로팅 게이트용 제 1 폴리실리콘층(14)을 패터닝하는 과정에서 정렬 오차(Mis-Align)가 발생하게 되면 콘트롤 게이트용 제 2 폴리실리콘층(16) 증착시 제 2 폴리실리콘층(16)이 반도체 기판(11)의 표면과 가까워지거나 접촉하여 전기적으로 셀 동작의 오류나 불량이 발생한다. 따라서, 최소한의 디자인 룰을 적용하여 제 1 폴리실리콘층(14)간의 공간(A)을 설정할 경우 필드 산화막(12)은 이 크기보다 커야한다. 이는 셀 게이트의 폭 방향 크기가 줄어들게 되므로, 셀 전류가 감소되는 현상이 발생한다.
이하에서는, 첨부된 도면을 참조하여 상기의 문제점을 개선하기 위하여 실시한 종래의 반도체 소자의 미세 패턴 형성 방법을 설명하기로 한다.
도 2를 참조하면, 필드 산화막(22)이 형성된 반도체 기판(21) 상에 터널 산화막(23), 제 1 폴리실리콘층(24) 및 질화막(25)을 형성한다. 이후, 식각 공정을 실시하여 질화막(25)을 소정의 패턴으로 형성한 후 질화막(25)이 측벽에 스페이서(25a)를 형성한다. 이후 식각 공정으로 제 1 폴리실리콘층(24) 및 터널 산화막(23)의 노출된 부분을 제거하여 1차 패터닝을 실시한다.
상기의 공정에서, 질화막(25) 및 스페이서(25a)를 사용하여 제 1 폴리실리콘층(24)을 패터닝하는 것은 문제가 없다. 그러나, 패터닝을 실시한 후 상부에 유전체막(도시하지 않음) 및 제 2 폴리실리콘층(도시하지 않음)을 형성하기 위하여 인산으로 질화막(25)을 제거하는 과정에서, 제 1 폴리실리콘(24)에 식각 손상이 심하게 발생하여 셀의 전기적 특성이 저하되는 문제점이 발생한다. 또한, 노출된 제 1 폴리실리콘층(24)을 열산화 공정으로 산화시킨 후 산화된 제 1 폴리실리콘층(24)을 제거하여 제 1 폴리실리콘층(24)을 패터닝할 경우에는, 산화된 제 1 폴리실리콘층(24)을 제거하는 과정에서 필드 산화막(22)의 손실(Loss)이 발생하여 셀과 셀을 격리를 시키지 못하게 된다. 이럴 경우 누설 전류 또는 전기적 특성의 저하로 소자의 신뢰성이 저하되거나 불량이 발생하는 원인이 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 제 1 폴리실리콘층 상부의 버퍼막으로 산화막과의 식각비가 60:1 정도인 PSG막을 사용하고, 스페이서로 질화막을 사용하고 이를 이용하여 제 1 폴리실리콘층을 패터닝하거나, 또는 PSG막의 측벽을 경사지게 식각하고 이를 식각 마스크로 하여 제 1 폴리실리콘층을 패터닝 함으로써 노광 공정이 허용하는 범위 이상의 미세 패턴 형성이 가능하고, PSG막을 제거하는 과정에서 필드 산화막에 식각 손상이 발생하는 것을 방지하며, 스페이서인 질화막을 제거하는 경우에는 PSG막이 먼저 식각되면서 양쪽으로 식각되기 때문에 필드 산화막에는 식각 손상이 발생하는 것을 방지하고, 또한 PSG막 또는 질화막 제거시 폴리실리콘에 식각 손상의 영향을 주지 않으므로 안정적으로 미세 패턴을 형성하여 소자의 집적도 및 메모리 셀의 커플링비를 향상시킬 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1은 플래시 메모리 셀의 형성 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2는 종래의 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법의 다른 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21, 31, 41 : 반도체 기판12, 22, 32, 42 : 필드 산화막
13, 23, 33, 43 : 터널 산화막14, 24 : 제 1 폴리실리콘층
34, 44 : 폴리실리콘층35, 45 : 버퍼 절연막
15 : 유전체막25 : 질화막
25a, 37 : 스페이서16 : 제 2 폴리실리콘층
36 : 감광막 패턴A : 제 1 폴리실리콘층 사이의 공간
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법은 필드 산화막이 형성된 반도체 기판 상에 산화막 및 폴리실리콘층을 형성하는 단계, 폴리실리콘층 상에 식각 선택비가 높은 버퍼 절연막을 형성하는 단계, 식각 공정으로 버퍼 절연막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격으로 패터닝하는 단계, 전체 상에 절연막을 증착한 후 전면 식각 공정으로 절연막을 식각하여 버퍼 절연막의 측벽에 스페이서를 형성하는 단계, 버퍼 절연막 및 스페이서를 식각 마스크로 하는 식각 공정으로 폴리실리콘층 및 산화막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격보다 더 미세한 간격으로 패터닝하는 단계 및 버퍼 절연막의 높은 식각 선택비를 이용해 필드 산화막의 식각 손실 없이 버퍼 절연막 및 스페이서를 식각 공정으로 제거하는 단계로 이루어진다.
폴리실리콘층은 400 내지 1000Å의 두께로 형성한다. 버퍼 절연막은 PSG막으로 형성하며, 1000 내지 3000Å의 두께로 형성한다. 절연막은 질화막으로 형성하200 내지 1000Å의 두께로 형성한다. 버퍼 절연막 또는 스페이서는 HF 또는 BOE 용액을 식각제로 이용하여 습식 세정으로 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 필드 산화막(32)이 형성된 반도체 기판(31) 상에 터널 산화막(33), 폴리실리콘층(34) 및 버퍼 절연막(35)을 순차적으로 형성한다. 이때, 버퍼 절연막(35)은 필드 산화막(32)보다 식각 선택비가 아주 높은 물질을 사용하며, 이상적으로는 PSG막을 사용한다. 버퍼 절연막(35) 상에 감광막을 도포한 후 소정의 식각 공정으로 감광막을 패터닝하여 버퍼 절연막(35)의 소정 영역을 노출시키는 감광막 패턴(35)을 형성한다. 이때, 감광막 패턴(35)은 노광 공정이 허용하는 최대한의 범위에서 아주 미세하게 형성한다.
상기에서, 폴리실콘층(34)은 400 내지 1000Å의 두께로 형성하며, 버퍼 절연막(35)은 1000 내지 3000Å의 두께로 형성한다.
도 3b를 참조하면, 감광막 패턴(36)을 식각 마스크로 하는 식각 공정으로 버퍼 절연막(35)의 노출된 영역을 식각하여 패터닝한다. 이로써, 폴리실리콘층(34)의 소정 영역이 노출되며, 버퍼 절연막(35)을 패터닝한 후에는 감광막 패턴(36)을 제거한다.
도 3c를 참조하면, 전체 상에 질화막을 증착한 후 전면 식각 공정으로 버퍼 절연막(35)의 측벽에만 질화막을 잔류시켜 스페이서(37)를 형성한다. 스페이서(37)에 의해 폴리실리콘층(34)의 노출된 영역의 일부가 가려진다.
이때, 질화막은 200 내지 1000Å의 두께로 증착한다.
도 3d를 참조하면, 식각 공정을 실시하여 폴리실리콘층(34)의 노출된 영역을 제거한다. 이로써, 폴리실리콘층(34)은 패터닝되면서 서로 분리된다.
이때, 폴리실리콘층(34)은 스페이서(37)에 의해 노광 공정으로 형성할 수 있는 한계 패턴이나 디자일 룰이 허용하는 최소한의 한계 패턴보다 더 미세한 패턴으로 폴리실리콘층(34)간의 간격을 조절할 수 있다.
도 3e를 참조하면, 식각 공정으로 버퍼 절연막(35) 및 스페이서(37)를 제거한다.
이때, 버퍼 절연막(35) 또는 스페이서(37)는 HF 또는 BOE 용액을 이용한 습식 식각으로 제거한다.
상기의 표 1은 절연막의 종류와 식각 용액의 종류에 따른 식각률을 나타내고 있다. 표 1을 참조하면, 50:1 HF에 대해서는 열산화막(thermal oxide)이 초당 1.0Å의 두께로 식각되는 반면에 PSG막은 초당 66Å의 두께로 식각된다. 다시 말해, PSG막의 식각 선택비가 66:1로써 높은 선택비를 가진다. 예를 들면, 2000Å 두께의 PSG막을 제거할 때, 필드 산화막(32)의 노출된 영역에서는 약 30Å 정도의 식각이 발생하여 손실이 거의 없다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법의 다른 실시예는 필드 산화막이 형성된 반도체 기판 상에 산화막 및 폴리실리콘층을 형성하는 단계, 폴리실리콘층 상에 식각 선택비가 높은 버퍼 절연막을 형성하는 단계, 버퍼 절연막 상에 감광막을 형성한 후 식각 공정으로 감광막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격으로 패터닝하여 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 하는 식각 공정으로 버퍼 절연막을 패터닝하되 슬로프 식각으로 식각면을 경사지게 하여 버퍼 절연막의 하부가 디자인 룰 또는 노광 공정이 허용하는 최소의 간격보다 더 미세한 간격이 되도록 식각하여 패터닝하는 단계, 버퍼 절연막을 식각 마스크로 하는 식각 공정으로 폴리실리콘층을 패터닝하는 단계 및 버퍼 절연막의 높은 식각 선택비를 이용해 필드 산화막의 식각 손실 없이 버퍼 절연막을 식각 공정으로 제거하는 단계로 이루어진다.
폴리실리콘층은 400 내지 1000Å의 두께로 형성한다. 버퍼 절연막은 PSG막으로 형성하며, 1000 내지 3000Å의 두께로 형성한다. 버퍼 절연막은 HF 또는 BOE 용액을 식각제로 이용하여 습식 세정으로 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 다른 실시예를 더욱 상세히 설명하기로 한다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법의 다른 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 4a를 참조하면, 필드 산화막(42)이 형성된 반도체 기판(41) 상에 터널 산화막(43), 폴리실리콘층(44) 및 버퍼 절연막(45)을 순차적으로 형성한다. 이때, 버퍼 절연막(45)은 필드 산화막(42)보다 식각 선택비가 아주 높은 물질을 사용하며, 이상적으로는 PSG막을 사용한다. 버퍼 절연막(45) 상에 감광막(도시하지 않음)을 도포한 후 소정의 식각 공정으로 감광막을 패터닝하여 버퍼 절연막(45)의 소정 영역을 노출시키는 감광막 패턴(도시하지 않음)을 형성한다. 이때, 감광막 패턴은 노광 공정이 허용하는 최대한의 범위에서 아주 미세하게 형성한다. 감광막 패턴을 식각 마스크로 하는 식각 공정으로 버퍼 절연막(45)의 노출된 영역을 식각하여 패터닝하되, 식각 공정을 슬로프 에치(Slope etch)로 실시하여 버퍼 절연막(45)의 식각면이 경사지도록 함으로써 버퍼 절연막(45)의 하부 폭이 상부 폭보다 넓도록 형성한다. 이로써, 버퍼 절연막(45)은 노광 공정에서 허용하는 디자인 룰보다 더 미세한 간격으로 패터닝되면서 폴리실리콘층(44)의 소정 영역을 노출시킨다. 버퍼 절연막(45)을 패터닝한 후에는 감광막 패턴을 제거한다.
상기에서, 폴리실콘층(44)은 400 내지 1000Å의 두께로 형성하며, 버퍼 절연막(45)은 1000 내지 3000Å의 두께로 형성한다.
도 4b를 참조하면, 버퍼 절연막(45)을 식각 마스크로 하는 식각 공정을 실시하여 폴리실리콘층(44)의 노출된 영역을 제거한다. 이로써, 폴리실리콘층(44)은 패터닝되면서 서로 분리된다.
이때, 폴리실리콘층(44)은 슬로프 에치에 의해 초미세 패턴으로 형성된 버퍼 절연막(45)을 식각 마스크로 이용하여 패터닝되기 때문에 노광 공정으로 형성할 수 있는 한계 패턴이나 디자인 룰이 허용하는 최소한의 한계 패턴보다 더 미세한 패턴으로 폴리실리콘층(44)간의 간격을 조절할 수 있다.
도 4c를 참조하면, 식각 공정으로 버퍼 절연막(55)을 제거한다.
이때, 버퍼 절연막(45)은 HF 또는 BOE 용액을 이용한 습식 식각으로 제거한다.
상기의 표 1에서 설명한 바와 같이, 버퍼 절연막(45)을 식각하여 제거하는 과정에서, 버퍼 산화막(45)은 필드 산화막(42)에 의해 식각 선택비가 높으므로 필드 산화막(42)에는 식각 손실이 발생하지 않는다.
상기의 공정에 의해, 최소 디자인 룰 크기보다 더 작은 초미세 패턴을 형성할 수 있으며, 초미세 패턴을 형성하는 과정에서, 버퍼 절연막으로 식각 선택비가 높은 PSG막을 함으로써 필드 산화막이나 폴리실리콘층의 식각을 최대한 억제할 수 있다. 또한, 상기의 초미세 패턴을 형성하는 공정은 폴리실리콘층뿐만이 아니라 반도체 소자를 형성하기 위하여 실시하는 모든 물질의 패터닝 공정에 적용할 수 있다.
상술한 바와 같이, 본 발명은 초미세 패턴을 형성하여 커플링비를 증가시키고, 패턴의 식각 손실을 최대한 억제하여 소자의 전기적 특성 및 집적도를 향상시키는 효과가 있다.
Claims (12)
- 필드 산화막이 형성된 반도체 기판 상에 산화막 및 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상에 식각 선택비가 높은 버퍼 절연막을 형성하는 단계;식각 공정으로 상기 버퍼 절연막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격으로 패터닝하는 단계;전체 상에 절연막을 증착한 후 전면 식각 공정으로 상기 절연막을 식각하여 상기 버퍼 절연막의 측벽에 스페이서를 형성하는 단계;상기 버퍼 절연막 및 상기 스페이서를 식각 마스크로 하는 식각 공정으로 상기 폴리실리콘층 및 상기 산화막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격보다 더 미세한 간격으로 패터닝하는 단계 및상기 버퍼 절연막의 높은 식각 선택비를 이용해 상기 필드 산화막의 식각 손실 없이 상기 버퍼 절연막 및 상기 스페이서를 식각 공정으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 400 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 버퍼 절연막은 PSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 버퍼 절연막은 1000 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 절연막은 200 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 버퍼 절연막 또는 스페이서는 HF 또는 BOE 용액을 식각제로 이용하여 습식 세정으로 제거하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 필드 산화막이 형성된 반도체 기판 상에 산화막 및 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상에 식각 선택비가 높은 버퍼 절연막을 형성하는 단계;상기 버퍼 절연막 상에 감광막을 형성한 후 식각 공정으로 상기 감광막을 디자인 룰 또는 노광 공정이 허용하는 최소의 간격으로 패터닝하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 하는 식각 공정으로 상기 버퍼 절연막을 패터닝하되 슬로프 식각으로 식각면을 경사지게 하여 버퍼 절연막의 하부가 디자인 룰 또는 노광 공정이 허용하는 최소의 간격보다 더 미세한 간격이 되도록 식각하여 패터닝하는 단계;상기 버퍼 절연막을 식각 마스크로 하는 식각 공정으로 상기 폴리실리콘층을 패터닝하는 단계 및상기 버퍼 절연막의 높은 식각 선택비를 이용해 상기 필드 산화막의 식각 손실 없이 상기 버퍼 절연막을 식각 공정으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 8 항에 있어서,상기 폴리실리콘층은 400 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 8 항에 있어서,상기 버퍼 절연막은 PSG막으로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 8 항에 있어서,상기 버퍼 절연막은 1000 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
- 제 8 항에 있어서,상기 버퍼 절연막은 HF 또는 BOE 용액을 식각제로 이용하여 습식 세정으로 제거하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100442152B1 (ko) * | 2002-04-18 | 2004-07-27 | 아남반도체 주식회사 | 비휘발성 메모리 셀의 플로팅 게이트 제조방법 |
| KR100699682B1 (ko) * | 2005-12-28 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100827541B1 (ko) * | 2007-06-28 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 형성 방법 |
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| JPH11162869A (ja) * | 1997-12-01 | 1999-06-18 | Sony Corp | 半導体装置およびその製造方法 |
-
2000
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