JPH11312792A - Ｄｒａｍセルのキャパシタの製造方法 - Google Patents

Ｄｒａｍセルのキャパシタの製造方法

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JPH11312792A
JPH11312792A JP11087117A JP8711799A JPH11312792A JP H11312792 A JPH11312792 A JP H11312792A JP 11087117 A JP11087117 A JP 11087117A JP 8711799 A JP8711799 A JP 8711799A JP H11312792 A JPH11312792 A JP H11312792A
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JP
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insulating layer
layer
storage electrode
material layer
manufacturing
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JP11087117A
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Byung-Jun Park
炳俊 朴
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Samsung Electronics Co Ltd
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】 【課題】 ストレージ電極コンタクトホールとストレー
ジ電極を自己整列させるＤＲＡＭセルキャパシタの製造
方法を提供する。 【解決手段】 本発明は、第１絶縁層１０８内にビット
ラインを有するように形成する段階と、絶縁層とエッチ
ング選択比を有する第１物質層１１０を形成する段階
と、第２物質層上にストレージ電極形成用リーバスパタ
ーンを形成する段階と、第１オープニング１１７を形成
する段階と、リーバスパターン１１６を除去する段階
と、第１導電層にスペーサ１１８を形成する段階と、第
２オープニング１１９を形成する段階と、第２オープニ
ング及び第１オープニングを形成する段階と、第２絶縁
層の上部表面が露出されるように第２導電層及び第２物
質層１１４を平坦化エッチングする段階と、第２絶縁層
１１２を除去し第２オープニングに自己整列ストレージ
電極１２２を形成する段階とを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセルキャ
パシタ（ＤＲＡＭ cellcapacitor）の製造方法に関する
ものであり、より詳しくはストレージ電極コンタクトホ
ール（storage electrode contact hole）とストレージ
電極を自己整列（self-align）させるＤＲＡＭセルキャ
パシタの製造方法に関するものである。
【０００２】
【従来の技術】４ＧＤＲＡＭ（０．３０ pitch）を開発
する場合において、ストレージ電極の大きさは、だんだ
ん減らす反面、ストレージ電極コンタクトホールの大き
さを減らすことに限界がある。従って、ストレージ電極
コンタクトホールとストレージ電極との間の誤整列マー
ジン（misalign margin）が減らすようになり、又スト
レージ電極コンタクトホールとビットラインとの間のマ
ージンが減らされてストレージ電極コンタクトホールが
ビットライン（bit line）と接触（touch）される問題
が発生されている。
【０００３】ストレージ電極ポリパターニング（patter
ning）時、フォトマスク（photo masｋ）の制作、光学
リソグラフィ（optic lithography）工程、そしてエッ
チング等、既存工程の限界によってパターニング不良及
び均一度（uniformity）不良等の多くの問題が発生され
ている。
【０００４】
【発明が解決しようとする課題】本発明は、上述の諸般
問題を解決するため提案されたものとして、ストレージ
電極コンタクトホールとストレージ電極を自己整列させ
ることができ、従って、ストレージ電極コンタクトホー
ルとストレージ電極の誤整列が防止できるＤＲＡＭセル
キャパシタの製造方法を提供することである。
【０００５】本発明の他の目的は、ストレージ電極コン
タクトホールの大きさを減少させることができ、これに
より、ストレージ電極コンタクトホールとビットライン
とのマージンを増加させることができるＤＲＡＭセルキ
ャパシタの製造方法を提供することである。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、ＤＲＡＭセルキャパシタの製造方
法は、ゲート電極が形成された半導体基板上に第１絶縁
層を形成し、第１絶縁層内にビットラインを有するよう
に形成する段階と、第１絶縁層上に第２絶縁層を間に置
いて、絶縁層とエッチング選択比を有する第２物質層を
順序に形成し、第２絶縁層をストレージ電極厚さに形成
する段階と、第２物質層上にストレージ電極形成用リー
バスパターン（reverse pattern）を形成する段階と、
リーバスパターンをマスクとして使用して第２物質層、
第２絶縁層、そして第１物質層を順序にエッチングして
少なくとも１つの第１オープニングを形成する段階と、
リーバスパターンを除去する段階と、第１オープニング
の両側壁に第１絶縁層とエッチング選択比を有する第１
導電層としてスペーサを形成する段階と、第２物質層及
び導電層スペーサをマスクとして使用して第１絶縁層を
エッチングして少なくとも１つの第２オープニングを形
成する段階と、第２オープニング及び第１オープニング
を第２導電層に満たす段階と、第２絶縁層の上部表面が
露出されるように第２導電層及び第２物質層を平坦化エ
ッチングする段階と、第１物質層をエッチング停止層と
して第２絶縁層を除去して第２オープニングに自己整列
ストレージ電極を形成する段階とを含む。
【０００７】この方法の望ましい実施形態において、Ｄ
ＲＡＭセルキャパシタの製造方法は、第２絶縁層除去し
た後、ストレージ電極両側の第１物質層を除去する段階
を付加的に含む。この方法の望ましい実施形態におい
て、ＤＲＡＭセルキャパシタの製造方法は、ストレージ
電極を含んで第１物質層上に導電層を形成する段階と、
第１絶縁層の上部表面が露出されるように導電層及びそ
の下部の第１物質層をエッチバック工程でエッチングし
てストレージ電極スペーサを形成する段階とを付加的に
含む。
【０００８】図４及び図１１を参照すると、本発明によ
る新たなＤＲＡＭセルキャパシタの製造方法は、ストレ
ージ電極コンタクトホール形成工程とストレージ電極形
成工程を併合することによって、フォト工程数を減らす
ことができる。即ち、ストレージ電極コンタクトホール
とストレージ電極を自己整列させることによって、スト
レージ電極コンタクトホールとストレージ電極の誤整列
を防止できる。又、ストレージ電極コンタクトホールの
大きさを減少させることができ、ストレージ電極コンタ
クトホールとビットラインとのマージンを増加させるこ
とができる。
【０００９】
【発明の実施の形態】以下、図１及び図１４を参照し
て、本発明の実施形態を詳細に説明する。図８乃至図１
４において、図１乃至図７に図示されたＤＲＡＭセルキ
ャパシタの構成要素と同一の機能を有する構成要素に対
しては、同一の参照番号を併記する。
【００１０】図１乃至図７は、本発明の実施形態による
ＤＲＡＭセルキャパシタの製造方法を工程順に示した図
として、ビットラインの延長方向に断ち切る断面図であ
り、図８乃至図１４は、本発明の実施形態によるＤＲＡ
Ｍセルキャパシタの製造方法を工程順に示した図とし
て、ワードライン延長方向に断ち切った断面図である。
図１及び図８を参照すると、本発明の実施形態によるＤ
ＲＡＭセルキャパシタの製造方法は、先ず、半導体基板
１００上に活性領域と非活性領域を定義して素子隔離膜
１０２が形成される。
【００１１】半導体基板１００上にゲート酸化膜を間に
置いて、ゲート電極１０４ａ−１０４ｄが形成される。
ゲート電極１０４ａ−１０４ｄは、シリコン窒化膜Ｓｉ
Ｎ１０５等の絶縁膜によって囲まれるように形成され
る。ゲート電極１０４ａ−１０４ｄ間及びビットライン
形成領域の半導体基板１００上に、各々ストレージ電極
パッド（pad）１０６ａ及びビットラインパッド１０６
ｂが形成される。
【００１２】ゲート電極１０４ａ−１０４ｄを含んで半
導体基板１００上に第１絶縁層１０８が形成される。第
１絶縁層１０８内にビットライン１０９ａ−１０９ｄが
形成されている。より詳しくはゲート電極１０４ａ−１
０４ｄを含んで半導体基板１００上に平坦な上部表面を
有する第１酸化膜１０８ａが形成される。第１酸化膜１
０８ａ上にビットライン１０９ａ−１０９ｄが形成され
た後、ビットライン１０９ａ−１０９ｄを含んで第１酸
化膜１０８ａ上に平坦な上部表面を有する第２酸化膜１
０８ｂが形成される。
【００１３】第１絶縁層１０８上に第１物質層１１０、
第２絶縁層１１２、そして第２物質層１１４が順序に形
成される。第１及び第２物質層１１０、１１４は、絶縁
層１０８、１１２とエッチング選択比を有する物質に形
成される。絶縁層１０８、１１２が酸化膜である場合、
第１及び第２物質層１１０、１１４は、シリコン窒化
膜、又はポリシリコン膜である。
【００１４】第１物質層１１０は、約５００ 厚さに形
成される。第２絶縁層１１２は、ストレージ電極と同一
の厚さ以上に形成される。例えば、１００００ −１１
０００ の厚さ範囲内に形成される。第２物質層１１４
は、１５００ −２０００の厚さ範囲内に形成される。
【００１５】図２及び図９において、第２物質層１１４
上にストレージ電極形成用リーバスパターン１１６が形
成される。リーバスパターン１１６は、例えばフォトレ
ジスト膜によって形成される。リーバスパターン１１６
をマスクとして使用して、第２物質層１１４、第２絶縁
層１１２、そして第１物質層１１０が順序にエッチング
されて、少なくとも１つの第１オープニング１１７が形
成される。第２物質層１１４は、第２絶縁層１１２とエ
ッチング選択比を有するため第１オープニング１１７形
成時、第１オープニング１１７の大きさが増加されるこ
とを防止する。
【００１６】図３及び図１０を参照すると、リーバスパ
ターン１１６が灰化（ashing）等によって除去された
後、第１オープニング１１７を含んで第２物質層１１４
上にポリシリコン膜等の第１導電層が形成される。第１
導電層は、約３００ 厚さに形成される。
【００１７】第１導電層がエッチバック工程等のような
異方性エッチング（anisotropic etch）にエッチングさ
れて、第１オープニング１１７の両側壁に導電層スペー
サ１１８が形成される。導電層スペーサ１１８は、後続
工程で形成されるストレージ電極コンタクトホールの大
きさを減らす機能を有する。というわけで、ストレージ
電極コンタクトホールがビットラインと接触されること
を防止するようになる。
【００１８】図４及び図１１において、第２物質層１１
４及び導電層スペーサ１１８をマスクとして使用して第
１絶縁層１０８がエッチングされる。そうすると、第１
オープニング１１７の大きさより相対的に小さい大きさ
のストレージ電極コンタクトホール、即ち、第２オープ
ニング１１９が形成される。
【００１９】図５及び図１２を参照すると、第２オープ
ニング１１９及び第１オープニング１１７がポリシリコ
ン膜等の第２導電層１２０に満たされる。第２絶縁層１
１２の上部表面が露出されるように第２導電層１２０及
び第２物質層１１４が平坦化エッチングされる。平坦化
エッチングは、エッチバック工程及びＣＭＰ（Chemical
Mechanical Polishing）工程のうち、いずれか１つで
行われる。
【００２０】最後に、第２絶縁層１１２が湿式エッチン
グ等に除去されると、図６及び図１３に図示されたよう
に、ストレージ電極コンタクトホールである第２オープ
ニング１１９に自己整列ストレージ電極１２２が形成さ
れる。このとき、第２絶縁層１１２除去時、第１物質層
１１０がエッチング停止層として作用するようになる。
後続工程として、ストレージ電極１２２両側の第１物質
層１１０が除去されることができる。しかし、もし第１
物質層１１０が導電層である場合、必ず除去されなけれ
ばならない。
【００２１】ここで、第１物質層１１０の除去は、エッ
チバック工程のような異方性エッチングによってエッチ
ングされる。ストレージ電極１２２の表面積を増加させ
るため、セルキャパシタンスを増加させるため、図７及
び図１４に図示されたように、ストレージ電極スペーサ
１２４がさらに形成される。
【００２２】ストレージ電極スペーサ１２４の形成は、
先ずストレージ電極１２２を含んで第１物質層１１０上
にストレージ電極スペーサ形成用ポリシリコン膜が形成
される。ポリシリコン膜は、約３００ 厚さに形成され
る。ポリシリコン膜がエッチバック工程のような異方性
エッチングにエチングされる。このとき、第１物質層１
１０までエッチングして第１絶縁層１０８の上部表面が
露出されるようにする。
【００２３】ストレージ電極スペーサ１２４の形成は、
後続蒸着工程、例えば誘電体膜及びプレート電極膜蒸着
工程において、ステップカバレージ（step coverage）
を向上させるようになる。本発明は、ＤＲＡＭセルキャ
パシタの製造だけではなく、一般的にコンタクトホール
上部にランディングパッド（landing pad）を製造する
半導体工程に応用されることができる。
【００２４】
【発明の効果】本発明は、ストレージ電極コンタクトホ
ール形成工程とストレージ電極形成工程を併合すること
によって、フォト工程数を減らすことができ、ストレー
ジ電極コンタクトホールとストレージ電極を自己整列さ
せることができる。従って、ストレージ電極コンタクト
ホールとストレージ電極の誤整列を防止できる効果があ
る。又、ストレージ電極コンタクトホールの大きさを減
少させることができ、ストレージ電極コンタクトホール
とビットラインとのマージンを増加させることができる
効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図２】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図３】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図４】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図ある。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図６】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図７】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ビットライ
ンの延長方向に断ち切った断面図である。
【図８】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ワードライ
ンの延長方向に断ち切った断面図である。
【図９】 本発明の実施形態によるＤＲＡＭセルキャパ
シタの製造方法を工程順に示した図として、ワードライ
ンの延長方向に断ち切った断面図である。
【図１０】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法を工程順に示した図として、ワードラ
インの延長方向に断ち切った断面図である。
【図１１】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法を工程順に示した図として、ワードラ
インの延長方向に断ち切った断面図である。
【図１２】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法を工程順に示した図として、ワードラ
インの延長方向に断ち切った断面図である。
【図１３】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法を工程順に示した図として、ワードラ
インの延長方向に断ち切った断面図である。
【図１４】 本発明の実施形態によるＤＲＡＭセルキャ
パシタの製造方法を工程順に示した図として、ワードラ
インの延長方向に断ち切った断面図である。
【符号の説明】
１００ 半導体基板 １０２ 素子隔離膜 １０４ａ−１０４ｄ ゲート電極 １０６ａ ストレージ電極パッド １０６ｂ ビットラインパッド １０８ 第１絶縁層 １０９ａ−１０９ｄ ビットライン １１０ 第１物質層 １１２ 第２絶縁層 １１４ 第２物質層 １１６ リーバスパターン １１７ 第１オープニング １１８ 導電層スペーサ １１９ 第２オープニング １２０ 導電層 １２２ ストレージ電極 １２４ ストレージ電極スペーサ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ゲート電極が形成された半導体基板上に
    第１絶縁層を形成し、前記第１絶縁層内にビットライン
    を有するように形成する段階と、 前記第１絶縁層上に第２絶縁層を間に置いて、前記絶縁
    層と、エッチング選択比を有する第１物質層を順序に形
    成する段階と、 前記第２物質層上にストレージ電極形成用リーバスパタ
    ーンを形成する段階と、 前記リーバスパターンをマスクとして使用して第２物質
    層、第２絶縁層、そして第１物質層を順序にエッチング
    して少なくとも１つの第１オープニングを形成する段階
    と、 前記リーバスパターンを除去する段階と、 前記第１オープニングの両側壁に前記第１絶縁層とエッ
    チング選択比を有する第１導電層にスペーサを形成する
    段階と、 前記第２物質層及び導電層スペーサをマスクとして使用
    して前記第１絶縁層をエッチングして少なくとも１つの
    第２オープニングを形成する段階と、 前記第２オープニング及び第１オープニングを形成する
    段階と、 前記第２絶縁層の上部表面が露出されるように前記第２
    導電層及び第２物質層を平坦化エッチングする段階と、 前記第１物質層をエッチング停止層として第２絶縁層を
    除去して前記第２オープニングに自己整列ストレージ電
    極を形成する段階とを含むことを特徴とするＤＲＡＭセ
    ルキャパシタの製造方法。
  2. 【請求項２】 前記第１物質層と第２物質層は、各々シ
    リコン窒化膜及びポリシリコン膜のうち、ある１つであ
    ることを特徴とする請求項１に記載のＤＲＡＭセルキャ
    パシタの製造方法。
  3. 【請求項３】 前記第２絶縁層は、少なくとも前記スト
    レージ電極と同一の厚さに形成されることを特徴とする
    請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
  4. 【請求項４】 前記第２絶縁層は、１０，０００ −１
    １，０００ 厚さ範囲内に形成されることを特徴とする
    請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
  5. 【請求項５】 前記第１導電層は、約３００ 厚さに形
    成されることを特徴とする請求項１に記載のＤＲＡＭセ
    ルキャパシタの製造方法。
  6. 【請求項６】 前記導電層スペーサは、前記第２オープ
    ニングの大きさを前記第１オープニングの大きさより相
    対的に小さく形成されるようにすることを特徴とする請
    求項１に記載のＤＲＡＭセルキャパシタの製造方法。
  7. 【請求項７】 前記平坦化エッチング工程は、エッチバ
    ック工程及びＣＭＰのうち、いずれか１つであることを
    特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
    製造方法。
  8. 【請求項８】 前記ＤＲＡＭセルキャパシタの製造方法
    は、前記第２絶縁層除去した後、前記ストレージ電極両
    側の第１物質層を除去する段階とを付加的に含むことを
    特徴とする請求項１に記載のＤＲＡＭセルキャパシタの
    製造方法。
  9. 【請求項９】 前記第１物質層除去は、異方性エッチン
    グ工程で行われることを特徴とする請求項８に記載のＤ
    ＲＡＭセルキャパシタの製造方法。
  10. 【請求項１０】 前記ＤＲＡＭセルキャパシタの製造方
    法は、前記ストレージ電極を含んで第１物質層上に導電
    層を形成する段階と、 前記第１絶縁層の上部表面が露出されるように導電層及
    びその下部の前記第１物質層を異方性エッチング工程で
    エッチングしてストレージ電極スペーサを形成する段階
    とを付加的に含むことを特徴とする請求項１に記載のＤ
    ＲＡＭセルキャパシタの製造方法。
  11. 【請求項１１】 前記導電層は、約３００ 厚さに形成
    されることを特徴とする請求項１０に記載のＤＲＡＭセ
    ルキャパシタの製造方法。
  12. 【請求項１２】 前記ストレージ電極スペーサは、スト
    レ−ジ電極の表面積を増加させることを特徴とする請求
    項１０に記載のＤＲＡＭセルキャパシタの製造方法。
JP11087117A 1998-03-30 1999-03-29 Ｄｒａｍセルのキャパシタの製造方法 Pending JPH11312792A (ja)

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