KR0161731B1 - 반도체소자의 미세콘택 형성방법 - Google Patents

반도체소자의 미세콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 공지의 기술로 트랜지스터를 형성하고 전체표면상부에 패드전도체를 형성한 다음, 상부구조를 평탄화시키는 절연막을 형성하고 그 상부에 콘택마스크를 이용하여 감광막패턴을 형성한 다음, 감광막패턴을 마스크로하여 절연막을 식각함으로써 패드전도체를 노출시키고 노출된 패드전도체를 선택적으로 과도성장시킨 다음, 패드전도체를 마스크로하여 절연막을 식각함으로써 절연막패턴을 형성하고 이를 마스크로하여 과도성장된 제2전도체와 패드전도체를 일정두께 전면식각한 다음, 절연막패턴 사이에 다른 절연막을 형성하여 상부를 평탄화시키고 그 상부에 비트선을 형성하는 공정으로 반도체기판과 비트선을 미세콘택시킴으로써 반도체소자의 신뢰성 향상 및 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 미세콘택 형성방법
제1도는 일반적인 비트라인 콘택이 형성되어 있는 상태의 반도체기판의 레이아웃도.
제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 미세콘택 형성공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 소자분리절연막
13 : 게이트산화막 14 : 게이트전극
15 : 절연막 스페이서 16 : 소오스/드레인 접합영역
17 : 제1절연막 18 : 패드다결정실리콘막
19 : 제2절연막 20 : 감광막패턴
21 : 제2전도체 22 : 제3절연막
23 : 비트선
본 발명은 반도체소자의 미세콘택 형성방법에 관한 것으로, 특히 종래 기술에서 사용하는 마스크를 이용하여 형성하는 콘택보다 미세한 콘택을 형성하는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 반도체소자의 단위면적 감소는 필수적이다. 그리고, 이를 이룰 수 있는 고도의 공정기술과 함께 공정여유를 확보할 수 있어야 한다.
그러나, 종래의 공정기술이나 장비는 충분한 공정마진 확보가 어려워 반도체소자의 고집적화를 어렵게 한다.
도시되어 있지는 않으나 종래 기술의 실시예에 따른 반도체소자의 콘택 형성방법을 설명하면 다음과 같다.
반도체기판 상부에 게이트산화막을 형성하고, 전체표면상부에 전도체인 게이트전극용 다결정실리콘막을 형성한 후, 상기 게이트전극용 다결정실리콘막에 불순물을 이온주입한다. 그리고, 게이트전극 마스크를 이용하여 게이트전극용 다결정실리콘막을 식각하여 게이트전극을 형성하고, 상기 게이트전극을 마스크로하여 반도체기판에 불순물을 이온주입하여 소오스/드레인 접합영역을 형성하며, 전체 표면상부를 평탄화시키는 절연층을 형성한다. 그리고, 상기 절연층 상부에 콘택마스크가 되는 감광막패턴을 형성한다. 그리고, 감광막패턴을 마스크로하여 절연층을 식각함으로써 반도체기판의 콘택으로 예정된 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀을 통하여 반도체기판에 접속되는 전도체를 형성함으로써 콘택을 형성한다.
상기한 종래 기술에 따른 반도체소자의 콘택 형성방법은, 최소 디자인룰에 의한 콘택마스크를 이용하여 콘택을 형성하게 되어 공정여유도가 적어 다른 전도체와 게이트전극이 단락되는 경우가 발생하여 반도체소자의 신뢰성을 저하시킨다. 이를 극복하기 위하여, 게이트전극간의 거리를 넓혀주거나 콘택을 형성하는 콘택마스크의 크기를 적게 형성하여야 한다. 그러나, 게이트전극간의 거리를 넓혀주는 경우는 반도체소자의 부피 증가로 반도체소자의 고집적화가 불가능하게 하는 문제점이 있고, 콘택마스크를 적게 형성하는 경우는 장비의 해상도 한계로 인하여 원하는 패턴을 형성할 수 없어 반도체소자의 신뢰성 저하시키고 고집적화를 어렵게하는 문제점이 있다.
제1도는 제1전도체인 반도체기판과 제2전도체인 비트선을 콘택시킨 상태의 반도체소자의 마스크 레이아웃도이다.
제1도를 참조하면, 소자분리영역 마스크 a, 게이트전극 마스크 b, 콘택마스크 c 및 비트선마스크 d를 형성한다. 여기서, 이들 마스크는 최소 디자인룰에 의하여 형성한 것이다. 이때, 종래 콘택형성시 발생하는 문제점을 해결하기 위하여 콘택마스크를 c' 으로 형성하면, 공정기술 및 장비의 부족으로 해상력이 없는 콘택이 형성되어 반도체소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 종래 기술의 문제점을 해결하기 위하여, 제1전도체인 반도체 기판 상부에 게이트산화막, 게이트전극, 게이트전극 상부의 제1절연막, 측벽의 절연막 스페이서 및 소오스/드레인접합영역을 형성하고 전체표면 상부에 패드전도체를 형성한 다음, 전체표면상부를 평탄화시키는 제2절연막을 형성하고 제2절연막 상부에 콘택마스크를 이용하여 감광막패턴을 형성한 다음, 감광막패턴을 이용하여 제2절연막을 식각함으로써 패드전도체를 노출시키고 노출된 패드전도체를 선택적으로 성장시켜 제2전도체를 형성한 다음, 제2전도체를 이용한 식각공정후에 제3절연막을 표면상부에 형성하고 평탄화시킨 다음, 그 상부에 비트선 마스크를 이용하여 비트선을 형성함으로써 최소의 디자인룰에 의한 콘택마스크보다 적은 콘택을 형성하는 반도체소자의 미세콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 반도체소자의 미세콘택 형성방법의 특징은, 1.반도체기판 상부에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상부에 서로 중첩되어 있는 게이트전극과 제1절연막 패턴을 형성하는 공정과, 상기 제1절연막 패턴 양측의 반도체기판에 저농도의 불순물을 이온주입하는 공정과, 상기 제1절연막 패턴과 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과, 상기 스페이서양측의 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인접합영역을 형성하는 공정과, 상기 전체표면상부에 패드전도체를 일정두께 형성하는 공정과, 상기 패드전도체 상부에 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 제2절연막 상부에 콘택용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 패드전도체가 노출되도록 제2절연막을 일차 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 노출된 패드전도체를 선택쩍으로 성장시키되 제2절연막패턴의 상부의 에지에까지 중첩되도록 과성장시킨 제2전도체를 형성하는 공정과, 상기 제2전도체를 마스크로하여 상기 노출되어 있는 제2절연막을 이차 식각하여 제2절연막패턴을 형성하는 공정과, 상기 제2절연막 패턴에 의해 노출되어 있는 패드전도체를 식각하는 공정과, 상기 제2전도체를 식각하여 상부를 평탄화시키는 공정과, 상기 전체표면상부를 평탄화시키는 제3절연막을 형성하는 공정과, 상기 제2절연막패턴이 노출될때까지 제3절연막을 전면식각하여 상부를 평탄화시키는 공정과, 상기 제2전도체 패턴을 통하여 반도체기판과 접촉되는 제3전도체를 형성하는 공정을 구비함에 있다.
또한, 상기 패드전도체는 다결정실리콘 및 폴리사이드로 이루어지는 군에서 임의로 선택되는 한가지로 형성하고, 상기 제2전도층은 상기 식각된 제2절연막 상부 양측 끝부분에 중첩되도록 과도성장시켜 형성하고, 상기 제2전도체는 상기 패드다결정실리콘막과 같은 높이로 형성하고, 상기 제2전도체와 패드전도체 식각공정은 상기 제2절연막패턴과 제1절연막패턴을 식각장벽으로하여 전면식각함으로써 형성하고, 상기 반도체소자의 콘택 크기는 절연막 스페이서의 두께로 조절할 수 있다.
이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.
제2a도 내지 제2d도는 본발명의 실시예에 따른 반도체소자의 미세콘택 형성공정을 도시한 단면도이다.
제2a도를 참조하면, 제1전도체인 반도체기판(11) 상부에 소자분리절연막(12)을 형성하고, 전체표면상부에 게이트산화막(13)과 게이트전극용 다결정실리콘막(도시안됨) 및 제1절연막(17)을 순차적으로 형성한다. 이때, 게이트전극용 다결정실리콘막은 폴리사이드로 형성할 수도 있다. 그리고, 게이트전극 패턴닝용 마스크를 이용하여 제1절연막(17)과, 게이트전극용 다결정실리콘막 및 게이트산화막(13)을 순차적으로 패턴닝하여 다결정실리콘막 패턴으로 된 게이트전극(14) 및 그와 중첩되어 있는 제1절연막(17) 패턴을 형성한다.
그리고, 상기 게이트전극(14)과 제1저연막(17) 패턴의 측벽에 절연막 스페이서(15)를 형성하고, 그 양측의 반도체기판(11)에 불순물을 이온주입하여 LDD 구조의 소오스/드레인 접합영역(16)을 형성한 후, 전체표면상부에 패드다결정실리콘막(18)을 형성한다. 이때, 패드다결정실리콘막(18)은 폴리사이드로 형성할 수도 있다.
그 다음, 전체표면상부를 평탄화시키는 제2절연막(19)을 형성하고, 상기 제2절연막(19) 상부에 콘택용 노광마스크(도시안됨)를 이용하여 감광막패턴(20)을 형성한다. 이때, 상기감광막패턴(20)은 최소 디자인룰로 형성하되, 반도체기판(11)에서 콘택으로 예정된 부분을 오픈시킨 형태로 형성된다.
제2b도를 참조하면, 상기 감광막패턴(20)을 마스크로하여 노출되어 있는 제2절연막(19)을 식각하여 패드다결정실리콘막(18)을 노출시킨다. 이때, 식각공정은 패드다결정실리콘막(18)을 식각장벽으로 한다. 그 다음, 노출된 패드다결정실리콘막(18)을 선택성장시켜 제2전도체(21)을 형성한다. 이때, 제2전도체(21)는 식각된 제2절연막(19)에 일정폭 중첩되도록 과도성장시켜 형성한다. 제2전도체(21)는 패드다결정실리콘막(18)과 같은 재질로 형성한다.
제2c도를 참조하면, 상기 제2전도체(21)를 마스크로하여 식각된 제2절연막(19)과 패드다결정실리콘막(18)의 노출된 부분을 순차적으로 식각하여 상기 패드다결정실리콘막(18) 상에 일부만 남는 제2절연막(19) 패턴을 형성하고, 상기 제1,2절연막(17,19)패턴을 식각장벽으로하여 노출된 패드다결정실리콘막(18)과 과도성장된 제2전도체(21)를 전면식각하여 평탄화시킨다.
제2d도를 참조하면, 전체표면상부를 평탄화시키는 제3절연막(22)을 형성하고, 상기 제2절연막(19)패턴이 노출될때까지 전면식각하여 상부를 평탄화시킨다. 그리고, 제3전도체인 비트선용 다결정실리콘막(도시안됨)을 형성하고, 비트선 패턴닝용 마스크를 이용하여 비트선용 다결정실리콘막을 식각함으로써 비트선(23)을 형성하여 상기 제2전도체(21)를 통하여 반도체기판(11)의 소오스/드레인 접합영역(16)과 비트선(23)을 콘택시킨 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세콘택 형성방법은, 최소의 디자인룰로 형성된 감광막패턴보다 적은 크기의 콘택을 형성함으로써 반도체소자의 신뢰성 향상 및 고집저화를 가능하게 하는 잇점이 있다.

Claims (4)

  1. 반도체기판 상부에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상부에 서로 중첩되어 있는 게이트전극과 제1절연막 패턴을 형성하는 공정과, 상기 제1절연막 패턴 양측의 반도체기판에 저농도의 불순물을 이온주입하는 공정과, 상기 제1절연막 패턴과 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과, 상기 스페이서양측의 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인접합영역을 형성하는 공정과, 상기 전체표면상부에 패드전도체를 형성하는 공정과, 상기 패드전도체 상부에 상부구조를 평탄화시키는 제2절연막을 형성하는 공정과, 상기 제2절연막 상부에 콘택용 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 패드전도체가 노출되도록 제2절연막을 일차 식각하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 노출된 패드전도체를 선택적으로 성장시키되, 제2절연막패턴의 상부의 에지에까지 중첩되도록 과성장시킨 제2전도체를 형성하는 공정과, 상기 제2전도체를 마스크로하여 상기 노출되어 있는 제2절연막을 이차 식각하여 제2절연막패턴을 형성하는 공정과, 상기 제2절연막 패턴에 의해 노출되어 있는 패드전도체를 식각하는 공정과, 상기 제2전도체를 식각하여 상부를 평탄화시키는 공정과, 상기 전체표면상부를 평탄화시키는 제3절연막을 형성하는 공정과, 상기 제2절연막패턴이 노출될때까지 제3절연막을 전면식각하여 상부를 평탄화시키는 공정과, 상기 제2전도체 패턴을 통하여 반도체기판과 접촉되는 제3전도체를 형성하는 공정을 포함하는 반도체소자의 미세콘택 형성방법.
  2. 제1항에 있어서, 상기 패드전도체는 다결정실리콘 및 폴리사이드로 이루어지는 군에서 임의로 선택되는 한가지로 형성하는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  3. 제1항에 있어서, 상기 제2전도체와 패드전도체 식각공정은 상기 제2절연막패턴과 제1절연막패턴을 식각장벽으로하여 전면식각함으로써 형성하는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
  4. 제1항에 있어서, 상기 반도체소자의 콘택크기는 절연막 스페이서의 두께로 조절하는 것을 특징으로 하는 반도체소자의 미세콘택 형성방법.
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