KR100331848B1 - 반도체 소자의 콘택 패드 형성 방법 - Google Patents
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Abstract
본 발명은 콘택 패드 형성시에 공정 마진을 충분히 확보하고 공정을 단순화 할 수 있도록한 반도체 소자의 콘택 패드 형성 방법에 관한 것으로, 반도체 기판에 소자격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역들을 가로지르는 복수개의 워드 라인을 형성하는 단계;전면에 절연층을 형성하고 활성 영역상의 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역 그리고 비트 라인 콘택 영역에 접하는 소자 격리층상의 절연층을 선택적으로 제거하여 에피택셜 성장 차단층을 형성하는 단계;상기 에피택셜 성장 차단층을 마스크로 에피택셜 성장 공정을 진행하여 스토리지 노드 콘택 패드를 형성함과 동시에 비트 라인 콘택 영역에서 성장된 에피택셜층이 소자 격리층상의 일부로 측면 확대 성장되도록 하여 비트 라인 콘택 패드를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 콘택 패드 형성시에 공정 마진을 충분히 확보하고 공정을 단순화 할 수 있도록한 반도체 소자의 콘택 패드 형성 방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 서브미크론 이하의 미세 패턴이 요구되어, 이를 구현하기 위한 연구가 계속되고 있다.
특히, 셀 트랜지스터에서 비트라인과 드레인을 전기적으로 연결하기 위한 비트 라인 콘택과, 스토리지 노드와 소오스를 연결하기 위한 스토리지 노드 콘택 형성시의 얼라인 마진을 확보하기 위하여 주로 사용되는 콘택 패드(pad) 형성에서는 0.1㎛ 정도의 미세 패턴이 요구되고 있으나, 포토리소그래피 공정의 한계로 인하여 어려움이 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택 패드 형성에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 레이 아웃도이고, 도 2a내지 도 2d는 도 1의 A-A'선에 따른 콘택 패드 형성을 위한 공정 단면도이다.
종래 기술의 콘택 패드 형성 공정은 이방성 에피택셜 성장을 이용하는 것으로, 도 1에서 보면, 소자 격리 영역(13)에 형성되는 필드 산화막에 의해 정의되는 활성 영역(12)과, 활성 영역(12)의 단축 방향으로 형성되는 워드 라인(11)이 구성된다.
그리고 워드 라인(11)을 중심으로 하여 양측 활성 영역에는 콘택 패드(14)가 형성되고, 워드 라인(11)의 일측 콘택 패드(14)에는 비트 라인 콘택(14a)이 구성되고, 타측 콘택 패드(14)에는 스토리지 노드 콘택(14b)가 구성된다.
이와 같은 평면 구성을 갖는 반도체 메모리 소자의 콘택 패드 형성 공정은 다음과 같이 진행된다.
도 1의 A-A'선에 따른 단면 구성을 나타낸 도 2a내지 도 2d를 참고하여 설명한다.
먼저, 도 2a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 필드 산화막(2)을 형성하여 활성 영역을 정의한다.
그리고 일정간격으로 이격되어 복수개 형성되는 워드 라인(11)을 형성하고 워드 라인(11)의 측면 및 상면을 감싸는 측벽 절연층(3)을 형성한다.
상기 측벽 절연층(3)을 형성하기 전에 저농도의 이온 주입공정을 진행하고, 측벽 절연층(3)을 형성한후에 고농도의 이온 주입 공정을 진행하여 워드 라인(11)의 양측 반도체 기판(1)의 표면내에 소오스/드레인 영역(도면에 도시하지 않음)을 형성한다.
이어, 도 2b에서와 같이, 이방성 에피택셜 성장 공정으로 상기 워드 라인(11)의 양측에 노출된 반도체 기판(1)을 선택적으로 성장시켜 콘택 패드(14)를 형성한다.
여기서, 콘택 패드(14)를 형성하기 위한 공정으로 이방성 에피택셜 성장 공정을 채택하는 이유는 실리콘층을 이방성이 아닌 등방성으로 성장시키는 경우 실리콘층의 측면 성장으로 이웃한 콘택 패드(14)간에 서로 붙어버리는 경우가 발생하기 때문이다.
그리고 도 2c에서와 같이, 전면에 층간 절연층(4)을 형성하고 비트 라인 콘택 패드를 선택적으로 오픈시켜 플러그층 및 비트 라인(5)을 형성한다.
이어, 도 2d에서와 같이, 상기 비트 라인(5)을 포함하는 전면에 또 다른 층간 절연층(6)을 형성하고 스토리지 노드 콘택 패드를 선택적으로 오픈시켜 플러그층과 스토리지 노드(7)를 형성한다.
이와 같은 이방성 에피택셜 성장에 의한 콘택 패드 형성과는 다른 방법의 하나로 플러그층 형성전에 워드 라인들 사이에 폴리 실리콘을 채우고 콘택 패드 영역만 남기고 선택적으로 제거하는 방법이 있으나, 이는 공정의 복잡도가 커 효율적이지 못하다.
이와 같은 종래 기술의 콘택 패드 형성 방법은 다음과 같은 문제가 있다.
이방성 에피택셜 성장을 위해서 사용하는 장비의 진공도가 1.0E9 ~ 1.0E10 Torr정도의 고진공 상태를 유지하여야 하는데, 이는 장비 및 공정의 유지 관리 측면에서 일반적인 에피택셜 성장에 비하여 불리하다.
그리고 COB 구조의 DRAM에서 비트 라인이 셀의 액티브 영역의 바로 위를 지나지 않고, 액티브 영역과 액티브 영역 사이를 지나게 되는데, 이때 비트 라인이 액티브 영역과 연결되기 위해서는 액티브 영역상에 형성되는 콘택 패드가비트 라인이 형성되는 위치까지 확장 구성되어야 한다.
따라서, 이방성 에피택셜 성장을 할 경우에는 콘택 패드의 확장을 고려하여 공정을 진행하여야 한다.
이는 공정 및 소자의 구조의 복잡성을 유발한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 콘택 패드 형성 방법의 문제를 해결하기 위하여 안출한 것으로, 콘택 패드 형성시에 공정 마진을 충분히 확보하고 공정을 단순화 할 수 있도록한 반도체 소자의 콘택 패드 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 레이 아웃도
도 2a내지 도 2d는 도 1의 A-A'선에 따른 콘택 패드 형성을 위한 공정 단면도
도 3a 내지 도 7a는 본 발명의 콘택 패드 형성 공정에 따른 레이아웃도도 3b 내지 도7b는 도 3a 내지 도 7a의 B-B' 방향에 따른 공정 단면도도 3c 내지 도 7c는 도 3a 내지 도 7a의 C-C' 방향의 공정 단면도 및 동 방향에서 주변회로 부분의 공정 단면도
도 8은 도 7a의 D-D'선에 따른 단면에서의 콘택 패드 확장 원리를 나타낸 단면 구성도
도면의 주요 부분에 대한 부호의 설명
300. 활성 영역 301. 소자격리영역
31. 반도체 기판 32. 소자격리층
33. 워드 라인 33a. 게이트 산화막
33b. 도전막 33c. 캡핑층
34. 제 1 절연층 35. 제 2 절연층
36. 제 3 절연층 37. 에피택셜 성장 차단층
38. 콘택 패드
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 패드 형성 방법은 반도체 기판에 소자격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역들을 가로지르는 복수개의 워드 라인을 형성하는 단계;전면에 절연층을 형성하고 활성 영역상의 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역 그리고 비트 라인 콘택 영역에 접하는 소자 격리층상의 절연층을 선택적으로 제거하여 에피택셜 성장 차단층을 형성하는 단계;상기 에피택셜 성장 차단층을 마스크로 에피택셜 성장 공정을 진행하여 스토리지 노드 콘택 패드를 형성함과 동시에 비트 라인 콘택 영역에서 성장된 에피택셜층이 소자 격리층상의 일부로 측면 확대 성장되도록 하여 비트 라인 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 콘택 패드 형성에 관하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 7a는 본 발명의 콘택 패드 형성 공정에 따른 레이아웃도이다.(여기서, 각각의 레이아웃도에서 주변 회로 영역은 도시되지 않음)
그리고, 도 3b 내지 도7b는 도 3a 내지 도 7a의 B-B' 방향에 따른 공정 단면도이고, 도 3c 내지 도 7c는 도 3a 내지 도 7a의 C-C' 방향의 공정 단면도 및 동 방향에서 주변회로 부분의 공정 단면도이다.
본 발명에 따른 콘택 패드 형성 공정은 먼저, 도 3a,도 3b,도 3c에서와 같이, 반도체 기판(31)을 소자 격리 영역(301)과 활성 영역(300)을 정의하고 소자 격리 영역(301)에 STI(Shallow Trench Isolation)공정으로 소자격리층(32)을 형성한다.
소자격리층(32)은 소자 격리 영역(301)을 일정 깊이 식각하여 트렌치를 형성하고 전면에 CVD 공정으로 산화막을 증착한후 CMP 공정으로 평탄화시켜 형성한다.
그리고 도 4a,도 4b,도 4c에서와 같이, 활성 영역(300)을 단축 방향으로 가로지르는 워드 라인(33)을 형성한다.
워드 라인(33)은 소자격리층(32)이 형성된 반도체 기판(31)의 전면에 게이트 산화막(33a),도전막(33b),캡핑층(33c)을 차례로 형성한후 포토리소그래피 공정으로 선택적으로 식각하여 형성한다.
도전막(33b)은 베리어층을 포함하고, 주변 회로 영역에는 동작 전압이 큰 소자를 형성하기 위한 게이트 전극층이 형성된다.
이후, 도면에 도시되지 않았지만, 셀 영역의 게이트 전극층의 양측 반도체기판(31) 표면내에 소오스/드레인을 형성하기 위한 불순물 주입 공정이 진행된다.
이어, 도 5a,도 5b,도 5c에서와 같이, 워드 라인(33)이 형성된 전면에 측벽 형성용 절연층으로 제 1 절연층(34)을 형성한다.
그리고 주변 회로 영역의 제 1 절연층(34)상에 포토 마스크층(도면에 도시되지 않음)을 형성하고 에치백하여 셀 영역의 워드 라인(33) 양측면에 게이트 측벽(34a)을 형성한다.
이어, 상기 게이트 측벽(34a)이 형성된 셀 영역 및 주변 회로 영역의 전면에 제 2 절연층(35)을 형성한다.
제 2 절연층(35)은 질화막을 사용한다.
그리고 제 2 절연층(35)상에 CVD 공정으로 산화막을 증착하여 제 3 절연층(36)을 형성한다.
상기 제 3 절연층(36)은 증착후에 셀 영역의 제 2 절연층(35)이 노출되지 않을 정도로 평탄화한다.
평탄화 공정은 CMP 공정으로 진행한다.
그리고 도 6a,도 6b,도 6c에서와 같이, 비트 라인 콘택 부분 ㉮ 그리고 스토리지 노드 콘택 부분 ㉯ 상부의 제 3 절연층(36)이 노출되도록 포토 마스크층(도면에 도시하지 않음)을 형성하고 노출된 제 3 절연층(36)을 선택적으로 식각한다.
상기 제 3 절연층(36)의 식각 공정은 그 하부의 제 2 절연층(35)과의 높은 식각 선택비를 이용하여 셀프 얼라인 콘택(SAC)공정으로 진행한다.
이와 같은 선택적 식각 공정에 의해 후속되는 에피택셜 성장시에 측면 확대성장을 막아주는 억제층이 형성된다.
상기 억제층 즉, 에피택셜 성장 차단층(37)은 도 6a에서 ⓐⓑⓒⓓ부분에 형성된다.
여기서, 에피택셜 성장시에 스토리지 노드 콘택 부분 ㉯에서는 ⓐⓑ부분의 에피택셜 성장 차단층(37)과 워드 라인(33)이 측면 확대 성장 억제층으로 작용한다.
그리고 비트 라인 콘택 부분 ㉮에서는 ⓒⓓ부분의 에피택셜 성장 차단층(37)과 워드 라인이 측면 확대 성장 억제층으로 작용한다.
상기 비트 라인 콘택 부분 ㉮에서 활성 영역(300)을 제외한 부분이 비트 라인이 활성 영역(300)위로 지나지 않고 활성 영역(300)과 그에 이웃한 다른 활성 영역(300)의 사이로 지나는 경우에 비트 라인 콘택이 정확하게 이루어지도록 에피택셜층이 측면 확대 성장되는 부분이다.
등방성 에피택셜 성장시에 측면으로의 성장 크기는 상부로의 성장 크기의 2/3정도가 된다.
상기 에피택셜 성장 차단층(37)은 제 1 방향의 일측면과 그에 반대되는 타측면이 활성 영역(300)과 소자 격리 영역(301)의 경계면에 정렬되어 위치되고, 제 1 방향에 수직한 제 2 방향의 일측면과 그에 반대되는 타측면이 워드 라인(33)에 접하여 형성된다.
즉, 비트라인이 콘택되는 부분을 제외하고 워드 라인(33)이 지나지 않는 활성 영역(300)에 접하는 소자격리층(32)상에는 에피택셜 성장 차단층(37)이 형성된다.
이어, 7a,도 7b,도 7c에서와 같이, 상기 에피택셜 성장 차단층(37)을 이용하여 선택적으로 일반적인 등방성 에피택셜 성장을 진행하여 콘택 패드(38)를 형성한다.
이때, 에피택셜 성장 공정의 조건은 780 ~ 900℃의 온도, 20 ~ 100Torr의 압력에서 진행하고, 사용되는 가스는 100 ~ 1000sccm의 DCS(Dichlorosilane), 100 ~ 500sccm의 HCl, 10 ~ 40 slm의 H2가스이다.
그리고 에피택셜 성장시에 비트 라인 콘택 영역의 에피택셜 성장층은 어느 한 방향으로 측면 확대 성장되어 도 8에서와 같이 에피택셜 성장층의 일부분이 소자 격리층(32)상에 위치된다.
그리고 이와 같이 콘택 패드(38)의 형성이 완료되면 주변 회로부의 게이트 전극 양측면에 게이트 측벽(39)을 형성하고 이온 주입 공정을 진행하여 소오스/드레인(도면에 도시하지 않음)을 형성한다.
이어, 스토리지 노드 및 비트라인 형성 공정을 진행한다.
여기서, 비트라인은 활성 영역(300)의 상측이 아닌 활성 영역(300)과 그에 이웃한 활성 영역(300) 사이의 영역으로 워드 라인(33)의 장축에 수평한 방향으로 형성된다.
그리고 비트 라인의 어느 한 부분은 콘택 패드의 측면 확대 성장된 부분(도 7a의 ㉠, 도 8의 ㉡부분)위로 지나게 된다.
도 8의 ㉢부분은 실제 에피택셜 성장이 일어나는 부분이다.
도 8은 도 7a의 D-D'선에 따른 단면에서의 콘택 패드 확장 원리를 나타낸 단면 구성도이다.
비트 라인을 형성하기 전에 살리사이드 공정을 진행하는 것도 가능한데, 이때, 주변 회로부의 활성 영역과 셀 영역의 콘택 패드 부분에 선택적인 메탈 실리사이드상이 형성된다.
이는 주변 회로부에서 금속 배선과 활성 영역간의 콘택 저항을 감소시키고, 셀 영역에서 콘택 패드와 금속 배선간의 콘택 저항을 감소시킬 수 있다.
이와 같은 본 발명의 반도체 소자의 콘택 패드 형성 방법은 스토리지 노드 콘택 부분과 비트 라인 콘택 부분의 패드를 동시에 형성할 수 있고, 최초 정의된 활성 영역상에서 콘택이 이루어지지 않는 비트 라인 콘택을 위하여 에피택셜 성장시에 측면 확대 성장을 이용하여 콘택 패드를 형성한 것이다.
이와 같은 본 발명에 따른 반도체 소자의 콘택 패드 형성 방법은 다음과 같은 효과가 있다.
첫째, 실리콘 에피택셜 성장 기술을 4기가 이상의 고집적 소자에 적용하여 콘택 패드를 형성할 수 있으므로 공정수를 감소시킬 수 있다.
둘째, 콘택 사이즈 감소에 따른 저항 증가 문제를 용이하게 해결할 수 있다.
셋째, 까다로운 공정 조건이 요구되는 이방성 에피택셜 성장이 아닌 등방성 에피택셜 성장 공정을 이용하므로 장비의 유지 관리 및 양산 적용 가능성 측면에서 유리하다.
Claims (6)
- 반도체 기판에 소자격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역들을 가로지르는 복수개의 워드 라인을 형성하는 단계;전면에 절연층을 형성하고 활성 영역상의 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역 그리고 비트 라인 콘택 영역에 접하는 소자 격리층상의 절연층을 선택적으로 제거하여 에피택셜 성장 차단층을 형성하는 단계;상기 에피택셜 성장 차단층을 마스크로 에피택셜 성장 공정을 진행하여 스토리지 노드 콘택 패드를 형성함과 동시에 비트 라인 콘택 영역에서 성장된 에피택셜층이 소자 격리층상의 일부로 측면 확대 성장되도록 하여 비트 라인 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
- 제 1 항에 있어서, 콘택 패드를 형성하기 위하여 등방성 에피택셜 성장 공정을 사용하는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
- 제 1 항에 있어서, 에피택셜 성장 차단층은 제 1 방향의 일측면과 그에 반대되는 타측면이 활성 영역과 소자 격리 영역의 경계면에 정렬되어 위치되고, 제 1 방향에 수직한 제 2 방향의 일측면과 그에 반대되는 타측면이 워드 라인에 접하도록 형성하는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
- 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판의 소자 격리 영역에 STI 공정으로 소자격리층을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역을 단축 방향으로 가로지르는 워드 라인을 형성하는 단계;상기 워드 라인이 형성된 전면에 제 1 절연층을 형성하고 주변 회로 영역에 포토 마스크층을 형성하고 에치백하여 셀 영역의 워드 라인 양측면에 게이트 측벽을 형성하는 단계;전면에 제 2 절연층 및 제 3 절연층을 형성하고 제 3 절연층을 평탄화하는 단계;비트 라인 콘택 부분 및 그에 접한 확대 성장 영역 그리고 스토리지 노드 콘택 부분을 제외한 제 3 절연층상에 포토 마스크층을 형성하고 노출된 제 3 절연층을 선택적으로 식각하여 에피택셜 성장 차단층들을 형성하는 단계;상기 에피택셜 성장 차단층을 이용하여 등방성 에피택셜 성장을 진행하여 콘택 패드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
- 제 4 항에 있어서, 에피택셜 성장은 780 ~ 900℃의 온도, 20 ~ 100Torr의 압력에서 100 ~ 1000sccm의 DCS, 100 ~ 500sccm의 HCl, 10 ~ 40 slm의 H2가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
- 제 4 항에 있어서, 에피택셜 성장시에 비트 라인 콘택 영역의 에피택셜 성장층은 어느 한 방향으로 측면 확대 성장되어 에피택셜 성장층의 일부분이 소자 격리층상에 위치되도록 하는 것을 특징으로 하는 반도체 소자의 콘택 패드 형성 방법.
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