KR100706918B1

KR100706918B1 - 트렌치를 포함하는 메모리셀 및 그 제조방법

Info

Publication number: KR100706918B1
Application number: KR1020037011824A
Authority: KR
Inventors: 쉬렘스마르틴; 바이스롤프
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2001-03-09
Filing date: 2002-02-19
Publication date: 2007-04-11
Also published as: TW556338B; WO2002073694A3; EP1366516A2; JP2004524695A; US7067372B2; DE10111499C1; KR20030088454A; US20040079990A1; JP3923014B2; WO2002073694A2

Abstract

본 발명은 트렌치 캐패시터가 배치되는 트렌치(3)를 구비한 메모리셀(1)에 관한 것이다. 또한, 수직트랜지스터가 상기 트렌치 캐패시터 위의 상기 트렌치(3)에 형성된다. 배리어층(60)은 수직트랜지스터의 하부 도핑영역(18)에 전도성 트렌치필링(10)을 전기적으로 접속시키도록 배치된다. 상기 배리어층(60)은 상기 전도성 트렌치필링에 포함되는 도판트 또는 불순물에 대한 확산배리어이다.

Description

트렌치를 포함하는 메모리셀 및 그 제조방법 {MEMORY CELL COMPRISING A TRENCH AND METHOD FOR PRODUCTION THEREOF}

본 발명은 기판에 형성되는 트렌치를 가지고 있는 메모리셀에 관한 것이다. 트렌치는 트렌치 캐패시터 및 트렌치내의 트렌치 캐패시터 위에 수직선택 트랜지스터(vertical selection transistor)를 배치하기 적합하다.

예를 들어, DRAM(Dynamic Random Access Memory)과 같은 메모리 디바이스는 셀어레이 및 어드레싱주변(addressing periphery)을 포함하여 이루어지며, 상기 셀어레이내에 개별적인 메모리셀이 배치된다.

DRAM칩은 행과열의 형태로 배치되고 워드라인 및 비트라인에 의하여 어드레싱되는 메모리셀의 매트릭스를 포함한다. 데이터는 메모리셀로부터 판독되고, 적절한 워드라인 및 비트라인의 활성화에 의하여 메모리셀에 기록된다.

DRAM메모리셀은 일반적으로 캐패시터에 접속되는 트랜지스터를 포함한다. 트랜지스터는 특히, 게이트에 의하여 제어되는 채널에 의하여 서로 격리되는 2개의 확산영역을 포함하여 이루어진다. 전류흐름의 방향에 따라, 하나의 확산영역은 드레인영역, 나머지 확산영역은 소스영역으로 명명된다.

확산영역 중의 하나는 비트라인에 접속되고, 나머지 확산영역은 캐패시터에 접속되고, 게이트는 워드라인에 접속된다. 게이트에 적절한 전압을 인가함으로써, 채널을 통해 확산영역들 간의 전류흐름이 온오프로 스위칭되는 방식으로 트랜지스터가 제어된다.

메모리 디바이스의 소형화의 증진에 따라, 집적밀도가 계속적으로 증가되고 있다. 집적밀도의 계속적인 증가는, 메모리셀 당 가용면적이 더욱 더 감소한다는 것을 의미한다. 가용면적을 효과적으로 활용하기 위하여, 트렌치 캐패시터 위로 트렌치내의 수직트랜지스터로서 선택트랜지스터가 형성될 수 있다. 트렌치 캐패시터 및 수직트랜지스터를 가지고 있는 일반적인 메모리셀은 US 5,744,386호 명세서에 개시되어 있다. 트렌치 캐패시터 또는 트랜지스터에 관한 또 다른 설명은 미국특허 US 5,208,657호에 개시되어 있다. 그러나, 종래기술에서 설명된 변형례들에는, 워드라인에 수직 트랜지스터의 게이터를 접속시키는 문제점 및 비트라인에 수직 트랜지스터의 드레인콘택트를 접속시키는 문제점이 있다. 소형화의 증진에 따라, 정렬정확성에 관한 상기 2가지 접속에 주어지는 요구사항이 더욱 증가하고 있다. 종래기술에 설명되는 변형례의 또 다른 문제점은, 내부 캐패시터 전극을 형성하는 트렌치 캐패시터의 높게 도핑된 전도성트렌치 필링(filling)으로부터 수직트랜지스터의 영역 및 수직트랜지스터의 채널영역으로 도판트가 위쪽으로 확산함에 따라, 트랜지스터를 사용할 수 없게 된다는 것이다.

본 발명의 목적은 도판트 확산을 방지하는 에피택셜 성장층 및 트렌치를 갖는 개선된 메모리셀을 제공하는 것이다. 또한, 본 발명의 목적은 상기 개선된 메 모리셀을 제조하는 방법을 특정하는데 있다.

본 발명에 따르면, 상기 목적은,

- 기판;

- 중앙영역 아래에 배치되는 하부영역, 상부영역 아래에 배치되는 중앙영역, 상부영역 및 내벽을 갖고, 기판에 배치되는 트렌치;

- 상기 트렌치의 내벽상의 중앙영역에 배치되는 절연칼라;

- 상기 트렌치의 하부영역에 배치되는 유전층;

- 상기 트렌치의 하부영역 및 중앙영역에 배치되는 전도성 트렌치 필링;

- 트렌치의 내벽상의 트렌치의 상부영역 및 전도성 트렌치 필링에 배치되는 에피택셜 성장층 및 전도성 트렌치 필링과 에피택셜 성장층 사이에 배치되는 배리어층을 포함하는 메모리셀에 의하여 달성된다.

전도성 트렌치 필링과 에피택셜 성장층 사이에 배치된 배리어층의 이점은, 상기 전도성 트렌치 필링에 존재하는 도판트 또는 금속 및 여타의 재료에 대한 확산배리어층의 역할을 한다는 것이다. 배리어층은 재료에 대한 배리어를 나타내는 것일 뿐, 트렌치 캐패시터에 저장된 전하에 대한 배리어는 아닌 것으로 형성되는 것이 유리하다.

본 발명에 따른 배열의 유리한 개선은 에피택셜 성장층 위에 트렌치의 상부영역에 배치되는 내측 개구부를 구비한 제2유전층을 제공한다. 제2유전층의 이점은, 워드라인부터 수직 트랜지스터의 게이트전극까지 게이트단자가 상기 제2유전층의 도움을 받아 자체정렬방식으로 형성될 수 있다는 것이다. 이 경우에, 제2유전 층은 워드라인으로의 과정에서 게이트전극을 자유롭게 에칭하는 마스크로서 작용한다. 이것은 상당히 덜 엄격한 정렬공차가 적용될 수 있어서, 소형화공정을 더욱 진전시키는 가능성을 제공하는 이점을 가진다.

또 다른 이점은, 기존의 영역의 보다 효과적인 이용을 위하여, 에칭공정이 제2유전층의 내측 개구부를 자동적으로 자유롭게 에칭하기 때문에, 트렌치가 콘택트 및 워드라인보다 넓게 만들어질 수 있다. 따라서, 공간을 더욱 절약하는 보다 작은 안정적인 마진 및 워드라인 레이아웃이 가능하다.

또한, 상기 목적은,

- 하부영역, 중앙영역, 상부영역 및 내벽을 갖는 기판의 트렌치를 형성하는 단계;

- 이어서, 상기 트렌치의 내벽상의 중앙영역에 절연칼라를 형성하는 단계;

- 상기 트렌치의 적어도 하부영역에 유전층을 형성하는 단계;

- 상기 유전층상의 트렌치의 하부영역 및 상기 절연칼라상의 트렌치의 적어도 부분적인 중앙영역에 전도성 트렌치필링을 형성하는 단계;

- 상기 전도성 트렌치필링상에 배리어층을 형성하는 단계;

- 상기 트렌치의 내벽 및 상기 전도성 트렌치필링상에 상기 트렌치의 상부영역내에 에피택셜 층을 성장시키는 단계를 포함하는 메모리셀의 제조방법에 의하여 달성된다.

본 발명에 따른 방법의 유리한 개선에서는, 내측 개구부를 구비한 제2유전층이 에피택셜 성장층 위의 트렌치의 상부영역에 형성되도록 되어 있다. 내측 개구 부를 구비한 제2유전층의 이점은 워드라인으로부터 수직 트랜지스터의 게이트전극까지의 게이트단자가 상기 제2유전층의 도움을 받아 자체정렬방식으로 형성될 수 있다는 것이다.

또 다른 유리한 방법 단계는, 에피택셜 층의 성장시에, 배리어층이 트렌치의 내벽으로부터 측방향으로 진행하면서 과도하게 성장되는 것이다. 에피택셜 성장층은 배리어층상에서 슬라이딩할 수 있기 때문에, 이것이 에피택셜 성장층내의 기계적 응력을 감소시킨다.

본 발명의 또 다른 유리한 개선은 상기 층내에 형성되는 폐쇄조인트(closing joint)를 제공하고, 상기 폐쇄조인트는 900℃ 내지 1200℃ 사이의 온도에서 열처리단계(thermal step)에 의하여 어닐링된다. 대안적으로, 어닐링단계가 10^-5 내지 10^-10 torr, 더 바람직하게는 10^-9 torr의 압력 및 400℃ 내지 900℃ 사이의 온도, 더 바람직하게는 500℃의 온도에서 수행될 수 있다. 열처리 어닐링단계는 또한 리플로우단계(reflow step)로 불려지기도 하는 한편, 에피택셜 성장층의 기계적 응력을 감소시키기도 하며, 한편 폐쇄조인트를 어닐링한다.

본 발명에 따른 방법의 또 다른 유리한 예시는 에피택셜 성장층에 형성되는 제2트렌치 및 제2트렌치의 측벽에 형성되는 유전층을 제공한다. 이러한 배열에서는, 상기 유전층이 게이트산화물이다. 이 경우에는, 게이트산화물이 에피택셜 성장층상에 생성되고, 게이트전극으로부터 트랜지스터의 채널을 절연시키는데 유리하다.

한 변형된 방법은 배리어층으로부터 가능한 한 멀리 형성되는 제2트렌치를 제공한다.

또 다른 변형된 방법은 배리어층상에 제2트렌치에 형성되는 트렌치 바닥절연층부를 제공한다.

또한, 격리트렌치는 그것이 메모리셀 및 인접한 메모리셀을 둘러싸고, 도핑되는 활성영역이 상기 메모리셀과 인접한 메모리셀 사이에 형성되는 방식으로 배치되는 것이 유리하다. 이러한 배치에 의하여, 2개의 인접한 메모리셀은 비트라인 콘택트가 추후에 형성될 수 있는 활성영역에 접속된다.

또한, SOI트랜지스터(Silicon On Insulator)에서와 같이, 수직 트랜지스터의 채널영역은 절연되지 않는 것이 유리하다. 벌크단자는 수직트랜지스터의 제어거동을 향상시키고, 수직 트랜지스터는 적절한 게이트전압에 의하여 다시 오프상태로 될 수 있다. 또한, 격리트렌치는 메모리셀 및 인접한 메모리셀을 잔여 메모리셀로부터 절연시키는 역할을 하므로, 누설전류를 감소시킨다.

본 발명의 또 다른 유리한 디자인은, 전도성 트렌치필링에 접속되는 하부도핑영역 및 활성영역에 접속되는 상부도핑영역을 갖도록 에피택셜 성장층을 제공하는 것이다. 도핑영역은 수직 트랜지스터의 소스영역 및 드레인영역을 형성한다.

본 발명의 또 다른 유리한 실시예는 활성영역에 걸쳐 연장되고 활성영역과 접촉하는 비트라인을 제공한다. 이 경우에, 비트라인은 격리트렌치에 걸친 섹션내로 그리고 활성영역에 걸친 섹션내로 유도되고, 그것에 따라, 후자와 접촉하게 된다. 판독시에, 메모리셀내에 저장된 전하가 비트라인의 전하를 역전시키고 감지증 폭기에 신호를 생성할 수 있도록 비트라인 캐패시턴스 대 메모리셀 캐패시턴스의 비율은 가능한 한 작아야 하므로, 메모리셀로부터의 판독시에 특히 유리한 이러한 배열의 결과, 비트라인은 낮은 라인캐패시턴스를 가진다. 또한, 비트라인은 저항이 낮은 재료로 만들어질 수 있고, 그 결과 메모리셀이 빨리 동작한다.

본 발명의 또 다른 유리한 실시예는 유전물질 보호막(dielectric encapsulation)내에 유전물질 보호막 처리된 비트라인으로 이루어진다. 유전물질 보호막은 게이트단자를 위한 콘택트홀의 에칭시에 자체정렬에칭마스크로 사용됨에 따라, 메모리셀의 정렬공차를 향상시킬 수 있다.

본 발명의 또 다른 유리한 예시는, 제3유전층상에 배열되고 적어도 제2유전층의 내측 개구부에 가능한 한 멀리 도달하도록 게이트전극을 제공한다. 또한, 게이트단자가 게이트전극상에 배치되고 제2유전층의 내측 개구부 및 글래스층상에 배치될 수 있는 워드라인에 가능한 한 멀리 있는 글래스층(이것은 도핑된 보로포스포러스 실리케이트 글래스일 수 있음)을 통하여 연장한다. 이러한 배열은 게이트전극이 제2유전층의 내측 개구부를 통하여 워드라인에 접속될 수 있도록 보장한다. 또한, 이것은 자체정렬방식으로 게이트단자를 유리하게 형성시킬 수 있다.

본 발명의 또 다른 유리한 예시는 비트라인에 걸쳐 실행하는 워드라인을 제공하는 것이다. 이 배열은 메모리셀로부터의 판독시에, 워드라인으로부터 비트라인까지의 거의 없는 듯한 누화(crosstalk)에 의하여 유리하게 나타나는 비트라인과 워드라인 사이의 낮은 커플링 캐패시턴스를 가능하게 한다. 또한, 전체 비트라인 캐패시턴스가 감소되어, 그 결과 메모리셀의 속도가 향상되고 판독 신뢰성이 향상 된다.

본 발명의 또 다른 유리한 예시는 게이트전극을 갖는 트랜지스터를 갖도록 회로주변(circuit periphery)을 제공하고, 비트라인과 함께 한 공정단계에서 생성되는 게이트전극을 제공하는 것이다. 셀어레이의 층들 및 구조체들을 위한 제조단계와 함께, 메모리셀 어레이에 대한 어드레싱 로직을 포함하여 이루어지는 회로주변의 제조단계의 결합은, 메모리에 대한 제조비용을 낮출 수 있게 한다. 따라서, 셀어레이의 비트라인을 가지고 한 단계로 회로주변의 트랜지스터의 게이트전극을 제조하는데 매우 효과적이다.

또 다른 유리한 메모리셀은 트렌치를 제외하고는, 대부분의 6각형 패턴에 대하여 또 다른 트렌치의 배열을 제공하는 것이다. 이러한 배열은, 트렌치의 6각형 배열이 2차원 배열에서 최대의 패킹밀도를 나타내기 때문에 가용 면적을 최대로 이용하는데 유리하다. 따라서, 각각의 개별적인 트렌치는, 그것의 가장 가까이 인접한 트렌치로부터 동일하게 이격되는 방식으로 배치될 수 있다.

각각의 종속항들은 본 발명의 또 다른 유리한 고안에 관한 것이다.

본 발명은 예시적인 실시예 및 도면을 참조하여 이하에 상세히 설명된다.

도 1은 트렌치 캐패시턴스의 도면;

도 2, 3, 4, 5, 6은 도 1로부터 진행되는 메모리셀의 연속적인 제조단계를 나타내는 도면;

도 2a, 3a, 4a, 5a, 6a는 도 1로부터 진행되는 메모리셀의 연속적인 제조단 계를 나타내는 도면;

도 3b, 4b는 도 2로부터 진행되는 메모리셀의 연속적인 제조단계를 나타내는 도면;

도 3c, 3d, 3e, 3f, 3g는 도 2로부터 진행되는 메모리셀의 연속적인 제조단계를 나타내는 도면;

도 7, 8, 9는 도 6으로부터 진행되는 메모리셀의 연속적인 제조단계를 나타내는 도면;

도 10, 11은 도 7로부터 진행되는 메모리셀의 제조단계의 제2변형례를 나타내는 도면;

도 12, 13은 도 7로부터 진행되는 메모리셀의 제조단계를 구비하고 있는 또 다른 변형례의 도면;

도 14 내지 도 20은 도 9, 11 또는 13에 뒤따르는 트렌치 캐패시터의 연속적인 제조단계를 나타내는 도면;

도 21은 트렌치의 배열의 평면도;

도 22는 활성영역의 배열의 평면도;

도 23은 비트라인의 배열의 평면도;

도 24는 메모리셀의 배열의 평면도;

도 25는 비트라인의 또 다른 배열의 평면도;

도 26은 메모리셀의 배열의 평면도;

도 27은 워드라인의 배열의 평면도이다.

도면에서, 동일한 참조부호는 동일하거나 기능적으로 동일한 부분을 나타낸다.

참조부호 목록

1 메모리셀

2 기판

3 트렌치

4 하부영역

5 중앙영역

6 상부영역

7 내벽

8 절연칼라

9 유전층

10 전도성 트렌치 필링

11 에피택셜 성장층

12 제2유전층

13 내측 개구부

14 제3유전층

15 격리 트렌치

16 인접한 메모리셀

17 활성영역

18 하부 도핑영역

19 상부 도핑영역

20 비트라인

21 유전물질 보호막

22 글래스층

23 게이트전극

24 워드라인

25 회로주변

26 트랜지스터

28 게이트단자

29 또 다른 트렌치

50 하드마스크

53 마스크

54 산화물필링

60 배리어층

61 폐쇄조인트

62 트렌치 바닥부 절연재

63 제2트렌치

64 레지스트 필링

A 단면선

B 또 다른 단면선

도 1은 기판(2)에 형성되는 트렌치(3)를 포함하여 이루어지는 메모리셀(1)을 예시한다. 이러한 예시적인 실시예에서, 기판(2)은 붕소, 인 또는 비소로 도핑될 수 있는 실리콘으로 이루어진다. 트렌치(3)는 하부영역(4), 중앙영역(5) 및 상부영역(6)을 가진다. 또한, 트렌치(3)는 내벽(7)을 가진다. 트렌치(3)의 중앙영역(5) 및 상부영역(6)에는, 절연칼라(8)가 내벽(7)상에 배치된다. 절연칼라(8)는 일반적으로 실리콘 산화물로 이루어진다. 또한, 하드마스크(50)가 기판(2)상에 놓여지고, 트렌치(3)의 에칭을 위한 에칭마스크로서 작용한다. 하드마스크(50)는 예를 들어, 실리콘 질화물로 형성된다. 트렌치(3)의 내벽(7)은 트렌치(3)의 하부영역(4)에서 유전층(9)으로 라이닝된다. 또한, 유전층(9)은 중앙영역(5) 및 절연칼라의 상부영역(6) 또는 절연칼라의 아래에 즉, 트렌치의 내벽(7)에 선택적으로 놓여진다. 또한, 트렌치(30)는 전도성 트렌치 필링(10)으로 채워진다. 전도성 트렌치 필링(10)은 예를 들어, 도핑된 실리콘, 금속 실리사이드, 금속 질화물 또는 금속으로 이루어지며, 이들은 티타늄, 탄탈륨, 텅스텐, 코발트, 니켈 및 몰리브덴 원소들로 이루어질 수 있다. 전도성 트렌치필링(10)은 내부 캐패시터 전극으로서 작용하고, 외측 기판(2)은 외측 캐패시터 전극으로 작용한다. 캐패시터 유전체는 유전층(9)에 의하여 형성된다.

도 1에 예시된 메모리셀을 형성하는 제조방법은, 기판(2)상에 하드마스크(50)의 증착을 포함하며, 하드마스크(50)는 일반적으로 실리콘질화물로 형성된다. 예로서, LPCVD(Low Pressure Chemical Vapour Deposition)방법이 하드마스크(50)의 제조에 사용된다. 이어서, 하드마스크(50)는 포토리소그래피에 의하여 패터닝되며, 트렌치(3)의 에칭을 위한 에칭마스크로서 사용된다. 트렌치(3)의 에칭 후에, 트렌치는 유전층(9)으로 라이닝된다. 유전층(9)은 일반적으로 실리콘산화물, 실리콘 질화물 또는 산화질화물로 이루어지며, 이는 열 또는 CVD방법에 의하여 형성된다. 연이은 방법단계에서는, 절연칼라(8)가 트렌치(3)의 중앙 및 상부영역(5, 6)에 형성된다.

기판(2)은 일반적으로 단결정 실리콘(monocrystalline silicon)으로 형성된다. 절연칼라(8)는 예를 들어, CVD공정에 의하여 적용되는 실리콘산화물로 형성된다. 이러한 예시적인 실시예에서, 전도성 트렌치 필링(10)은 높게 도핑된 폴리실리콘으로 구성되며, 또한 CVD공정에 의하여 트렌치에 채워진다.

도 2를 참조하면, 전도성 트렌치필링(10) 및 절연칼라(8)가 낮아져서, 이들이 트렌치(3)의 상부영역(6)으로부터 제거된다. 예시적인 실시예에서와 같이 선택적으로 제공되는 경우에는, 전도성 트렌치필링(10) 및 절연칼라(8)를 낮추는 싱킹공정이 질화물을 함유한 유전층(9)에 대하여 선택적으로 수행되기 때문에, 초기에는 유전층(9)이 트렌치(3)의 상부영역(6)에 남아있게 된다. 싱킹공정은 에칭-백(etching-back)방법에 의하여 수행된다.

도 3을 참조하면, 이어지는 단계에서, 선택적으로 존재하는 유전층(9)이 트렌치(3)의 상부영역(6)으로부터 제거된다. 이러한 방법단계의 결과, 트렌치(3)의 상부영역(6)내의 내벽(7)에서는 기판(2)이 노출된다.

도 4를 참조하면, 또 다른 싱킹공정이 완전히 또는 부분적으로 선택적으로 수행되고, 이에 따라, 전도성 트렌치필링(10) 및 절연칼라(8)가 트렌치(3)의 상부영역(6) 및 중앙영역(5)으로부터 부분적으로 제거된다. 유전층이 존재하면, 전도성 트렌치필링(10) 및 절연칼라(8)가 유전층(9)에 대하여 선택적으로 제거되기 때문에, 상부영역(6) 및 중앙영역(5)에 트렌치의 내벽(7)상에 유전층(9)이 남아있게 된다. 이어서 배리어층(60)이 전도성 트렌치필링(10) 상에 형성된다. 배리어층(60)은 전도성 트렌치필링(10)으로부터의 전위가 나중에 성장되는 에피택셜 성장층(11)으로 이동하지 않게 하는 이점을 가진다. 전위는 메모리셀의 선택트랜지스터를 턴오프시키지 않아, 이를 통하여 상당한 누설전류가 흐르게 하여, 단시간에 저장 캐패시터를 방전시킨다. 배리어층(60)은 예를 들어, 질화물 또는 산화물을 포함하는 재료로 형성된다. 한 변형된 방법은 전도성 트렌치필링(10)상에 형성되는 열질화물, 열산화물 또는 열산화질화물을 제공한다. 열질화물을 형성하기 위하여, 예를 들어, 600℃와 1000℃ 사이의 온도에서 대략 30분동안, 처리챔버내의 질소 또는 암모니아를 포함하는 분위기하에 상기 배치가 노출된다. 0.5nm 내지 2nm 사이의 두께를 갖는 열적으로 성장된 실리콘질화물이 배리어층(60)으로서 공정중에 생성된다. 또한 배리어층(60)은 그것이 전도성 트렌치필링(10)에 포함되는 도판트, 금속 및 불순물에 대한 확산배리어로서 작용한다는 점에서 유리하다.

배리어층(60)에 대하 또 다른 적절한 재료로는, 티타늄실리사이드, 코발트실리사이드 및 텅스텐실리사이드와 같은 실리사이드, 금속 및 텅스텐, 텅스텐질화물, 티탄질화물과 같은 금속화합물이 있다. 이들 재료들은 또한, 텅스텐질화물 또는 티탄질화물 상에는 성장하지 않지만, 트렌치(3)의 내벽(7)으로부터 측방향으로 진행하여 성장하는 선택적인 에피탁시처리를 하게 한다.

실리사이드층으로부터의 배리어층(60)의 형성은 CVD(화학적기상성장) 또는 PVD(물리적기상성장)에 의하여 예를 들어, 티탄 또는 텅스텐으로 10nm 내지 40nm의 두께를 갖는 금속층을 형성함으로써 수행될 수 있다. 이어서, 실리사이딩단계가 대략 700℃의 온도에서 10 내지 60초동안 질소를 포함하는 분위기하에서 수행된다. 상기 공정에서, 퇴적된 금속층은 그 아래에 배치된 실리콘과 반응하여 실리사이드를 형성한다. 나머지 금속은 합성되지 않고, 예를 들어, 실리콘산화물 또는 실리콘질화물로 이루어진 층위에 남아있게 된다. 그 후, 대략 65℃(Hot Huang A)에서 H₂0/NH₄OH/H₂O₂를 5/1/1의 비율로 사용하는 세정단계에 의하여 금속이 제거된다. 이것은 실리사이드층의 전도성을 향상시키기 위하여, 질소를 포함하고 있는 분위기의 대략 850℃ 주위의 공기에서 또 다른 열단계를 선택적으로 수행할 수 있다. 이어서, 입자들 및 불순물들을 제거하기 위하여 Huang A B(SC1/SC2)를 사용하여 세정단계가 수행될 수 있다.

예로써, 도핑에 의하여 배리어층이 형성될 수 있다. 전도성 트렌치필링(10)이 예를 들어, 다결정 실리콘으로 구성되면, 그 다음에 질소, 텅스텐 또는 탄소가 도판트로서 전도성 트렌치필링에 도입되어, 배리어층(60)을 형성할 수 있다. 상기 도핑은 1kV미만의 가속에너지에서 플라즈마도핑 또는 이온주입에 의하여 수행될 수 있다. 이것은 매우 얕은 도핑영역을 형성하기 위한 초저 에너지(ULE) 이온주입에 해당한다.

도 5를 참조하면, 에피택셜 성장층(11)이 트렌치(3)의 상부영역(5)과 중앙영역(6)에서 어피택셜단계에 성장된다. 이 경우에, 에피택셜 성장실리콘은 이미 존재하는 실리콘상에 성장한다. 전도성 트렌치필링(10)이 배리어층(60)으로 덮혀있기 때문에, 에피택셜 성장실리콘이 링형상구조체 즉, 에피택셜 성장실리콘층의 상이한 성장전방부들이 서로 만나도록 생성되는 폐쇄조인트(61)의 트렌치(3)의 내벽(7)으로부터 측방향으로 진행하여 성장한다. 성장공정 이전에, 대략 900℃ 및 대략 20torr에서 수소 프리베이크(prebake)가 수행될 수 있다. 이 경우에, 실리콘층의 표면이 세정되고 예를 들어, 실리콘산화물이 제거된다. 에피택셜층은 15torr의 압력에서 180sccm/120sccm/10slm의 유속으로 SiH₂Cl₂/HCl/H₂의 선구(precusor)가스를 이용하여 예를 들어, 900℃에서 성장될 수 있다.

에지부 주위의 기계적 응력을 감소시키기 위하여, 에피택셜층의 성장시에, 리플로우단계가 사용된다. 리플로우공정은 예를 들어, 900℃와 1100℃ 사이, 바람직하게는 1050℃의 온도로 수소분위기하의 처리챔버에서, 10초 내지 60초 지속시간 동안 15slm의 H₂가스흐름으로 수행된다.

에피택셜층은 선구체로서, 실란 또는 Si₂H₆를 이용하여, 대략 500℃에서 UHV로 선택적으로 성장될 수 있다. 이 경우에, 10^-3 내지 10^-7 사이의 압력이 적절하며, 10^-5torr의 압력이 바람직하다. 어닐링단계(리플로우)는 대략 10^-9 torr에서 UHV로 대응하여 수행될 수 있다. 이것은 보다 작은 온도버짓을 포함하므로, 대략 500℃의 낮은 온도를 사용하고, 이에 따라 트렌치 캐패시터에서 높은 절연상수를 갖는 캐패시터 절연체를 사용할 수 있으므로 유리하다. 리플로우는 에피택셜 성장층을 흐르게 할 수 있어, 에피택셜 성장층의 단결정구조체를 보호할 수 있다.

폐쇄조인트가 없이 소정 두께의 에피택셜 성장실리콘층을 제조하기 위하여, 실리콘층의 에피택셜성장 및 에피택셜 성장실리콘층의 어닐링(리플로우)을 위한 공정단계들이 필요한 만큼 자주 선택적으로 반복될 수 있다.

에피택셜 성장층(11)을 가지고 있는 트렌치(3)의 상부영역(6)을 채우기 위하여, 트렌치 직경의 절반의 두께를 갖는 에피택셜층이 필요하다. 따라서, 트렌치(3)의 단면적에 따라, 10nm 내지 100nm 사이의 두께를 갖는 선택적으로 성장된 실리콘 에피택셜층이 필요하다. 상술된 성장공정에 의하여, 폐쇄조인트(61)를 피하여, 상기 전도성 트렌치필링(10) 위에 단결정 실리콘블록이 생성된다. 상기 블록은 트렌치(3)의 내벽(7)을 통하여 기판(2)에 이음매없이, 전위와 관계없는 방식으로 연결된다. 이어서 수직 트랜지스터가 실리콘블럭내에 제조된다.

도 6은 전도성 트렌치필링(10)상의 배리어층(60)을 예시한다. 배리어층(60)상에 배치된 것이 에피택셜하게 성장되는 단결정 실리콘블록(에피택셜 성장층: 11)이다.

도 2a는 단지 전도성 트렌치필링(10)이 낮춰지고, 절연칼라(8)가 남아있는 변형된 방법을 예시한다.

절연 트렌치가 부분적으로 얇아진 것이 도 3a와 관련하여 예시된다. 절연칼라가 대략 40nm의 두께를 갖는 경우에, 대략 30nm가 제거되며, 이는 예를 들어, 습 식-화학적에칭에 의하여 수행된다. 도 4a를 참조하면, 예를 들어, 도 4와 관련하여 상술된 바와 같이, 전도성 트렌치필링(10)이 다시 낮춰지고, 배리어층(60)이 형성된다. 절연칼라(8)는 컨퍼멀리하게 에칭되며, 트렌치(3)의 내벽(7)은 부분적으로 노출된다. 절연칼라(8)는 배리어층(60) 위에서 얇아진 형태로 부분적으로 남아있게 된다.

도 5a에 따르면, 도 5와 관련하여 설명된 바와 같이, 에피택셜 성장층(11)이 연이어 형성된다.

그 후, 도 6a에 따르면, 도 6과 관련된 설명에 따라 실행되는 싱킹공정이 수행된다.

도 2a로부터 진행되는 또 다른 변형된 방법이 도 3b에 예시된다. 초기에는 절연칼라(8)가 트렌치(3)에 완전한 상태로 남아있게 되고, 전도성 트렌치필링(10)이 더 깊게 낮춰진다. 그 후, 배리어층(60)이 전체 영역에 걸쳐 퇴적되고, 레지스트 필링(64)이 트렌치로 채워지고 낮춰진다.

도 4b를 참조하면, 배리어층이 하드마스크(50)의 표면으로부터 제거되고, 레지스트필링(64)에 의하여 배리어층이 에칭으로부터 보호되는 트렌치(3)에 남아있게 된다. 그 후, 절연칼라(8)가 트렌치(3)의 측벽(7)으로부터 제거된다. 이 경우에, 배리어층은 그 단면이 U형상 또는 컵형상이 되도록 형성된다. 그 후, 도 5에 따른 방법단계 및 후속단계가 수행된다.

도 3c에 따른 또 다른 변형된 방법은 격리트렌치를 형성한 후에, 격리층만을 형성한다. 연이어, 트렌치가 전도성 트렌치필링으로 채워지고, 트렌치(3)의 상부 영역(6)에서 낮춰진다.

도 3d에 따르면, 예를 들어, 습식-화학적에칭에 의하여 유전층(9)이 연이어 상부영역(6)에서 절연칼라(8)로부터 선택적으로 제거된다.

도 3e에 따르면, 전도성 트렌치필링(10)이 다시 낮춰지고, 그 다음에, 배리어층(60)이 형성된다.

도 3f에 따르면, 절연칼라(8)가 상부영역(6)으로부터 제거되고, 트렌치(3)의 내벽(7)이 노출된다.

도 3g의 도면은 유전층(9)이 절연칼라로부터 제거된 것을 나타내며, 이는 예를 들어, 습식-화학적에칭에 의하여 수행될 수 있다.

도 3f 다음에 이어지는 또 다른 변형된 방법은 도 3h에 예시된다. 레지스트필링(64)은 트렌치(3)에 채워지고, 다시 에칭된다. 레지스트필링(64)에 의하여 보호되지 않는 유전층(6)의 일부가 이어서 제거되고, 레지스트필링(64)이 그 다음에 제거된다.

그 후, 관련된 설명과 함께 도 4 내지 도 20에 따른 각각의 방법단계가 수행된다.

도 7을 참조하여, 제2유전층(12)이 퇴적된다. 제2유전층(12)은 예를 들어, CVD공정에 의하여 적용되는 실리콘질화물층이다. 제2유전층(12)은 예를 들어, 컨퍼멀리하게 퇴적된다.

도 8을 참조하면, 이방성 실리콘질화물 에칭이 수행되어, 제2유전층(12)이 하드마스크(50)로부터 제거되고, 트렌치(3)의 상부영역(6)의 측방향 에지웹(스페이 서)로서 최소한만 남게된다. 제2유전층(12)은 내측 개구부(13)을 가진다. 실리콘에칭이 이어서 수행되고, 이 때, 제2유전층(12)은 에칭마스크로서 사용된다. 실리콘에칭은 제2트렌치(63)를 에피택셜 성장층(11)안으로 에칭한다. 그런 다음, 하부 도핑영역(18) 및 상부 도핑영역(19)이 주입에 의하여 유도될 수 있다. 이어서, 제3유전층(14)이 제2트렌치(63)의 에피택셜성장층(11)상에 형성된다. 이것은 예를 들어, 열산화에 의하여 수행될 수 있다. 제3유전층(14)은 게이트산화물로서 작용한다.

하부 도핑영역(18) 및 상부 도핑영역(19)은 도 9에 추가적으로 예시된다. 이들 영역의 주입 후에, 상기 영역들이 열단계를 거쳐 활성화된다. 이어서, 게이트전극(23)이 기판표면상에 형성된다. 게이트전극(23)은 일반적으로 높게 도핑된 다결정실리콘이다. 이어지는 CMP공정(화학적기계적폴리싱)에서는, 게이트전극(23)이 기판의 표면으로부터 제거되고, 제3유전층(14) 위에 트렌치에만 최소한으로 남아있게 된다.

도 10을 참조하면, 도 7 다음에 수행되는 변형된 공정이 예시된다. 우선, 이방성 실리콘질화물 에칭이 수행되어, 제2유전층(12)이 하드마스크(50)로부터 제거되고, 트렌치(3)의 상부영역(6)에 측방향 에지웹으로서 최소한만 남게된다. 이 경우에, 제2유전층은 내측 개구부(13)를 가진다. 도 8과 대조적으로, 이 경우에는, 에피택셜 성장층(11)의 연이은 에칭이, 상기 공정에서 형성되는 제2트렌치(63)가 배리어층(60)까지 연장하는 방식으로 수행된다. 그 후, 하부 도핑영역(18) 및 상부 도핑영역(19)을 형성하기 위하여 주입이 또한 수행된다. 또한, 제3유전층(14)은 게이트산화물로서 형성된다. 연이어, 상술된 방법단계에 의하여 게이트전극(23)이 형성된다.

도 12를 참조하면, 도 10 다음에 뒤따르는 또 다른 공정의 변형례가 예시된다. 이 경우에, 트렌치 바닥부 절연재(62)가 제2트렌치(63)에 부가적으로 형성된다. 이 경우에, 트렌치 바닥부 절연재(62)는 연이어 생성되는 게이트전극(23)을 전도성 트렌치필링(10)으로부터 절연시키는 이점을 가진다. 트렌치 바닥부 절연재(62)를 형성하기 위하여, 예로써, 적절한 산화물층이 퇴적되어, 제2트렌치(63)가 실리콘 산화물로 채워진다. 그 후, 실리콘 산화물층이 CMP공정에 의하여 하드마스크(50)의 표면으로부터 제거되고, 실리콘 산화물이 싱킹공정에 의하여 제2트렌치(63)로부터 낮춰져서, 트렌치 바닥부 절연재(62)를 생성된다.

도 13을 참조하면, 게이트전극(23)이 상술된 방법에 따라 제조된다.

도 14를 참조하면, 마스크(53)가 기판상에 퇴적되고 패터닝되어, 아래의 구조체의 일부가 덮혀진다. 이 경우에, 마스크(53)는 형성될 활성영역(17)은 덮고, 추후에 격리트렌치(15)가 형성되는 표면의 나머지 영역들은 그대로 남겨두는 방식으로 놓여진다. 여기서는, 제2유전층(12)이 적어도 부분적으로 노출되는 방식으로 마스크(53)내의 개구부를 선택하는 것이 특히 유리하다. 제2유전층(12)의 측방향 스페이서 웹의 폭은 정렬공차로 이용되는 이점이 있다. 또한, 활성영역의 형성을 위한 정렬공차는 평탄화재료를 내측 개구부(13)에 사전에 채워넣음으로써 얻어진다. 마스크(53)와 함께 얇은 커버링층의 개구부를 형성한 후에, 이어서, 질화물에칭이 평탄화재료에 대하여 선택적으로 수행될 수 있다. 예로써, 반반사층(antireflection; ARC)이 평탄화재료로 적절하다. 따라서, 트렌치(3)의 전체 단면적이 정렬공차로 이용될 수 있다.

도 15에 관하여, 격리트렌치를 형성하기 위한 제1에칭단계가 수행된다.

도 16에 관하여, 격리트렌치를 형성하기 위한 제2에칭단계가 수행되고, 이 에칭단계는 이 경우에는 실리콘질화물로 형성되는 제2유전층(12)의 재료에 대하여 선택적으로 수행된다. 상기 방법은 격리트렌치(15)가 인접한 트렌치들 사이에 자체정렬로 형성되는 것을 보장한다.

도 17에 관하여, 이어지는 공정에서, 마스크(53)가 기판표면으로부터 제거되고, 선택적으로, 평탄화재료가 개구부(13)로부터 제거되며, 개방된 격리트렌치의 열산화가 수행되며, 산화물 예를 들어, HDP산화물(고밀도 플라즈마 산화물)이 다음에 퇴적되어, 격리트렌치(15)를 형성하고, 제2유전층(12)의 내측 개구부(13)에 산화물필링(54)을 형성한다. 그 후, 표면이 CMP공정에 의하여 평탄화되고, 하드마스크(50)가 기판표면으로부터 제거된다.

도 18에 관하여, 제2유전층이 낮춰진다. 하드마스크(50) 및 제2유전층(12)은, 고온의 인산에 의하여 선택적으로 에칭될 수 있는 실리콘질화물로 이루어지기 때문에, 하드마스크의 제거도 또한 이 단계에서 수행될 수 있다. 그 후, 희생(sacrificial)산화물층이 열적으로 형성되고, 이는 활성영역(17)의 이어지는 주입시에 스크린산화물로서 작용한다. 가스상태도핑에 의한 도핑, 플라즈마도핑(PLAD) 또는 플라즈마 이온담금주입(plasma ion immersion implantation; PIII)도 가능하다. 도핑 후에, 희생산화물이 제거되고, 활성영역(17)의 표면이 성장되는 열산화물에 의하여 선택적으로 세정되고, 플루오르화수소산에 의하여 제거된다.

도 19에 관하여, 비트라인(20)이 기판표면상에 형성되어, 일부는 격리트렌치(15) 그리고 일부는 활성영역(17)상으로 비트라인(20)이 연장한다. 비트라인(20)에 있어서, 활성영역(17) 및 상부 도핑영역(19)이 비트라인에 접속된다. 그 후, 비트라인을 절연시키기 위하여, 유전물질 보호막(21)이 비트라인(20) 주위에 형성된다. 또한, 글래스층(22)이 기판(2)상에 형성되며, 상기 글래스층은 일반적으로 높게 도핑된 규산염글래스로 이루어진다. 선택적으로, 기판에 대한 확산배리어로서 작용하는 질화물을 포함하는 CVD층이 글래스층(22) 앞에 퇴적될 수도 있다. 높게 도핑된 규산염글래스는 대략 400℃ 내지 500℃의 온도에서 흐를 수 있기 때문에, 글래스층(22)이 평탄화의 역할을 한다.

도 20에 관하여, 게이트단자를 위한 콘택트홀 및 워드라인의 에칭용 마스크는 포토리소그래피단계에서 패터닝된다. 이어지는 에칭공정은 마스크로 노출되는 영역내의 도핑된 규산염글래스를 에칭하고, 실리콘질화물에 대하여 선택적이므로, 게이트단자(28)가 비트라인(21)들 사이에서 자체정렬방식으로 형성되고, 제2유전층(12)의 내측 개구부는 자동으로 노출된다. 게이트전극(23)은 전도재(28)에 의하여 워드라인(24)에 접속된다.

도 21은 저장트렌치의 6각형배열을 나타낸다. 트렌치(3)도 예시된다. 형배열은 리소그래피노광시에 이미징에러를 감소시킬 수 있기 때문에 특히 유리하다.

도 22에는 활성영역을 형성하기 위한 마스크가 예시되고, 활성영역(17)이 표 시된다.

도 23은 제1코스(course)의 비트라인을 예시하며, 상기 비트라인(20)은 나머지 비트라인들과 평행하게 연장한다.

도 24는 상기 상태를 보다 잘 나타내기 위하여 상이한 중첩을 갖는 도 21, 22, 23의 조합을 예시하며, 각 경우에, 2개의 트렌치가 활성영역(17)에 의하여 접속되고, 비트라인(20)이 일부는 활성영역(17)에 그리고 일부는 격리트렌치(15)에 걸쳐 연장된다.

도 25는 지그재그 패턴으로 배치되는 비트라인(20)의 배열의 또 다른 예시적인 실시예를 나타낸다.

도 21, 22, 25의 조합은 도 26을 참조하여 예시된다. 트렌치(3)는 활성영역(17)에 의하여 인접한 트렌치와 접속되고, 격리트렌치(15)로 둘러싸인다. 또한, 비트라인(20)의 코스가 예시되며, 이것 또한 일부는 활성영역(17) 그리고 일부는 격리트렌치(15)에 걸쳐서 연장한다. 또한, 도 24는 활성영역(17)을 길이방향으로 자르는 단면선(A)을 예시한다.

도 27은 워드라인의 코스를 예시한다.

본 발명의 한 이점은 내측 개구부(13)로 덮혀지는 실리콘질화물이 수직트랜지스터 위의 트렌치(3)에 제조된다는 것이다. 상태를 예시하기 위하여, 도 24 및 도 26은 다수의 트렌치내에 예시적인방법으로 내부개구부(13)를 각각 표시한다. 비트라인은 예를 들어, 유전물질 보호막(21)에 의하여 싸여지기 때문에, 비트라인들 사이에 게이트단자(28)를 형성할 때, 자체정렬방식으로, 내측 개구부(13)을 통하여 게이트전극(23)에 접촉되도록 형성될 수 있다. 또한, 본 발명에 따르면, 트렌치(3)가 워드라인과 비트라인의 교차부분 아래에 배치되지 않고, 오히려, 그것에 대하여 약간 벗어난 것이 유리하다.

본 발명에 따른 방법의 특별한 이점은 정렬공차가 향상되었다는 것이며, 이는 게이트단자 제조의 자체정렬공정에 의하여 가능해졌다. 따라서, 워드라인을 게이트전극에 접속시키는 것이 가능해졌다.

본 발명의 또 다른 이점은 내부개구부(13)가 위에서부터 자체정렬방식으로 개방되고, 게이트단자(28)가 자체정렬방식으로 접촉접속(contact-connect)된다는 것이다. 따라서, 최소 구조체폭보다 큰 직경을 갖는 트렌치를 구현시킬 수 있으므로, 트렌치의 캐패시턴스가 증가된다.

본 발명에 따른 방법의 또 다른 이점은 게이트산화물이 트렌치(3)로부터 성장하지 않고, 오히려 제2트렌치(63)의 에피택셜 성장층(11)위에서만 형성된다는 것이다. 본 발명에 따른 방법의 또 다른 이점은, 상부 도핑영역(19)이 활성영역(17)에 접속된다는 것이다. 또한, 비트라인(20)은 활성영역(17)상으로 연장되고, 이에 인접된다.

본 발명에 따른 방법의 또 다른 이점은 비트라인이 유전물질 보호막에 둘러싸인다는 것이다. 이것은 이어지는 산화물패터닝공정시에 에칭마스크로서 사용될 수 있기 때문에, 실리콘질화물로 유전물질 보호막(21)을 형성하는 것이 여기에서 특히 유리하다.

본 발명에 따른 방법의 또 다른 이점은 비트라인(20)위에 워드라인(24)이 형 성되어, 그 결과 워드라인과 비트라인 사이의 커플링캐패시턴스가 낮게 유지되며, 비트라인의 전체 캐패시턴스도 또한 낮아서, 메모리셀로부터의 신뢰할 수 있는 판독을 할 수 있게 한다는 것이다.

또한, 6각형배열로 저장트렌치(3)를 제공하는 것이 유리하며, 그 결과, 기판표면의 이용이 최적화되고, 트렌치캐패시터의 캐패시턴스가 증가될 수 있다.

선택적으로, 트렌치캐패시터의 카운터전극(counterelectrode)으로 매립판(buried plate)을 제공할 수 있다. 그 때문에, 예를 들어, 트렌치캐패시터의 형성시에, 도핑된 재료로 채워진 트렌치(3)로부터 기판으로 도판트가 확산된다. 또한, 인접한 트렌치캐패시터의 매립판을 접속시키는 매립웰(매립판)을 제공할 수 있다.

Claims

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메모리셀의 제조방법에 있어서,

- 기판(2)에 하부영역(4), 중앙영역(5), 상부영역(6) 및 내벽(7)을 갖는 트렌치(3)를 형성하는 단계;

- 이어서, 상기 트렌치(3)의 상기 내벽(7)상의 상기 중앙영역(5)에 절연칼라(8)를 형성하는 단계;

- 상기 트렌치(3)의 적어도 상기 하부영역(4)에 유전층(9)을 형성하는 단계;

- 상기 유전층(9)상의 상기 트렌치(3)의 상기 하부영역(4) 및 상기 절연칼라(8)상의 상기 트렌치(3)의 상기 중앙영역(5)에 적어도 부분적으로 전도성 트렌치필링(10)을 형성하는 단계;

- 상기 전도성 트렌치 필링이 배리어층(60)으로 완전히 덮혀지도록 상기 전도성 트렌치필링(10)상에 상기 배리어층(60)을 형성하는 단계;

- 상기 트렌치(3)의 상기 내벽(7) 및 상기 전도성 트렌치필링(10)상에 상기 트렌치(3)의 상기 상부영역(6)내에 에피택셜 성장층(11)을 성장시키는 단계를 포함하여 이루어지고,

상기 배리어층(60)은 상기 에피택셜 성장층(11)의 상기 에피택셜 성장시에, 상기 트렌치(3)의 상기 내벽(7)으로부터 진행하여, 측방향으로 과도하게 성장되며, 폐쇄조인트(61)가 상기 에피택셜 성장층(11)에 형성되고, 상기 폐쇄조인트는 900℃ 내지 1200℃ 사이의 온도에서 열단계(thermal step)에 의하여 어닐링되는 것을 특징으로 하는 메모리셀의 제조방법.
제16항에 있어서,

내측 개구부(13)를 가지고 있는 제2유전층(12)이 상기 에피택셜 성장층(11) 위의 상기 트렌치(3)의 상기 상부영역(6)에 형성되는 것을 특징으로 하는 메모리셀의 제조방법.
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제16항에 있어서,

제2트렌치(63)가 상기 에피택셜 성장층(11)에 형성되고, 제2유전층(12)은 에칭마스크로서 사용되며, 제3유전층(14)은 상기 제2트렌치(63)의 측벽상에 형성되는 것을 특징으로 하는 메모리셀 제조방법.
제19항에 있어서,

상기 제2트렌치(63)의 상기 제3유전층(14)에 게이트전극(23)이 형성되고, 상기 게이트전극은 적어도 상기 제2유전층(12)의 내측 개구부(13)까지 도달하는 것을 특징으로 하는 메모리셀 제조방법.
제20항에 있어서,

글래스층(22)이 상기 기판(2)위에 형성되고, 상기 글래스층으로, 상기 유전층(12)의 상기 내측 개구부(13)를 노출시키는 트렌치가 에칭되며, 상기 게이트전극(23)이 노출되는 때까지, 상기 내측 개구부(13)를 자유롭게 에칭하기 위한 에칭마스크로 상기 제2유전층(12)을 이용하여, 자체정렬 게이트단자(28)가 형성되는 것을 특징으로 하는 메모리셀 제조방법.
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