TW556338B - Memory cell having a trench and method for fabricating it - Google Patents

Memory cell having a trench and method for fabricating it Download PDF

Info

Publication number
TW556338B
TW556338B TW091104369A TW91104369A TW556338B TW 556338 B TW556338 B TW 556338B TW 091104369 A TW091104369 A TW 091104369A TW 91104369 A TW91104369 A TW 91104369A TW 556338 B TW556338 B TW 556338B
Authority
TW
Taiwan
Prior art keywords
trench
layer
patent application
scope
dielectric layer
Prior art date
Application number
TW091104369A
Other languages
English (en)
Inventor
Rolf Weis
Martin Schrems
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Application granted granted Critical
Publication of TW556338B publication Critical patent/TW556338B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

338 A7 B7 五、發明説明（1 ) 發明領域 本發明是有關於一具有一溝渠之記憶體單元，其形成一 基板中。上述溝渠適合於其中設置一溝渠電容器，以及一 垂直式選擇電晶體於上述溝渠電容器上方。 記憶體裝置（如動態隨機存取記憶體（DRAMs))例如包括 一單元陣列與一設置在上述單元陣列中之定址周邊個別記 憶體單元。 一 DRAM晶片包含一記憶體單元矩陣，其以行與列方式 設置，並以字元線與位元線來定址。藉由啟動適合之字元 線與位元線，從上述記憶體單元讀取資料或將資料寫入上 述記憶體單元中。 一 DRAM記憶體單元通常包含一電晶體，其連接到一電 容器。上述電晶體特別是包括兩個擴散區，其藉由一以一 閘極所控制之通道而彼此隔離。依據電流流動方向，一擴 散區稱為汲極區，而另一擴散區則稱為源極區。 上述擴散區中之一是連接到一位元線。另一擴散區是連 接到上述電容器，而上述閘極是連接到一字元線。藉由供 應適當電壓至上述閘極，以使經由上述通道而流動於上述 * 擴散區間之電流導通或截止之方式來控制上’述電晶體。 由於進一步記憶體裝置之縮小化，使整合密度持續地增 加。在整合密度之持續增加代表進一步減少每一記憶體單 元之可用面積。為了有效地使用可用面積，可形成上述選 擇電晶體以做為一垂直電晶體，其位於一溝渠中之一溝渠 電容器上方。美國專利第5,744,386號揭露具有一溝渠電容 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556338 A7 B7 五、發明説明（2 ) 器與一垂直電晶體之一般記憶體單元。美國專利第 5,208,657號描述有關溝渠電容器或電晶體之進一步說明。 但是，在上述習知技藝所揭露之技術中，將上述垂直電晶 體之閘極連接到一字元線與將上述垂直電晶體之汲極連接 到一位元線是有問題的。由於進一步之縮小化，有關上述 兩種連接之對準精確度之要求會因而更高。上述習知技藝 所揭露之技術之另一問題在於：摻雜劑從上述溝渠電容器 之高濃度導電溝渠填充物向上擴散至上述垂直電晶體之區 域與通道區域，進而促使上述電晶體無法使用。 本發明之目的在於提供一改良式記憶體單元，其具有一 溝渠與一可防止摻雜劑擴散之磊晶成長層。但是，本發明 之目的在於說明一用以製造上述改良式記憶體單元之方 法。 依據本發明，可藉由一記憶體單元來完成上述目的，上 記憶體單元具有： 一基板； 一溝渠，其具有一下區域、一中央區域、一上區域與一 内部牆，上述溝渠是設置在上述基板中，上述下區域是設 置在上述中央區域下方，而上述中央區域是設置在上述上 區域之下方； 一絕緣頸部，其設置在上述溝渠之内部牆上之中心區域 中； 一介電層，其設置在上述溝渠之下區域中； 一導電溝渠填充物，其設置在上述溝渠之下區域與中心 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝
556338 A7 — B7_ 五、發明説明（3 ) 區域中； 一磊晶成長層，其設置在上述溝渠之内部牆上之上區域 中與上述導電填充物上，一阻障層，其設置在上述導電溝 渠填充物與上述系晶成長層之間。 設置在上述導電溝渠填充物與上述磊晶成長層間之上述 阻障層之優點在於做為一擴散阻障層，以阻擋在上述導電 溝渠填充物中之摻雜劑或金屬與其它金屬。形成上述阻障 層之優點在於··其用以做為上述物質之阻障，但並非做為 儲存於上述溝渠電容器中之電荷之阻障。、 依據本發明之設置之優點在於提供一具有一内部開口之 第二介電層，其設置在上述磊晶成長層上方之上述溝渠之 上區域中。上述第二介電層之優點在於：以一自我對準方 式與上述第二介電層之協助，可形成一從一字元線至上述 垂直電晶體之閘極的閘極端。在此情況下，上述第二介電 層是做為一面罩，用以#刻至上述字元線之連接路徑中之 閘極。此具有下列優點：不需具有相當嚴格之對準容忍 度，以便可具有進一步縮小化之機會。 進一步優點在於，因為上述蝕刻製程自動地蝕刻上述内 部開口於上述第二介電層中，所以上述溝渠比上述接點 寬’且比上述字元線寬，以便更有效地使用上述存在之面 積。因此，用以節省更多空間之較小安全邊緣與一字元線 佈置是可能的。 再者，上述目的可藉由一種用以製造一記憶體單元之方 法來達成，上述方法包括下列步驟： -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 556338 A7 B7 五、發明説明（4 ) 形成一溝渠於一基板中，上述溝渠具有一下區域、一中 心區域、一上區域與一内部牆； 隨後形成一絕緣頸部於上述溝渠之内部牆上之中心區域 中； 形成一介電層至少於上述溝渠之下區域中； 形成一導電溝渠填充物於上述介電層上之上述溝渠之下 區域中，以及至少部分於上述絕緣頸部上之上述溝渠之中 心區域中； 形成一阻障層於上述導電溝渠填充物上； 成長一磊晶層於上述溝渠之上區域中'上述溝渠之内部 牆上以及上述導電溝渠填充物上。 在依據本發明之方法之優點中，一具有一内部開口之第 二介電層是形成於上述磊晶成長層上方之溝渠之上區域 中。上述具有内部開口之第二介電層之優點在於··一從一 字元線到上述垂直電晶體之閘極之閘極端是以自我對準方 式藉助上述第二介電層所形成。 本發明方法之進一步優點在於：在磊晶成長層之形成期 間，上述阻障層從上述溝渠之内牆橫向地超越成長前進。 因為上述磊晶層滑動於上述阻障層上，所以可減少上述磊 晶成長層中之機械應力。 本發明之另一優點在於提供一密封接合點於上述層中， 上述密封接合點是以900。(：〜1200。(：溫度之熱處理來退火 的。可替代地，上述退火處理可實施於壓力為1〇·5〜1〇·1ϋ(最 好是在1(Τ9)陶爾（Torr)之超高真空（UHV)，以及 本紙張尺度適用中國國家樣準(CNS) Α4規格(210X297公釐) ·! 裝 訂
556338 A7 B7 五、發明説明（5 ) 400QC〜900°C之溫度（最好是500°C)中。上述熱退火步驟稱 為一回流步驟（reflow step)，一方面，會導致上述磊晶成 長層之機械應力之減少，另一方面，則成導致上述密封接 合點之退火。 本發明之方法之另一優點在於：提供一第二溝渠，其形 成於上述磊晶成長層、以及一介電層，其形成於上述第二 溝渠之邊牆上。在此設置中，上述介電層為一閘極氧化 層。此情況之優點在於：上述閘極氧化層是形成於上述磊 晶成長層上，以及用以使上述電晶體之通道與閘極絕緣。 本發明之另一方法在於··上述第二溝渠是形成至上述阻 障層為止。 本發明之另一方法提供一溝渠底部絕緣層，其形成於上 述阻障層上之第二溝渠中。 再者，本發明之優點在於：一絕緣溝渠是以環繞上述記 憶體單元與一鄰近記憶體單元之方式來設置，而一主動區 是形成於上述記憶體單元與上述鄰近記憶體單元之間，其 中上述主動區摻有雜質。藉由上述設置，兩相鄰記憶體單 元是連接到一主動區，其中一位元線接點會在之後形成於 1 上述主動區上。 此外，本發明之優點在於：因為是一絕緣層上有矽 (Silicon On Insulator，SOI)電晶體之情況，所以並沒有 絕緣上述垂直電晶體之通道區絕緣。此本體端改善上述垂 直電晶體之控制行為，以及之後將藉由一適當閘極電壓而 將上述電晶體變成不導通狀態。再者，上述隔離溝渠用以 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556338 A7 ' B7 _________ 五、發明説明（6 ) 將上述記憶體單元及鄰近記憶體單元與剩餘記憶體單元絕 緣，藉此減少漏電電流。 本發明之另一有利設計在於使上述磊晶成長層具有一連 接到上述導電溝渠填充物之下摻雜區及一連接到上述主動 區之上摻雜區。上述摻雜區形成上述垂直電晶體之源極區 與沒極區。 本發明之另一較佳實施例可使一位元線位於上述主動區 上方，並接觸上述主動區。在此情況下，導引上述位元線 於上述隔離溝渠上方之區域中及上述主動區上方之區域中 (接點），藉此以後者來製造。由於上述之設置，上述位元線 會具有一低的線電容量。因為在讀取期間位元線電容量對 一記憶體單元電容量之比率應該儘可能地小，以便儲存在 上述記憶體單元之電荷可反轉上述位元線之電荷及在感測 放大器中產生一信號，所以當從上述記憶體單元讀取時， 上述之設置是特別有利的。此外，上述位元線可由低電阻 材料所形成，結果可使上述記憶體單元更快速。 本發明之另一較佳實施例在於將上述位元線包覆於一介 ,電封裝（dielectric encapsulation)中。在姓刻上述閘極端 之接觸孔期間可使用上述介電封裝以做為一自我對準蝕面 罩，因此可改善上述記憶體單元之對準容忍度。 本發明之另一優點在於提供一閘極電極，其設置在一第 三介電層上，並且至少達到一第二介電層之内部開口處。 此外，一閘極端是設置在上述閘極上，並且延伸通過上述 第二介電層之内部開口與一玻璃層（可以是一已摻雜之硼亞 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556338 A7 B7 五、發明説明（7 ) 磷矽酸鹽玻璃），其最遠可到達一字元線，上述字元線可設 置在上述玻璃層上。此設置可確保上述閘極可經由上述第 二介電層之内部開口而連接到一字元線。再者，本發明之 優點在於可以以一自我對準方式形成上述閘極端。 本發明之另一較佳範例在於：上述字元線是位於上述位 元線上方。上述設置可以使在位元線與字元線間具有一低 耦合電容量，當由於並沒有上述字元線至上述位元線之串 音而自上述記憶體單元讀取資料時，上述低耦合電容量是 明顯有利的。此外，整個位元線電容量之減少，筹致記憶 體單元速度與讀出可靠度之增加。 本發明之另一較佳範例提供一電路周邊，其具有電晶 體，這些電晶體具有閘極，而這些閘極與上述位元線是以 一製程步驟所形成的。上述電路周邊（包括上述記憶體單元 陣列之定址邏輯）之製程步驟與上述單元陣列中之層與結構 之製程步驟結合可降低一記憶體之製造成本。因此，可有 效地以一個步驟來製造上述電路周邊之電晶體之閘極與上 述單元陣列中之位元線。 ， 本發明具優點之另一記憶體單元，除了上述溝渠外，提 供具有六邊形圖案之其它溝渠之設置。此設置之優點在 於：因為上述其它溝渠之六邊形設置呈現出在一二維空間 設置中最大之封裝密度，所以可最佳地使用可利用之面 積。結果，個別溝渠可以以與其最近之溝渠同等距離方式 來設置。 個別申請專利範圍之依附項是有關於本發明之另外細部 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556338 A7 B7 五、發明説明（8 特徵。 以下，配合實施例與所附圖式來更詳細說明本發明。 圖式之簡單說明 圖1係顯示出一溝渠電容器； 圖2、3、4、5與6係顯示出圖1後之一記憶體單元之連續 製程步驟； 圖2a、3a、4a、5a與6a係顯示出圖1後之一記憶體單元 之連續製程步驟； 圖3b與4b係顯示出圖2後之一記憶體單元之連續製程步 圖3c、3d、3e、3f與3g係顯示出圖2後之一記憶體單元之 連續製程步驟； 圖3h與3i係顯示出圖3f後之一記憶體單元之連續製程步 驟； 圖7、8與9係顯示出圖6後之一記憶體單元之連續製程步 驟； 圖10、11係顯示出圖7後之一記憶體單元之第二製程步 驟； 圖12、13係顯示出圖7後之一記憶體單元之另一製程步 驟； 圖14-20係顯示出圖9、11或13後之一溝渠電容器之一連 續製程步驟； 圖21係顯示出溝渠之配置之一平面圖； 圖22係顯示出主動區之配置之一平面圖； -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 556338 A7 B7 五、發明説明（9 ) 圖23係顯示出位元線之配置之一平面圖； 圖24係顯示出記憶體單元之配置之一平面圖； 圖25係顯示位元線之另一配置之一平面圖； 圖26係顯示出記憶體單元之配置之一平面圖； 圖27係顯示出字元線之配置之一平面圖。 在圖式中，相同之元件符號代表相同或功能相同之元 件。 魏 圖1係顯示出一記憶體單元1，其包括一溝渠3，上述溝渠 3是形成於一基板2中。在此實施例中，上述基板2是由矽所 組成，上述矽可摻雜有硼、磷、砷。上述溝渠3具有一下區 域4、一中心區域5及一下區域6。再者，上述溝渠3具有一 内牆7。在上述溝渠3之中心區域5與下區域6中，一絕緣頸 部8是設置在上述内牆7上。上述絕緣頸路8通常是由氧化矽 所組成。再者，一硬面罩50是位於上述基板2上，用以做為 形成上述溝渠3之蝕刻用之一蝕刻面罩。上述硬面罩50例如 是由氮化矽所形成。在上述溝渠3之下區域4中以一介電層9 來做為上述溝渠3之内牆7之襯底。此外，上述介電層9選擇 性地可位於上述絕緣頸部8上之中心區域5及上區域6中或者 上述絕緣頸部8之下方，亦即在上述溝渠之内牆7上。再 者，以一導電溝渠填充物10來填充上述溝渠3。上述導電溝 渠填充物10例如包括已摻雜之矽、一金屬矽化物、一金屬 氧化物或一金屬，其上述金屬包括鈇、组、鎢、姑、錄及 鉬之元素。上述導電溝渠填充物10是做為一内部電容器電 極，以及上述外部基板2是做為外部電容器電極。上述電容 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556338 A7 B7 五、發明説明（10 ) 器介質是由上述介電層9所形成。 一種形成圖1中所述之記憶體單元之製造方法在於：沈積 一硬面罩50於上述基板2上，上述硬面罩50通常是由氮化石夕 所形成。例如：使用一低壓化學氣相沈積方法（Low Pressure Chemical Vapour Deposition，LPCVD)來製造 上述硬面罩50。之後，藉由微影成像與蝕刻技術來圖案化 上述硬面罩50，以及使用上述硬面罩50做為一蝕刻面罩， 以做為形成上述溝渠3之蝕刻。在形成上述溝渠3之蝕刻之 後，以一介電層9來做為後者之襯底。上述介電層9通常是 由一氧化矽、氮化矽或一氧氮化物，其是由熱與CVD方法 來形成。在隨後方法步驟中，上述絕緣頸部8是形成於上述 溝渠3之中心區域5與上區域6中。 上述基板2通常是由單晶矽所形成。上述絕緣頸部8是由 一氧化矽所構成，而上述氧化矽例如是藉由CVD製程所形 成。在上述實施例中，上述導電溝渠填充物10是由濃摻雜 之複晶矽所組成，以及可藉由CVD製程將其填入上述溝渠 中。 參考圖2，沈浸上述導電溝渠填充物1〇與絕緣頸部8，以 ’ 便將其自上述溝渠3之上區域6移除。如選#性地提供，如 上述實施例中所述，因為沈浸上述導電溝渠填充物10與絕 緣頸部8之步驟相對於上述含有氮化物之介電層是選擇性 的，所以上述介電層9起初是保留在上述溝渠3之上區域6 中。藉由一回蝕刻來實施上述沈浸製程。 參考圖3，在一隨後步驟中，將上述選擇性呈現之介電層 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 556338 A7
9自上述溝渠3之上區域6移除。結果，使上述基板2曝露在 上述溝渠3之上區域6中之内牆7上。 參考圖4，選擇性完全或部分地實施另一沈浸製程，以便 自上述上區域6與中心區域9部分地移除上述導電溝渠填充 物1〇與絕緣頸部8。同樣地，因為相對於上述介電層9選擇 性地移除上述導電溝渠填充物1〇與絕緣頸部8，所以上述介 電層9(如果呈現的話）會保留在上述上區域6與中心區域$中 之上述溝渠之内牆17上。隨後，形成一阻障層6〇於上述導 電溝渠填充物10上。上述阻障層60具有下列優點：來自上述 導電溝渠填充物10之位錯（Dislocati〇n)不會移至後面所要 形成之磊晶層11中。位錯會導致一記憶體單元之一選擇電 晶體無法關閉，以及會有大的漏電電流流經上述電晶體， 因而會在一短時間内對其儲存電容器實施放電。上述阻障 層60例如是由含有氮化物或氧化物之物質所形成。另一方 法是將一熱氮化物、一熱氧化物或一熱氧氮化物形成於上 述導電溝渠填充物10上。為了形成一熱氮化物，例如將上 述配置曝露在一製程反應室中之含氮或氨之環境，其中溫 度是在600〜1〇〇〇。(：之間，而時間大約是30分鐘。在此製程 中，以熱成長方式形成一厚度為〇·5〜2 nm間之氮化矽，以 做為上述阻障層60。此外，上述阻障層6〇之優點在於：可用 以做為包含在上述導電溝渠填充物10中之摻雜劑、金屬與 雜質之擴散阻障層。 可做為上述阻障層60之合適物質為金屬矽化物（例如：金 屬矽化鈦、金屬矽化鈷與金屬矽化鎢）以及金屬與金屬化合 -14 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556338 A7 B7__ 五、發明説明（12 ) 物（例如··鎢 '氮化鎢與氮化敛）。上述物質亦允許一選擇性 磊晶製程，上述磊晶並非成長於上述氮化鎢或氮化鈦上， 但是從上述溝渠3之内牆7橫向地超越成長前進。 可以一金屬矽化物層來形成上述阻障層60，例如：藉由 化學氣相沈積（CVD)或物理氣相沈積（PVD)形成一厚度為 10-40 nm之金屬層（例如:鈦或鎢）^之後，在一含有氮之環 境中實施一金屬矽化步驟，其中溫度大約為700°C，而處理 時間是在10-60秒之間。在此製程中，上述沈積之金屬層與 位於其下方之矽反應，以形成一金屬矽化物。剩餘金屬部 分保留在一例如由氧化矽或氮化矽所形成之層上，而不會 成為一化合物《然後，藉由使用溫度大約為65〇c(H〇t Huang A)之Η2〇/ΝΗ4〇Η/Η202(比率 5/1/1)之清除步驟來 移除上述金屬。接著選擇性地在一溫度大約為85〇eC之含氮 之環境中實施熱處理步驟，以便改善上述金屬矽化物之導 電率。之後’可使用Huang A B(SC1/SC2)實施清洗步 驟，以便移除粒子與雜質。 上述阻障層例如可以藉由摻雜來形成。如果上述導電溝 •渠填充物10是由例如複晶矽所形成，則之後將做為摻雜劑 之氮、鎢或碳引入到上述導電溝渠填充物中·，以形成上述 阻障層60。 例如可藉由電裝摻雜或離子佈植法在小於1 keV之加速能 量下η施上述摻雜。上述是相對於超低離子佈植，用以形 成淺摻雜區域。 參考圖5，在一蠢晶步驟中，一蟲晶成長層^是成長於上 -15- 1本紙張尺度適用中國國豕標準(CNS) Α4規格(210Χ 297公ϋ '---" 556338 A7 B7 五、發明説明（13 ) 述溝渠3之上區域5與中心區域6中。在此情況下，上述磊晶 成長石夕是成長於已呈現之矽上。因為上述導電溝渠填充物 1〇是由上述阻障層60所覆蓋，所以上述磊晶成長矽是以環 狀結構橫向地超越成長並自上述溝渠3之内牆7前進，一密 封接合點61是形成於上述磊晶成長矽之不同成長前部彼此 接合之處。在成長製程前，可在溫度大約為9〇〇cc及壓力大 約為2〇陶爾下實施一氫預烘（hydr〇gen Prebake)製程。在 此情況下’清洗一矽層之表面，例如··去除氧化矽。例如 在溫度為900〇C下使用流量為iso sccm/120 sccm/l〇 slm、壓力為15陶爾之氣體SiH2Cl2/Iici/H2來成長上述磊 晶層。 為了減少邊緣四周之機械應力，在磊晶層成長期間，使 用回流（reflow)步驟。例如在一氫氣環境、溫度為900°C與 1100°C之間（最好為l〇5〇°C)、流量為15 slm之H2之製程 反應室中實施一回流步驟約1〇〜6〇秒之時間。 在超高真空中溫度大約為5〇〇。(：使用矽甲烷或Si2H6做為 前置物質（precursor)，來選擇性地成長上述磊晶層。在此 情況下’ 1(Γ3與1〇·7陶爾間之壓力是合適的，1〇-5陶爾之壓 力是最佳的。可同樣地在壓力為10·9陶爾之超高真空中實施 退火（回流）。使用大約5〇〇。(：之低溫是有利的，因為此包含 較小溫度預算（temperature budget)，藉此可在上述溝渠電 容器中使用一具有高介電常數之電容器介電質。上述回流 使上述蠢晶成長層流動，而可保持上述磊晶成長層之單晶 結構。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556338 A7 B7 五、發明説明（14 ) 上述矽層之磊晶成長與上述磊晶成長層之退火（回流）之製 程步驟是可以依所需重覆實施，以便製造出一具有期望厚 度之蠢晶成長層’而不會有一密封接合點。 需要具有一厚度為上述溝渠直徑一半之磊晶層，以便用 以上述磊晶成長層11來填充上述溝渠3之上區域6。因此， 所需之具有一厚度為10-100 nm之選擇性成長之矽磊晶層 是依據上述溝渠3之剖面而定。藉由上述成長製程，可避免 上述密封接合點61以及在上述導電溝渠填充物10上方形成 一單晶矽方塊。上述方塊是以無縫及不會有位錯方式經由 上述溝渠3之内牆7連接到上述基板2。之後，在上述矽方塊 中形成上述垂直電晶體。 圖6係描述在上述導電溝渠填充物1〇上之阻障層60。上述 以磊晶方式成長之單晶矽方塊11是形成於上述阻障層60 上。 圖2a係描述一方法，其中沈浸上述導電溝渠填充物1〇與 保留上述絕緣頸部8。 相對於圖3a來描述上述絕緣溝渠之部分變薄情形。如果 上述絕緣頸部具有一大約為40 nm之厚度，之後例如以濕餘 ’ 刻方式去除大約30 nm之厚度。參考圖4a，’再次沈浸上述 導電溝渠填充物10，以及形成上述阻障層60(例如配合圖4 所示）。保形地蝕刻上述絕緣頸部8，以部分地曝露上述溝 渠3之内牆7。以變薄方式部分地保留上述絕緣頸部8於上述 阻障層60上方。 依據圖5a，隨後形成上述磊晶成長層11(配合如圖5所 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556338 A7 B7
五、發明説明（15 ) 示）。 之後’依據圖6a，實施一沈浸步驟，上述步驟並配合圖6 所述來執行。 圖2a之後所進行之另一方法描述於圖3b中。起初保留整 個上述絕緣頸部8於上述溝渠3中，並且較深地沈浸上述導 電溝渠填充物1〇 ^之後，沈積上述阻障層60於上述整個面 積’以及填充一光阻填充物64於上述溝渠中，並沈浸上述 光阻填充物64。 參考圖4b，上述阻障層自上述硬面罩5〇之表面去除，並 且保留於上述溝渠3中，其中以上述光阻填充物64防止上述 阻障層60被蝕刻。之後，上述絕緣頸部8自上述溝渠3之邊 牆7去除。在此情況下，形成上述阻障層，以便使其在剖面 部分形成U形或杯形形狀。然後，實施依據圖5與隨後之方 法步驟。 依據圖3c之另一方法只在上述絕緣溝渠形成之後，形成 上述介電層。之後，以上述導電溝渠填充物來填充上述溝 渠’其中上述導電溝渠填充物是沈浸在上述溝渠3之上區域 6中。 依據圖3 d ’隨後，例如藉由濕化學餘刻將上述介電層9選 擇性地自上述上區域6中之絕緣頸部8去除。 參考圖3 e，再次沈浸上述導電溝渠填充物1 〇，然後形成 上述阻障層60。 依據圖3f，將上述絕緣頸部8自上述上區域6去除，並且 曝露上述溝渠3之内牆7。 -18 本紙張尺度埯用中國國家標準(CNS) A4规格(210X297公釐）
裝 訂
556338 A7 B7 五、發明説明（16 ) 圖3g顯示出：上述介電層9已自上述絕緣頸部去除，上述 步驟例如可藉由濕蝕刻方式來實施。 在圖3f後之另一方法描述於圖3h中。將一光阻填充物64 填入上述溝渠3中，並對其實施回蝕刻。之後，去除沒有受 上述光阻填充物64保護之介電層9部分，然後去除上述光阻 填充物64。 之後，實施依據圖4-20及相關描述之個別方法步驟。 參考圖7，沈積一第二介電層12。上述介電層12例如是藉 由一 CVD製造所形成之一矽氮化層。上述第二介電層12例 如是以保形方式所沈積而成。 參考圖8，實施一異向性氮化矽蝕刻，以便將上述第二介 電層12自上述硬面罩50去除，並且至少保留在上述溝渠3之 上區域6中之第二介電層12部分以做為一橫向邊緣間隔物。 上述第二介電層12具有一内開口 13。之後，以上述第二介 電層12做為一蝕刻面罩，來實施一矽蝕刻。實施上述矽蝕 刻步驟，以形成一第二溝渠63於上述磊晶成長層11中。然 後，藉由佈植法形成下摻雜區域18與上摻雜區域19。隨 後，形成一第三介電層14於上述第二溝渠63中之磊晶成長 層11。例如：藉由熱氧化法來實施。之後，上述第三介電 層14是做為一閘極氧化層。 此外，描述上述下摻雜區域18與上摻雜區域19於圖9中。 在上述區域之佈植後，以熱處理步驟來活化上述區域。之 後，一閘極電極23形成於上述基板表面。在一隨後之化學 機械式研磨（CMP)製程中，將上述閘極電極23自上述基板 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
-裝 訂
556338 A7 ____^_B7 五、發明説明（17 ) 表面去除，並且至少保留在上述第三介電層14上方之溝渠3 中之閘極電極23部分。 參考圖10，描述一在圖7後之製程。首先，實施一異向性 氮化矽钱刻，以便將上述第二介電層12自上述硬面罩50去 除，並且至少保留在上述溝渠3之上區域6中之第二介電層 12部分，以做為一橫向邊緣間隔物。在此情況下，上述第 二介電層具有一内開口 13。相較於圖8，在此情況下，實施 上述磊晶成長層11之钱刻，並且是以將形成於上述製程中 之第二溝渠63延伸至上述阻障層60方式來實施。之後，實 施佈植，以形成上述下摻雜區域18與上摻雜區域19。再 者’形成上述第介電層14，以做為一閘極氧化層。隨後， 藉由如上所述之方法步驟形成上述閘極電極23。 參考圖12，描述在圖10後之另一製程。在此情況下，額 外形成一溝渠底部絕緣部62於上述第二溝渠63中。在此情 況下，上述溝渠底部絕緣部62之優點在於：一隨後所形成 之閘極箪極23與上述導電溝渠填充物1〇是彼此絕緣的。為 了形成上述溝渠底部絕緣部62，例如沈積一保形之氧化 層，以便以矽氧化物填充上述第二溝渠63。之後，藉由一 化學機械式研磨製程自上述硬面罩50之表面去除上述氧化 矽層，以及藉由一沈浸製程將上述氧化矽沈浸於上述第二 介電溝渠63中，藉此產生上述溝渠底部絕緣部62。 參考圖13，依據以上所述之方法來製造上述閘極電極 23 ° 參考圖14，沈積一面罩53於上述基板上，並且圖案化上 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 五、發明説明（18 ) 述面罩53，以便曝露上述下面結構之部分。在此情況下， 上述面罩53疋以覆盍一所要形成之主動區17以及不會覆蓋 稍後所要形成之絕緣溝渠15處之表面區域的方式來設置。 優點在於：以至少曝露上述第二介電層12部分之方式來選 1開口於上述面罩53中。優點在於：上述第二介電層12之 橫向間隔之寬度可用以做為對準容忍度。再者，形成上述 主動區之對準容忍度是藉由事先以平坦化物質來填充上述 内開口 13方式來完成的。在以上述面罩52來形成一薄覆蓋 層之開口後，選擇性地相對於上述平坦化物質實施一隨後 氧化物蝕。例如：一抗反射層（antireflecti〇n ARC) 適合做為平坦化物質。結果，上述溝渠3之整個剖面面積可 用以做為對準容忍度。 參考圖15，實施一用以形成上述絕緣溝渠之第一蝕刻步 驟。 參考圖16，實施一用以形成上述絕緣溝渠之第二蝕刻步 驟，上述蝕刻步驟是選擇性地相對於上述第二介電層12之 物質來實施的，其中上述第二介電層在此情況中是以氮化 矽所形成的。上述方法可確保上述絕緣溝渠15是以一自我 對準方式形成於相鄰之溝渠中。 參考圖17，在一隨後製程中，自上述基板表面去除上述 面罩5 3 ,以及選擇性地，自上述開口丨3去除上述平坦化物 質、實施上述已開口之絕緣溝渠之熱氧化處理及隨後形成 氧化物（例如·一南在、度電装氧化物（High Density Plasma Oxide))，其形成上述絕緣溝渠15及形成上述氧化 •21 · 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱） 556338 A7 B7 五、發明説明（19 物填充物54於上述第二介電層12之内開口 13中。之後，藉 由一化學機械式研磨製程平坦化上述表面，並且將上述硬 面罩50自上述基板表面去除。 參考圖18，沈浸上述第二介電層12。因為上述硬面罩50 與第二介電層12是由氮化矽所組成（其可以以磷酸選擇性地 蝕刻），所以亦可在此步驟中實施上述硬面罩之去除。之 後，以熱製程方式成長一犧牲氧化層，其在上述主動區17 之一隨後佈植期間用以做為一遮蔽氧化物。可藉由氣相摻 雜、電漿摻雜或電漿離子浸入佈植來實施摻雜。在此摻雜 之後，去除上述犧牲氧化物，並且可選擇性地藉由一成長 之熱氧化物來清洗上述主動區17之表面及藉由氟化氫酸來 去除上述表面。 參考圖19，形成一位元線20於上述基板表面上，以便上 述位元線2 0部分位於上述絕緣溝渠15上以及部分位於上述 主動區17上。上述主動區17與上述上摻雜區19是連接到上 述位元線20。之後，在上述位元線20周圍形成一介電封裝 21，以便使後者絕緣。再者，形成一玻璃層22於上述基板2 上，上述玻璃層22是由一濃摻雜矽酸鹽玻璃所組成。選擇 性地，可在上述玻璃層22之前形成一做為上述基板之擴散 阻障層之含氮CVD層。因為上述濃摻雜矽酸鹽玻璃在溫度 大約400〜500°C間是可流動的，所以上述玻璃層22是平坦 化的。 參考圖20，在一微影成像步驟中圖案化上述閘極端之字 元線與接觸孔之蝕刻用之一面罩。隨後蝕刻步驟用以蝕刻 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
-裝 訂
556338 A7 B7 五、發明説明（2〇 ) 未被上述面罩所覆蓋之區域中之上述已摻雜矽酸鹽玻璃， 並且相對於氮化矽是可選擇的，以便以自我對準方式形成 上述閘極端2 8於上述位元線2 1之間以及自動地曝露上述第 二介電層12之内開口。在此步驟期間曝露上述閘極電極 23。上述閘極電極23是藉由一導電物質28連接到一字元線 24 〇 圖21顯示出儲存溝渠之六角形配置。同樣地，描述上述 溝渠3。因為上述六角形配置可減少在微影曝光中之成像誤 差，所以上述六角形配置特別受到喜愛。 在圖22中，描述一用以形成上述主動區之面罩，以及標 記一主動區1 7。 圖23係描述一第一路徑之位元線，上述位元線2〇平行於 剩下之位元線。 圖24係描述具有不同疊放之圖21、22、23之結合，以便 指示上述較佳情況，在每一情況中，兩個溝渠是以一主動 區17來連接，而上述位元線20是部分位於上述主動區17與 上述隔離溝渠15上。 圖25係顯示出一位元線配置之另一實施例，上述位元線 1 20是以z字型圖案來配置。 相關於圖26，來描述圖21、22、25之結合。上述溝渠3 是以上述主動區17連接到一鄰近溝渠，並且由上述隔離溝 渠15所圍繞。此外，描述上述位元線20之路徑，其部分位 於上述主動區17與上述隔離溝渠15上。此外，圖24描述一 剖面線，其以縱方向切入上述主動區17。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556338 A7 B7 五、發明説明（21 圖27係描述上述字元線之路徑。 本發明之一優點在於：製造一具有一内開口 13之氮化矽 蓋層於上述垂直電晶體上方之溝渠3中。為了描述此情況， 圖24與26中之每一圖示以範例來描述一些溝渠中之内開口 13。因為上述位元線是由一介電封裝2 1所包覆，所以例如 當在上述位元線之間且經由上述内開口 13形成上述閘極端 時，可以一自我對準方式形成對上述閘極電極23之接觸 點。此外，本發明之優點在於：上述溝渠3並不會設置在字 元線與位元線之相交處下方，但相對其做些許補償。 本發明之方法之特別優點在於··上述閘極端之自我對準 製程可使對準容忍度之增加成為可能。結果，可將上述字 元線連接到上述閘極電極。 本發明之另一優點在於··以一自我對準方式來形成上述 内開口 13，以及上述閘極端28是以一自我對準方式來形成 接觸連接。結果，使上述溝渠具有比最小結構寬度大之直 徑成為可能，以便增加上述溝渠之電容量。 依據本發明之方法之另一優點在於··上述閘極氧化物不 會從上述溝渠處成長，但只形成於上述第二溝渠63中之磊 晶成長層11。依據本發明之方法之另一優點在於：上述上 摻雜區域19是連接到上述主動區17。此外，上述位元線20 位於上述主動區17上，並且與其鄰接。 依據本發明之方法之另一優點在於：上述位元線是由一 絕緣封裝所包圍。特別優點在於：因為介電封裝21在隨後 氧化圖案化製程期間可做為一蝕刻面罩，所以上述介電封 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
556338 A7 B7 五、發明説明（22 ) 裝2 1是由氮化石夕所形成。 依據本發明之方法之另一優點在於··形成上述字元線24 於上述位元線20之上方，結果可維持上述字元線與位元線 間之耦合電容量於較低之值，並且上述位元線之全部電容 量亦會較低，如此可增加自上述記憶體單元讀取之可靠 性。 再者，本發明之優點在於：提供是一以六角形設置之儲 存溝渠3 ’結果可最佳化使用上述基板表面，以及增加上述 溝渠電容器之電容量。 可任意地提供一掩埋層以做為上述溝渠電容器之對電極 (Counterelectrode)。最後，例如在上述溝渠電容器之形成 期間，摻雜劑是從上述溝渠3而擴散至上述基板，其中上述 溝渠是以一已摻雜物質來填充。再者，可提供一用以連接 鄰近溝渠電容器之掩埋板之掩埋井區（掩埋層）。 元件符號說明 1 記憶體單元 2 基板 3 溝渠 ' 4 下區域 5 中央區域 6 上區域 7 内牆 8 絕緣頸部 9 介電層 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556338 A7 B7 五、發明説明（23 ) 10 導電溝渠填充物 11 蠢晶成長層 12 第二介電層 13 内開口 14 第三介電層 15 隔離溝渠 16 鄰近記憶體單元 17 主動區 18 下摻雜區域 19 上摻雜區域 20 位元線 21 介電封裝 22 玻璃層 23 閘極電極 24 字元線 25 電路周邊 26 電晶體 28 閘極端 ' 29 另一溝渠 50 硬面罩 53 面罩 54 氧化物填充物 60 阻障層 61 密封接合點 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556338 A7 B7 五、發明説明（24 ) 62 溝渠底部絕緣部 63 第二溝渠 64 光阻填充物 A 剖面線 B 另一剖面線 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 修正I 補充ί A BCD 556338 第091104369號專利申請案 中文申請專利範圍替換本(92年7月) 六、申請專利範圍 1. 一種記憶體單元，其具有： 一基板（2); 一溝渠（3)，其具有一下區域（4)、一中心區域（5)、一上 區域（6)及一内牆（7)，並且是設置在該基板（2)中，該下 區域（4)是設置在該中心區域（5)之下方，而該中心區域（5) 是設置在該上區域（6)之下方； 一絕緣頸部（8)，其設置在該溝渠（3)之内牆（7)上之中心 區域（5)中； 一介電層（9)，其設置在該溝渠（3)之下區域（4)中； 一導電溝渠填充物（1〇)，其設置在該溝渠（3)之下區域 (4)與中心區域（5)中； 一磊晶成長層（11)，其設置在該溝渠（3)之内牆（乃上之 該溝渠（3)之下區域（6)中；以及 ί阻障層（60)，其設置在該導電溝渠填充物（1〇)與該磊· 晶成長層（11)間。 2 如申請專利範圍第1項之記憶體單元，其特徵在於·· 一具有一内部開口（13)之第二介電層（12)是設置在該磊 晶成長層（11)上方之溝渠（3)之上區域（6)中。 3. 如申請專利範圍第1或2項之記憶體單元， 其特徵在於 一第二溝渠（63)是設置在該磊晶成長層（11)中。 4. 如申請專利範圍第3項之記憶體單元， 其特徵在於 該第二溝渠（63)到達該阻障層（60)。 O:\76\76810-92071lDOa 5 小 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    請專利範圍 5· 如申請專利範圍第3項之記憶體單元， 其特徵在於 一溝渠底部絕緣部（62)是設置在該第二溝渠（63)中之阻 障層（60)上。 6· 如申請專利範圍第4項之記憶體單元， 其特徵在於 一溝渠底部絕緣部（62)是設置在該第二溝渠（63)中之阻 障層（60)上。 7 如申請專利範圍第2項之記憶體單元， 其特徵在於 一第三介電層（14)是設置在該第二介電層（丨2)下方之磊 晶成長層（11)上。 & 如申請專利範圍第2項之記憶體單元， 其特徵在於 一隔離溝渠（15)是以包圍該記憶體單元（1)與一鄰近記 憶體單元（16)方式來設置，以及一主動區（17)是形成於該 p己憶體早元（1)與該鄰近€憶體早元（1 6)之間，而該主動 區捧雜有雜質。 9. 如申請專利範圍第1項之記憶體單元， 其特徵在於 該磊晶成長層（11)具有一連接到該導電溝渠填充物（1〇) 之低摻雜區（18)與一連接到該主動區（17)之上摻雜區 (19) 〇 10·如申請專利範圍第8項之記憶體單元， O:\76\76810-920711 DOO 5 _ 2 _ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    裝 t 556338 A B c D I 正充 爹_ 々、申請專利範圍 其特徵在於 一位元線（20)經過該主動區（17)上方，並且接觸該主動 區（17)。 11.如申請專利範圍第10項之記憶體單元， 其特徵在於 該位元線（20)是以一介電封裝（21)來包覆。 12 如申請專利範圍第1項之記憶體單元， 其特徵在於 一玻璃層（22)是設置在該基板（1)上方。 13. 如申請專利範圍第7項之記憶體單元， 其特徵在於 一閘極（23)是設置在第三介電層（14)上，並且至少到達 該第二介電層（12)之内部開口（13)處。 14. 如申請專利範圍第13項之記憶體單元，其特徵在於 一閘極端（28)是設置在該閘極電極（23)上，並且延伸經 過該第二介電層（12)之内部開口（13)，並且經過該玻璃層 (22)而到達一字元線（24)處。 15. 如申請專利範圍第14項之記憶體單元， 其特徵在於 該字元線（24)經過該位元線（20)上方。 16. 如申請專利範圍第1項之記憶體單元， 其特徵在於 其它溝渠是以六邊形方式設置在該溝渠（3)旁。 17. —種製造一記憶體單元（1)之方法，具有下列步驟： O:\76\76810-9207ll DOC\ 5 - 3 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556338 A B C 一 修上， 補充 六、申請專利範圍 形成一溝渠（3)於一基板（2)中，該溝渠（3)具有下區域 (4)、一中心區域（5)、一上區域（6)與一内牆（7); 隨後形成一絕緣頸部（8)於該溝渠（3)之内牆（7)上之中心 區域（5)中； 形成一介電層（9)至少於該溝渠（3)之下區域（4)中； 形成一導電溝渠填充物（10)於該介電層（9)上之溝渠（3) 之下區域（4)中及至少部分於該絕緣頸部（8)上之溝渠（3) 之中心區域（5)中； 形成一阻障層（60)於該導電溝渠填充物（10)上； 形成一磊晶成長層（11)於該溝渠（3)之上區域（6)中、該 溝渠（3)之内牆（7)上及該導電溝渠填充物（10)上。 1& 如申請專利範圍第17項之方法， 其特徵在於 一具有一内部開口（13)之第二介電層（12)是形成於該磊 晶成長層（11)上方之溝渠（3)之上區域（6)中。 t 19. 如申請專利範圍第17或18項之方法， 其特徵在於 在形成該磊晶成長層（11)期間，該阻障層（60)從該溝渠 (3)之内牆（7)橫向地超越成長前進。 20. 如申請專利範圍第17或18項之方法， 其特徵在於 一密封接合點（61)是形成於該磊晶成長層（11)中，該密 封接合點以900QC與1200°C間之溫度之熱處理來退火。 21. 如申請專利範圍第17或18項之方法， O:\76\76810-920711 DOCN 5 - 4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 556338 申請專利範圍 22. 23. 其特徵在於 一第二介電層（63)是形成於該層（11)中，該第二介電層 (12) 是用以做為一蝕刻面罩，以及一第三介電層是形 成於該第二溝渠（63)之邊牆上。 如申請專利範圍第21項之方法， 其特徵在於 一閘極（23)是形成於該第二溝渠（63)中之第三介電層 (14)上，該閘極至少達到該第二介電層（12)之内部開口 (13) 處。 如申清專利範圍第2 2項之方法， 其特徵在於 一玻璃層（22)是形成於該基板（2)上方，在該玻璃層中 蝕刻形成一溝渠，該溝渠曝露該介電層（12)之内部開口 (1 3)，並且使用該第二介電層（丨2)做為一蝕刻面罩，用以. 蝕刻形成該内部開口（13)，直到該閘極（23)曝露為止，形 成一自我對準閘極端（28)。 O:\76\76810-920711 DOC\ -5 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公釐)
TW091104369A 2001-03-09 2002-03-08 Memory cell having a trench and method for fabricating it TW556338B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10111499A DE10111499C1 (de) 2001-03-09 2001-03-09 Speicherzelle mit einem Graben und Verfahren zu ihrer Herstellung

Publications (1)

Publication Number Publication Date
TW556338B true TW556338B (en) 2003-10-01

Family

ID=7676945

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091104369A TW556338B (en) 2001-03-09 2002-03-08 Memory cell having a trench and method for fabricating it

Country Status (7)

Country Link
US (1) US7067372B2 (zh)
EP (1) EP1366516A2 (zh)
JP (1) JP3923014B2 (zh)
KR (1) KR100706918B1 (zh)
DE (1) DE10111499C1 (zh)
TW (1) TW556338B (zh)
WO (1) WO2002073694A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6821864B2 (en) * 2002-03-07 2004-11-23 International Business Machines Corporation Method to achieve increased trench depth, independent of CD as defined by lithography
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
DE102004046697B4 (de) * 2004-09-24 2020-06-10 Infineon Technologies Ag Hochspannungsfestes Halbleiterbauelement mit vertikal leitenden Halbleiterkörperbereichen und einer Grabenstruktur sowie Verfahren zur Herstellung desselben
US7694262B2 (en) * 2007-06-25 2010-04-06 International Business Machines Corporation Deep trench capacitor and method of making same
US7812388B2 (en) * 2007-06-25 2010-10-12 International Business Machines Corporation Deep trench capacitor and method of making same
US7892939B2 (en) * 2008-03-06 2011-02-22 Infineon Technologies Ag Threshold voltage consistency and effective width in same-substrate device groups
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR101950002B1 (ko) * 2012-07-30 2019-02-20 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN114914243A (zh) * 2020-05-08 2022-08-16 福建省晋华集成电路有限公司 存储器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208657A (en) * 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US5100823A (en) * 1988-02-29 1992-03-31 Motorola, Inc. Method of making buried stacked transistor-capacitor
US5559350A (en) * 1992-07-08 1996-09-24 Kabushiki Kaisha Toshiba Dynamic RAM and method of manufacturing the same
US5641694A (en) * 1994-12-22 1997-06-24 International Business Machines Corporation Method of fabricating vertical epitaxial SOI transistor
US6180975B1 (en) * 1998-10-30 2001-01-30 International Business Machines Corporation Depletion strap semiconductor memory device
US6194736B1 (en) * 1998-12-17 2001-02-27 International Business Machines Corporation Quantum conductive recrystallization barrier layers
DE19911149C1 (de) 1999-03-12 2000-05-18 Siemens Ag Integrierte Schaltungsanordnung, die eine in einem Substrat vergrabene leitende Struktur umfaßt, die mit einem Gebiet des Substrats elektrisch verbunden ist, und Verfahren zu deren Herstellung
US6333533B1 (en) * 1999-09-10 2001-12-25 International Business Machines Corporation Trench storage DRAM cell with vertical three-sided transfer device
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
DE10011889A1 (de) * 2000-03-07 2001-09-20 Infineon Technologies Ag Speicherzelle mit Graben und Verfahren zu ihrer Herstellung
DE10045694A1 (de) * 2000-09-15 2002-04-04 Infineon Technologies Ag Halbleiterspeicherzelle mit Grabenkondensator und Auswahltransistor und Verfahren zu ihrer Herstellung

Also Published As

Publication number Publication date
JP3923014B2 (ja) 2007-05-30
EP1366516A2 (de) 2003-12-03
KR20030088454A (ko) 2003-11-19
US7067372B2 (en) 2006-06-27
US20040079990A1 (en) 2004-04-29
WO2002073694A3 (de) 2003-02-06
WO2002073694A2 (de) 2002-09-19
JP2004524695A (ja) 2004-08-12
DE10111499C1 (de) 2002-07-11
KR100706918B1 (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
US8053307B2 (en) Method of fabricating semiconductor device with cell epitaxial layers partially overlap buried cell gate electrode
JP3795386B2 (ja) トレンチ型ｄｒａｍユニットの製造方法
US7569878B2 (en) Fabricating a memory cell array
US20160307908A1 (en) Metal-semiconductor alloy region for enhancing on current in a three-dimensional memory structure
JP3878019B2 (ja) トレンチコンデンサと選択トランジスタとを有するメモリおよびその製造方法
TWI300973B (en) Method for forming a semiconductor device
JP2004530300A (ja) 窪み付きｇａｔｄｒａｍトランジスタおよび方法
US20140306278A1 (en) Semiconductor device with buried bit line and method for fabricating the same
KR101355858B1 (ko) 수직형 트랜지스터의 매몰 비트라인 형성방법
JP2012019200A (ja) 垂直型トランジスタと埋め込みビットラインとを有する半導体メモリ素子及びその製造方法
US6319772B1 (en) Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer
JP2004509469A (ja) トレンチキャパシタと選択トランジスタとを備えた半導体メモリーセル、および、その製造方法
US20040248364A1 (en) Method of forming a memory cell with a single sided buried strap
TW556338B (en) Memory cell having a trench and method for fabricating it
TW418507B (en) A semiconductor device
JP4221214B2 (ja) 半導体装置の製造方法
TW560010B (en) Method for etching a layer in a trench and method for fabricating a trench capacitor
KR101160036B1 (ko) 반도체 소자의 형성 방법
JP4197576B2 (ja) 半導体装置の製造方法
US7223651B2 (en) Dram memory cell with a trench capacitor and method for production thereof
US20020123208A1 (en) Method of fabricating a self-aligned shallow trench isolation
US6326262B1 (en) Method for fabricating epitaxy layer
JP3950547B2 (ja) 低いビット線間結合容量を有する低抵抗ビット線構造の製造方法
JP2012069864A (ja) 半導体装置の製造方法
US6251769B1 (en) Method of manufacturing contact pad

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent