JP2012069864A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート絶縁膜の形成を１０００℃以上で行う場合に、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させる。
【解決手段】初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板に素子分離領域３を形成し、ゲート絶縁膜５ａを１０００℃以上の熱酸化により形成した後、酸素をイオン注入して熱処理することで、ＢＭＤ層３０を素子分離領域３の底面よりも下方に形成する。
【選択図】図４

Description

本発明は、半導体装置の製造方法に関し、詳しくは、半導体装置の歩留り低下の原因となる結晶欠陥や不純物汚染を取り除くゲッタリングサイトを、制御性良く形成する方法に関する。

半導体装置の製造工程においては、鉄（Ｆｅ）、ニッケル（Ｎｉ）等の重金属の汚染に起因した特性劣化を回避するために、ゲッタリングの技術が用いられている（特許文献１）。特に、半導体基板中に発生する酸素析出物を核として形成されるＢＭＤ（Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）を用いたＩＧ（Ｉｎｔｒｉｎｓｉｃ Ｇｅｔｔｅｒｉｎｇ）技術は、重金属の汚染対策として有効である。ＢＭＤは半導体装置の製造工程中に、初期状態（デバイスの製造開始前の状態）で半導体基板に含有されている酸素の濃度に応じて形成される。また、あらかじめ酸素をイオン注入して熱処理を行った半導体基板を準備し、ゲッタリングサイトを形成してから半導体装置の製造を開始する方法も知られている（特許文献２）。

一方、微細化に適した素子分離領域として、半導体基板に形成した溝の内部に絶縁膜を埋設したＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が一般的に用いられている。ＳＴＩを備えた半導体装置では、ＭＯＳトランジスタのゲート絶縁膜を形成する際に、１０００℃以上の温度で形成することにより半導体装置の特性を向上させることが可能となる（特許文献３）。

特開平１０−２２３６４１号公報 特開平４−３６８１３１号公報 特開２００４−６４０３６号公報

微細化の進展に伴い、ＭＯＳトランジスタの短チャネル効果が顕在化している。短チャネル効果の抑制のためには、ＭＯＳトランジスタのソース／ドレイン電極として機能する不純物拡散層を形成した後のトータル熱処理量（熱負荷）を減らすことが効果的である。

一方、熱処理量の低減に伴い、製造工程中にゲッタリングに十分なＢＭＤを形成することは困難となる。そこで、ＢＭＤの密度を増加させるには、半導体基板に初期状態で含まれている酸素濃度を濃くする方法がある。しかしながら、半導体基板中の酸素濃度を濃くすると、ゲート絶縁膜の形成において１０００℃以上の熱処理を行った場合に、Ｇｒｏｗ−ｉｎ欠陥が発生しやすくなると言う問題があった。Ｇｒｏｗ−ｉｎ欠陥には、例えばＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）と呼ばれる正八面体構造の結晶欠陥が該当する。ＣＯＰは、空孔の凝集によってできた結晶欠陥（ボイド欠陥）である。このようなＧｒｏｗ−ｉｎ欠陥が半導体基板の表層に発生すると、例えば、ゲート絶縁膜の耐圧や長期信頼性を劣化させ、半導体装置の製造工程における歩留り低下の原因となることが知られている。通常、ゲート絶縁膜の形成に際しては、比較的長い時間の間、高温にさらされることになるためＧｒｏｗ−ｉｎ欠陥が発生しやすい。

このように従来の方法では、ゲート絶縁膜の形成を１０００℃以上で行う場合には、Ｇｒｏｗ−ｉｎ欠陥の発生の抑制と、ＢＭＤを用いたゲッタリング効果の向上を両立させることが困難であった。

そこで、本発明では、低酸素濃度の半導体基板を用い、１０００℃以上の温度でのゲート絶縁膜の形成後に、イオン注入で半導体基板内に酸素を導入した後に、熱処理を行ってＢＭＤ層を形成する。

すなわち、本発明の一実施形態によれば、
初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板を準備する工程と、
前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
前記半導体基板表面を、１０００℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
１０００℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてＢＭＤ層を形成する工程と
を有する半導体装置の製造方法が提供される。

低酸素濃度の半導体基板を用いてＭＯＳトランジスタを形成することにより、１０００℃以上の温度でゲート絶縁膜を形成する場合でも、Ｇｒｏｗｎ−ｉｎ欠陥の発生を抑制できる。

また、高温で処理されるゲート絶縁膜の形成後に、酸素のイオン注入を用いたＢＭＤ層を素子分離領域の底面よりも下方の領域に形成することで、ゲッタリングの効果を向上できる。

本発明により、Ｇｒｏｗｎ−ｉｎ欠陥の発生の抑制と、ゲッタリング能力向上の両立が可能となる、これにより、微細化した半導体装置の製造歩留りを低下させることなく、高性能な半導体装置を形成できる。

本発明の半導体装置の一実施形態に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図である。 図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の一実施形態に係るＤＲＡＭ素子の製造工程を説明する図であり、図１のＡ−Ａ’線に対応する断面模式図である。 本発明の半導体装置の一実施形態に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、キャパシタ素子を形成する概略の位置を示す。

本発明の製造方法について、ＤＲＡＭ素子を形成する場合を具体例として用いて説明する。

図１は、本発明の半導体装置の一実施形態に係るＤＲＡＭ素子のメモリセル部の平面構造を示す概念図であり、簡略化のためにメモリセルを構成する一部の要素のみを示している。

図１の右手側は、後述する、ワード配線ＷＬとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした平面図に、活性領域Ｋとビット配線６とを透過的に示している。

図２は、図１のＡ−Ａ’線に対応する断面模式図である。これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。

メモリセル部は図２に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに複数のコンタクトプラグを介して接続されたキャパシタ素子（容量部）Ｃａとから概略構成されている。

図１、図２において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。半導体基板１は、低酸素濃度に分類される基板であり、具体的には初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の基板である。酸素濃度は、半導体基板中の格子間酸素濃度[Ｏｉ]であり、半導体基板を製造するためのシリコンの単結晶成長の過程において混入する。半導体基板の製造プロセスを制御することにより、所定の酸素濃度の半導体基板を得ることができる。また、このような低酸素濃度の半導体基板（シリコンウエハ）は市販されており、容易に入手することができる。

この半導体基板１には、素子分離領域３が形成されている。素子分離領域３はＳＴＩ法（Shallow Trench Isoration）で形成されたものであり、半導体基板１の表面に形成した溝の内部に酸化シリコン膜（ＳｉＯ_２）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。

本実施形態では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置され、６Ｆ２型メモリセルのレイアウトを形成している。各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５a、２０５ｂ、２０５ｃの位置が規定されている。
なお、活性領域Ｋの形状や整列方向は、図１の配置に限定されるべきものではない。

図１の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に延在する直線形状のワード配線ＷＬが配置されている。個々のワード配線ＷＬは図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線ＷＬは各活性領域Ｋと交差する部分において、図２に示されるゲート電極５を含むように構成されている。本実施形態では、ＭＯＳトランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタを使用することも可能である。

図２の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層８が離間して形成され、個々の不純物拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型又はＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。

また、図２に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５の側壁には窒化シリコン（Ｓｉ_３Ｎ_４）などの絶縁膜によるサイドウォール５ｂが形成されている。ゲート電極５上にも窒化シリコンなどの絶縁膜５ｃが形成され、ゲート電極５の上面を保護している。

不純物拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。この基板コンタクトプラグ９は、図１に示した基板コンタクト部２０５c、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ９の横（Ｘ）方向の幅は、隣接するゲート配線ＷＬに設けられたサイドウォール５ｂによって規定される、セルフアライン構造となっている。

素子分離領域３の底面よりも下方の位置にはＢＭＤ層３０が形成され、ゲッタリングサイトとしての機能を有している。

図２に示すように、ゲート電極上の絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように第１の層間絶縁膜４が形成され、第１の層間絶縁膜４を貫通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、基板コンタク部２０５ａの位置に配置され、基板コンタクトプラグ９と導通している。ビット線コンタクトプラグ４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。

ビット配線６を覆うように、第２の層間絶縁膜７が形成されている。第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通して、基板コンタクトプラグ９に接続するように容量コンタクトプラグ７Ａが形成されている。容量コンタクトプラグ７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。

第２の層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。

容量コンタクトパッド１０を覆うように、窒化シリコンを用いた第３の層間絶縁膜１１が形成されている。

第３の層間絶縁膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタ素子Ｃａが形成されている。

キャパシタ素子Ｃａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また隣接する下部電極１３を接続し、所定の方向に延在するように窒化シリコンを用いて形成したサポート膜（１４）によって、支持部１４Ｓが形成されており、製造工程の途中において倒壊しないように支持されている。

ＤＲＡＭ素子のメモリセル部以外の領域（周辺回路領域等）には記憶動作用のキャパシタ素子は配置されず、第３の層間絶縁膜１１上には、酸化シリコン等で形成した第４の層間絶縁膜（図示せず）が形成されている。

メモリセル部においては、キャパシタ素子Ｃａ上には第５の層間絶縁膜２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層２１、表面保護膜２２が形成されている。

次に、本実施形態の半導体装置の製造方法について、図３〜図１３を参照して説明する。図３〜図１２は、メモリセル部（図１）のＡ−Ａ’線に対応する断面模式図である。

まず、半導体基板１として、初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下で、Ｐ型の不純物（例えばホウ素）がドープされているシリコン基板を準備する。初期状態とは、シリコンの単結晶インゴットから所定の形状に半導体基板を切り出して、鏡面研磨等を行った状態で、半導体基板の表面に何も形成されていない状態を指す。また酸素濃度は初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下のシリコン基板を用いることで、製造工程の途中で１０００℃以上の熱酸化でゲート絶縁膜を形成した場合でも、Ｇｒｏｗ−ｉｎ欠陥の発生を抑制することが可能となる。

図３に示すように、半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。素子分離領域３の底面は、半導体基板１の上面からの深さが２００ｎｍ程度となるように形成される。

次に、ＭＯＳトランジスタＴｒのゲート電極用の溝パターン２を形成する。溝パターン２は半導体基板１のシリコンをフォトレジストで形成したパターン（図示せず）をマスクとして異方性エッチングすることによって形成する。溝パターン２の底面は、半導体基板１の上面からの深さが１４０ｎｍ程度となるように形成される。

次に図４に示すように、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。熱酸化の条件としては、水素ガス（Ｈ_２）と酸素ガス（Ｏ_２）を用いて、１１００℃の温度に設定したＩＳＳＧ（Ｉｎ−Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法での成膜を例示できる。ＩＳＳＧ酸化法とは、半導体基板を配置した成膜室の内部に水素と酸素を直接導入し、成膜室内で水蒸気（Ｈ_２Ｏ）を発生させて酸化膜を形成する方法である。溝パターン２のようにシリコン表面が凹凸を有する場合でも、ＩＳＳＧ酸化法を用いることで、その表面に均一な膜厚でゲート絶縁膜５ａを形成することができる。また、ＩＳＳＧ酸化法では、反応室内の水素と酸素の分圧を制御することにより、膜厚が４ｎｍ程度の薄膜であっても、精度よく絶縁膜を形成することができる。

プレーナ型のＭＯＳトランジスタを用いる場合には、通常のウェット酸化法又はドライ酸化法によって熱酸化を実施してもよい。また、その場合、特許文献３に示されているように、１０００℃未満の温度、例えば７５０℃でゲート絶縁膜厚の一部を形成し、その後、１０００℃以上の温度で残りの絶縁膜厚を形成するようにしても良い。

熱酸化に際しては、少なくとも１０００℃以上の温度での熱処理を行うことで、素子分離領域３の形成に際して生じた応力を緩和し、良好な特性のゲート絶縁膜を形成することができる。

なお、熱酸化法によって酸化シリコン膜を形成した後に、プラズマ窒化法を用いて窒化を行うことで酸窒化シリコン膜（ＳｉＯＮ膜）を形成して、ゲート絶縁膜５ａとして用いてもよい。

ゲート絶縁膜５ａを形成した後に、素子分離領域３を貫通するように、イオン注入で酸素イオンを半導体基板１に導入する。酸素イオンのドーズ量は１×１０^１５〜１×１０^１８ａｔｏｍｓ／ｃｍ^２の範囲を例示でき、１×１０^１６〜１×１０^１７ａｔｏｍｓ／ｃｍ^２の範囲とすることがさらに好ましい。

イオン注入の際のエネルギーは、素子分離領域３の底面よりも下方に酸素イオンの注入層が形成されるように、１００ＫｅＶ〜２ＭｅＶの範囲で設定する。例えば注入エネルギーを１８０ＫｅＶに設定した場合には、半導体基板１の最上面からの深さが４００ｎｍ程度の領域に酸素イオンの注入層が形成される。

酸素イオンの注入を行った後に、７００℃の窒素雰囲気中で１時間の熱処理（アニール）を行う。これにより、シリコンの再結晶化が起こり、酸素が析出することで、酸素の析出物を核としたＢＭＤ層３０が形成される。

この酸素イオンの注入直後に行う熱処理は、シリコンの再結晶化と酸素の析出に適した温度に設定すればよく、５００〜７００℃の温度範囲の窒素雰囲気中で、１〜４時間の熱処理を行うことが好ましい。

本発明では、酸素をイオン注入で１×１０^１５〜１×１０^１８ａｔｏｍｓ／ｃｍ^２の範囲で導入して熱処理を行うことにより、後の製造工程において重金属イオンをゲッタリングするために十分な密度のＢＭＤを形成することができる。また、酸素をイオン注入する前に実施される１０００℃以上の高温でのゲート絶縁膜形成のための熱酸化に際しては、初期状態の酸素濃度が低い半導体基板を使用しているので、Ｇｒｏｗ−ｉｎ欠陥の発生を抑制することも可能となる。

ＢＭＤ層３０は、半導体基板１の上面のデバイス形成領域に近すぎると素子の動作特性に影響するため、少なくとも素子分離領域３の底面よりも下方に位置するように、酸素イオン注入のエネルギーを調整する。

このようにして形成されたＢＭＤ層３０は、ゲッタリングサイトとして機能し、重金属イオンのゲッタリングを強力に行うことが可能となる。

この後に、ゲート絶縁膜５ａ上にモノシラン（ＳiＨ_４）及びホスフィン(ＰＨ_３)を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターン２の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍ程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜からなる積層膜が、後述する工程を経てゲート電極５に形成される。

次に図５に示したように、ゲート電極５を構成することになる金属膜上に、モノシランとアンモニア（ＮＨ_３）を原料ガスとして、ＣＶＤ法により、窒化シリコンからなるキャップ絶縁膜５ｃを厚さ７０ｎｍ程度に堆積する。次に、キャップ絶縁膜５ｃ上にフォトレジスト（図示せず）を塗布し、ゲート電極５形成用のマスクを用い、フォトリソグラフィ法によりゲート電極５形成用のフォトレジストパターンを形成する。

そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、キャップ絶縁膜５ｃをエッチングする。フォトレジストパターンを除去した後、キャップ絶縁膜５ｃをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極５を形成する。ゲート電極５はワード配線ＷＬ（図１）として機能する。

次に図６に示すように、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８を形成する。不純物拡散層８はＭＯＳトランジスタＴｒのソース／ドレイン電極として機能する。

不純物拡散層８の活性化のための熱処理（アニール）を行う際には、ランプアニール装置等を用いた急速熱処理法である、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）やＦＬＡ（Ｆｌａｓｈ Ｌａｍｐ Ａｎｎｅａｌｉｎｇ）を行うことにより、半導体基板１に加わる熱負荷を低減する。急速熱処理法によって短時間（例えば１ミリ秒〜１０秒程度の範囲）の熱処理を行うことによって、９００℃以上の高温で処理する場合でも、Ｇｒｏｗ−ｉｎ欠陥の発生を抑制できる。

この後に、ＬＰ−ＣＶＤ法（減圧ＣＶＤ法）により、全面に窒化シリコン膜を２０〜５０ｎｍ程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極５の側壁にサイドウォール５ｂを形成する。

次に、ゲート電極上の絶縁膜５ｃ及び側面のキャップ絶縁膜５ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜（図示せず）を形成した後に、ゲート電極５に由来する凹凸を平坦化するため、ＣＭＰ（Chemical Mechanical Polishing）法により、表面の研磨を行う。表面の研磨はゲート電極上のキャップ絶縁膜５ｃの上面が露出した時点で停止する。この後に、図７に示したように基板コンタクトプラグ９を形成する。具体的には、まず、図１の基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、フォトレジストで形成したパターンをマスクとしてエッチングを行い、先に形成した層間絶縁膜を除去する。開口は窒化シリコンで形成されているキャップ絶縁膜５ｃ、サイドウォール５ｂを利用してセルフアラインにてゲート電極５の間に設けることができる。この後に、ＣＶＤ法にてリンを含有した多結晶シリコン膜を堆積した後に、ＣＭＰ法にて研磨を行い、キャップ絶縁膜５ｃ上の多結晶シリコン膜を除去し、開口内に充填された基板コンタクトプラグ９とする。

この後に、ＣＶＤ法により、ゲート電極上のキャップ絶縁膜５ｃ及び基板コンタクトプラグ９を覆うように、酸化シリコンからなる第１の層間絶縁膜４を例えば６００ｎｍ程度の厚みで形成する。その後、ＣＭＰ法により、第１の層間絶縁膜４の表面を、例えば３００ｎｍ程度の厚みになるまで研磨して平坦化する。

次に図８に示したように、第１の層間絶縁膜４に対して、図１の基板コンタクト部２０５ａの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、ビット線コンタクトプラグ４Ａを形成する。

この後に、ビット線コンタクトプラグ４Ａと接続するようにビット配線６を形成する。ビット配線６を覆うように、酸化シリコン等で第２の層間絶縁膜７を形成する。

次に図９に示したように、第１の層間絶縁膜４及び第２の層間絶縁膜７を貫通するように、図１の基板コンタクト部２０５ｂ、２０５ｃの位置に開口（コンタクトホール）を形成し、基板コンタクトプラグ９の表面を露出させる。この開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、容量コンタクトプラグ７Ａを形成する。

第２の層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタ素子の下部電極の底部のサイズよりも大きくなるようなサイズで配置する。

この後に、容量コンタクトパッド１０を覆うように、ＬＰ−ＣＶＤ法にて形成した窒化シリコン膜を用いて第３の層間絶縁膜１１を、例えば６０ｎｍの厚さで堆積する。

次に図１０に示したように、酸化シリコン等で第４の層間絶縁膜１２を、例えば２μｍの厚さで堆積した後に、ＬＰ−ＣＶＤ法で形成した窒化シリコン膜（サポート膜）１４を５０ｎｍ程度の厚さに堆積する。

図１０で、サポート膜（１４）を形成した後に、キャパシタ素子を形成する位置に開口１２Ａを異方性ドライエッチングにて形成し、容量コンタクトパッド１０の表面を露出させる。キャパシタ素子を形成する概略の位置を平面図として図１３に示す。図１３において開口１２Ａの位置にキャパシタ素子の下部電極が形成される。図１３においては、容量コンタクトパッド、ビット配線の記載は省略した。

開口１２Ａを形成後に、キャパシタ素子の下部電極１３を形成する。まず図１０に示したように、開口１２Ａの内部を完全には充填しない膜厚で窒化チタンを堆積する。
下部電極の材料としては窒化チタン以外の金属膜も使用可能である。

次に図１１に示したように、開口１２Ａの内部を酸化シリコン膜１３ａ等で充填し、開口１２Ａ内部の下部電極１３を保護する。この後に、ＣＭＰ法によって開口１２Ａ内の下部電極１３の上端が露出するまで研磨を行う。次に、フォトレジストで形成したパターンをマスクとして窒化シリコン膜１４のパターニングを行い、支持部１４Ｓを形成する。支持部１４Ｓは、下部電極の倒壊を防止するためのサポート膜として機能する。支持部１４Ｓのパターン配置の具体例を図１３に示す。

支持部１４Ｓのパターンは、フォトマスク上ではＸ方向に延在する帯状のパターンとして配置されている。開口１２Ａの内部には、最初から窒化シリコン膜１４は存在していないので、フォトマスクから転写されて最終的に形成される支持部１４Ｓは、開口１２Ａの外部に位置する領域のみが残留するように形成される。

支持部１４Ｓは、延在する方向において隣接する下部電極１３の間を連結すると共に、メモリセル領域の端部まで延在して配置されることにより、下部電極１３を支持する機能を有する。

また、支持部１４Ｓはメモリセル領域外（周辺回路領域）の上面を覆うように形成されており、湿式エッチングの際にメモリセル領域外に薬液（フッ酸）が浸透するのを防止する機能も備えている。

なお、支持部１４Ｓの形状及び延在する方向は、図１２に示した形状には限定されない。また、支持部１４Ｓは個々の開口１２Ａに対して、少なくとも一部の領域で重なっていればよい。

次に図１２に示したように、フッ酸（ＨＦ）を用いた湿式エッチングを行うことにより、メモリセル部の第４の層間絶縁膜１２を除去して、下部電極１３の外壁を露出させる。窒化シリコンで形成されている第３の層間絶縁膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。開口１２Ａの内部を充填した酸化シリコン膜１３ａも、湿式エッチングによって同時に除去される。またメモリセル部以外の領域においては、第３の層間絶縁膜１２の上面に堆積したサポート膜１４を残存させておくことにより、湿式エッチングに際して薬液が浸透するのを防止することができる。

キャパシタ素子の下部電極１３は支持部１４Ｓにより保持されているので、湿式エッチングに際して倒壊するのを防止できる。

次に、下部電極１３の側壁表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）や、それらの積層体等の高誘電体膜を使用できる。

次に図２に示すように、キャパシタ素子の上部電極１５を窒化チタン等で形成する。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタ素子が形成される。

この後、酸化シリコン等で第５の層間絶縁膜２０を形成する。メモリセル部では、キャパシタ素子の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。

この後に、上層の配線層２１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面保護膜２２を酸窒化シリコン（ＳｉＯＮ）等で形成すればＤＲＡＭが完成する。

本発明では、酸素のイオン注入を実施するまでは、半導体基板中の酸素濃度が低い状態に保たれているので、ゲート絶縁膜の形成よりも前の工程で、１０００℃以上の熱処理が加わる工程があってもかまわない。例えば、ＳＴＩ用の溝パターンを形成した後に、溝の内壁上に１０００℃以上の熱酸化によって酸化シリコン膜を形成してもよい。

酸素のイオン注入後には、高温の熱処理にはＲＡＴやＦＬＡ等の急速熱処理法を用いて熱負荷を低減させることで、Ｇｒｏｗ−ｉｎ欠陥の発生を防止すると共に、ＭＯＳトランジスタの短チャネル効果の抑制効果が得られる。

以上の製造工程の説明において、多結晶シリコン膜やＬＰ−ＣＶＤ法を用いた窒化シリコン膜の成膜に際しては、５００〜７００℃程度の温度範囲で成膜プロセスが行われる。この温度範囲では、ＢＭＤ層３０の生成が進む。したがって、図４の工程で説明した酸素イオン注入の実施後に各製造工程で加わる熱負荷を考慮して、酸素イオン注入の実施直後に行う熱処理の時間（１〜４時間）及び温度を最適になるように設定すればよい。

なお、製造工程中に加わる５００〜７００℃程度の温度範囲ではＧｒｏｗ−ｉｎ欠陥の発生は抑制されるため、ＢＭＤ層３０の発生のみが促進される。

本発明をＤＲＡＭの形成に適用した場合には、ゲッタリング能力の向上によって、ＭＯＳトランジスタの接合リークの低減が可能となるため、データの保持特性（リフレッシュ特性）に優れたＤＲＡＭを製造することができる。また、Ｇｒｏｗ−ｉｎ欠陥の発生を抑制できるため、製造歩留りの低下を防止することができる。

半導体基板として、単結晶シリコン基板上にエピタキシャル成長でシリコン層を形成したエピタキシャル基板を用いる場合にも、本発明を適用することが可能である。エピタキシャル基板を使用する場合にも、ベースとなる単結晶シリコン基板は酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下となるようにし、ゲート絶縁膜の形成後に酸素イオン注入を行うことで、ゲッタリングサイトとなるＢＭＤ層を形成することが可能となる。

なお、実施例で説明したＤＲＡＭ素子の形成は一例であり、ＤＲＡＭ以外のデバイスを形成する場合にも本発明を適用することが可能である。

１ 半導体基板
２ 溝パターン
３ 素子分離領域
４ 第１の層間絶縁膜
４Ａ ビット線コンタクトプラグ
５ ゲート電極
５ａ ゲート絶縁膜
５ｂ サイドウォール
５ｃ キャップ絶縁膜
６ ビット配線
７ 第２の層間絶縁膜
７Ａ 容量コンタクトプラグ
８ 不純物拡散層
９ 基板コンタクトプラグ
１０ 容量コンタクトパッド
１１ 第３の層間絶縁膜
１２ 第４の層間絶縁膜
１２Ａ 開口
１３ 下部電極
１４ サポート膜
１４Ｓ 支持部
１５ 上部電極
２０ 第５の層間絶縁膜
２１ 上層の配線層
２２ 表面保護膜
３０ ＢＭＤ層
ＷＬ ワード配線
Ｋ 活性領域
２０５ａ〜２０５ｃ 基板コンタクト部

Claims (7)

1. 初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の半導体基板を準備する工程と、
   前記半導体基板に素子分離絶縁膜を埋設し、素子分離領域を形成する工程と、
   前記半導体基板表面を、１０００℃以上の熱処理を含む熱酸化処理して、ゲート絶縁膜を形成する工程と、
   ゲート絶縁膜の形成後に、酸素を前記素子分離領域の底面より下方の領域にイオン注入する工程と、
   １０００℃未満の温度で熱処理し、前記注入した酸素に基づく酸素析出物を核としてＢＭＤ層を形成する工程と
   を有する半導体装置の製造方法。
2. 前記ＢＭＤ層を形成する熱処理が、５００℃〜７００℃の温度範囲で実施される請求項１に記載の半導体装置の製造方法。
3. 前記酸素のイオン注入量が１×１０^１５〜１×１０^１８ａｔｏｍｓ／ｃｍ^２の範囲である請求項１又は２に記載の半導体装置の製造方法。
4. 前記熱酸化により形成したゲート絶縁膜をさらにプラズマ窒化する工程を有する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記半導体基板は、シリコン単結晶基板である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記半導体基板は、初期状態での酸素濃度が５×１０^１７ａｔｏｍｓ／ｃｍ^３以下のシリコン単結晶基板上に、エピタキシャル成長でシリコン層を形成したエピタキシャル基板である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
7. 前記半導体装置は、キャパシタと該キャパシタに接続されるＭＯＳトランジスタを前記半導体基板上に含むＤＲＡＭである請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。