JP2015084400A - 半導体装置及びその製造方法 - Google Patents

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大樹 山脇
範之 阿佐見
Noriyuki Asami
範之 阿佐見
茂久 井上
Shigehisa Inoue
茂久 井上
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Abstract

【課題】キャパシタの占有面積の減少に伴うキャパシタ容量の減少を抑制することができる。
【解決手段】本発明の半導体装置の製造方法は、半導体基体上に複数の非晶質シリコン膜を積層する工程と、複数の非晶質シリコン膜を貫通する貫通孔を形成する工程と、貫通孔を有する複数の非晶質シリコン膜に対しアルカリ性水溶液でエッチング処理を施す工程と、を備え、複数の非晶質シリコン膜を、第１非晶質シリコン膜と、第１非晶質シリコン膜よりもアルカリ性水溶液を用いたエッチング速度が遅い第２非晶質シリコン膜とを含んで形成すると共に、第１非晶質シリコン膜を半導体基体と第２非晶質シリコン膜との間に介在させる。
【選択図】図１Ｂ

Description

本発明は、半導体装置及びその製造方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体装置の微細化に伴い、半導体装置を構成する容量素子であるキャパシタの占有面積を小さくする必要が生じている。半導体装置を構成するキャパシタは、一般に、シリコン酸化膜にシリンダホールを設け、シリンダホールの内面にキャパシタ電極を設けることにより形成される。形成されたキャパシタの容量は、キャパシタ電極の表面積、すなわち、シリンダホールの内面の面積に応じた値になる。
キャパシタの占有面積を小さくするには、シリンダホールの径を小さくする必要がある。シリンダホールの径を、その深さを変えることなく、小さくすると、シリンダホールの内面の面積が小さくなり、キャパシタ容量が減少する。しかし、半導体装置を正しく動作させるためには、一定値以上のキャパシタ容量を確保する必要がある。
そこで、キャパシタの占有面積の減少によるキャパシタ容量の減少分を補償するために、キャパシタの形成に用いるシリンダホールの深さをより深いものとする技術が一般的に利用されている。この技術によれば、シリンダホールの径が小さくなることによるキャパシタ容量の減少を、シリンダホールの深さを深くし、シリンダホールの内面の面積を増加させることで、補償することができる。
上述した技術では、キャパシタの占有可能な面積が小さくなるほど、形成するシリンダホールは、径を小さくし、深さをより深くする必要がある。シリンダホールは、通常、シリコン酸化膜をエッチングによって侵食させることで形成される。径を小さくしてエッチングを行う場合には径がエッチングの進行方向に向かって小さくなることがある。したがって、径の大きさによりエッチング可能な深さが決定されることとなり、径が小さく、深さがより深いシリンダホールを形成するのは困難であり、所望の深さのシリンダホールを形成できないことがある。
そこで、特許文献１（特開２００６−２４５３６４号公報）には、シリコン酸化膜よりもドライエッチングの進行速度が速いシリコン膜にシリンダホールを形成する技術が開示されている。特許文献１に開示されている技術によれば、シリコン膜は、シリコン酸化膜よりもドライエッチングの進行速度が速く、開口させやすいため、径が小さくても、深さが深いシリンダホールを形成することができる。
特開２００６−２４５３６４号公報
半導体装置の微細化の更なる進展に伴って、キャパシタの占有面積をさらに小さくする必要がある。
シリンダホールは、小さい占有面積で内面の面積を大きくするため、円筒型に形成されるのが望ましい。しかし、エッチングにより形成されるシリンダホールは、通常、エッチングの進行方向に向かって径が小さくなるため、逆円錐台型に形成されてしまう。シリンダホールは、逆円錐台型に形成されると、円筒型に形成された場合と比較して、表面積が小さくなる。そのため、逆円錐台型に形成されたシリンダホールによりキャパシタを形成しても、十分なキャパシタ容量を確保できないことがある。
特許文献１に開示されている技術では、シリンダホールが逆円錐台型に形成されることにより、シリンダホールの内面の面積が十分に大きくならないという問題については考慮されていない。
本発明の半導体装置の製造方法は、
半導体基体上に複数の非晶質シリコン膜を積層する工程と、
前記複数の非晶質シリコン膜を貫通する貫通孔を形成する工程と、
前記貫通孔を有する複数の非晶質シリコン膜に対しアルカリ性水溶液でエッチング処理を施す工程と、を備え、
前記複数の非晶質シリコン膜を、第１非晶質シリコン膜と、前記第１非晶質シリコン膜よりも前記アルカリ性水溶液を用いたエッチング速度が遅い第２非晶質シリコン膜とを含んで形成すると共に、前記第１非晶質シリコン膜を前記半導体基体と前記第２非晶質シリコン膜との間に介在させる。
本発明の半導体装置は、
半導体基体上に積層された複数の多結晶シリコン膜と、
前記複数の多結晶シリコン膜を貫通する貫通孔の内壁に形成された、サイドウォール絶縁膜、下部電極膜、容量絶縁膜及び上部電極膜により構成されたキャパシタと、を備え、
前記貫通孔においては、隣接する前記多結晶シリコン膜の間にて、内壁に段差が生じている。
本発明によれば、半導体基体上に複数の非晶質シリコン膜を積層し、積層させた複数の非晶質シリコン膜を貫通する貫通孔を形成し、その後、貫通孔を有する複数の非晶質シリコン膜に対してアルカリ性水溶液でエッチング処理を行う。また、複数の非晶質シリコン膜は、第１非晶質シリコン膜と、第１非晶質シリコン膜よりもエッチング速度が遅い第２非晶質シリコン膜とを含み、第１非晶質シリコン膜を半導体基体と第２非晶質シリコン膜との間に介在させるように積層されている。
第１非晶質シリコン膜は、第２非晶質シリコン膜よりもエッチング速度が速いため、第１非晶質シリコン膜の方が、第２非晶質シリコン膜よりも、エッチング処理による貫通孔の径の拡大量が大きい。したがって、エッチング処理を行うことにより貫通孔の内壁にて段差が生じ、貫通孔の内壁の面積が大きくなる。
また、第１非晶質シリコン膜は、半導体基体と第２非晶質シリコン膜との間に介在している。一般に、非晶質シリコン膜を貫通する貫通孔は逆円錐台型であるため、下部に存在する第１非晶質シリコン膜の方が、上部に存在する第２非晶質シリコン膜よりも、貫通孔の径が小さい。また、上述のように、第１非晶質シリコン膜の方が、第２非晶質シリコン膜よりも、エッチング処理による貫通孔の径の拡大量が大きい。したがって、径が小さな第１非晶質シリコン膜の開口部においては拡大量が大きく、径が大きな第２非晶質シリコン膜の開口部においては拡大量が小さいため、エッチング後の貫通孔の占有面積の増加が抑制される。
このように、貫通孔の占有面積の増加を抑制しつつ、貫通孔の内壁の面積を増加させることができるので、その貫通孔にキャパシタを形成することで、キャパシタの占有面積の減少に伴う容量の減少の抑制を図ることができる。
また、本発明によれば、半導体装置は、半導体基体上に積層された複数の多結晶シリコン膜と、積層された多結晶シリコン膜を貫通する貫通孔の内壁に形成された、サイドウォール絶縁膜、下部電極膜、容量絶縁膜及び上部電極膜により構成されたキャパシタとを備えている。また、貫通孔における隣接する多結晶シリコン膜の間にて、段差が生じている。
隣接する多結晶シリコン膜の間にて段差が生じることにより、貫通孔の内壁の面積を大きくすることができる。つまり、貫通孔の径を大きくすることなく、貫通孔の内壁の面積を増加させることができる。そのため、キャパシタの占有面積の減少に伴う容量の減少の抑制を図ることができる。
本発明の第１の実施形態の半導体装置の断面図である。 図１Ａに示す領域Ａの拡大図である。 図１Ａに示す半導体装置の製造工程における上面図である。 図２Ａに示すＢ−Ｂ’線に沿った断面図である。 図１Ａに示す半導体装置の製造工程における上面図である。 図３Ａに示すＢ−Ｂ’線に沿った断面図である。 図１Ａに示す半導体装置の製造工程における上面図である。 図４Ａに示すＢ−Ｂ’線に沿った断面図である。 図１Ａに示す半導体装置の製造工程を示す上面図である。 図５Ａに示すＢ−Ｂ’線に沿った断面図である。 図１Ａに示す半導体装置の製造工程における上面図である。 図６Ａに示すＢ−Ｂ’線に沿った断面図である。 シリコン基板の反り量を示す図である。 非晶質シリコン膜のウェットエッチング速度を示す図である。 本発明の第２の実施形態の半導体装置の断面図である。 図９に示す半導体装置の製造工程における上面図である。 図１０Ａに示すＣ−Ｃ’線に沿った断面図である。 図９に示す半導体装置の製造工程における上面図である。 図１１Ａに示すＣ−Ｃ’線に沿った断面図である。 図９に示す半導体装置の製造工程における上面図である。 図１２Ａに示すＣ−Ｃ’線に沿った断面図である。 図９に示す半導体装置の製造工程における上面図である。 図１３Ａに示すＣ−Ｃ’線に沿った断面図である。 非晶質シリコン膜のウェットエッチング速度を示す図である。
以下に、本発明を実施するための形態について図面を参照して説明する。
（第１の実施形態）
まず、本発明の第１の実施形態の半導体装置１００の概略構成について説明する。
図１Ａは、半導体装置１００の断面図である。
なお、以下では、半導体装置１００の基板面に直交する方向をＺ方向とし、Ｚ方向と直交する２方向をＸ方向、Ｙ方向として説明する。Ｘ方向は、図１Ａにおける左右方向であり、Ｙ方向は、図１Ａに示す断面と直交する方向である。
図１Ａに示すように、半導体装置１００は、メモリセルが設けられるメモリセル領域１００Ａと、メモリセルに対する情報の読み書きを行うための周辺回路が設けられる周辺回路領域１００Ｂとからなるシリコン基板１０１を有する。
シリコン基板１０１の上面には、不図示のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタや配線が形成されている。
シリコン基板１０１の上面に形成されたＭＯＳトランジスタや配線を覆うように、第１層間絶縁膜１０２が形成されている。
第１層間絶縁膜１０２の上面には、第２層間絶縁膜１０３が形成されている。
周辺回路領域１００Ｂにおいては、第２層間絶縁膜１０３を貫通し、シリコン基板１０１上に形成されたＭＯＳトランジスタや配線と接続するコンタクトプラグ１０４が形成されている。
第２層間絶縁膜１０３の上面には、コンタクトプラグ１０４と接続する配線１０５が形成されている。配線１０５の上には、配線１０５を覆うように配線絶縁膜１０６が形成されている。
配線１０５、および、配線絶縁膜１０６の側面部を覆うように、サイドウォール絶縁膜１０７が形成されている。
第２層間絶縁膜１０３の上面の、配線１０５、配線絶縁膜１０６、および、サイドウォール絶縁膜１０７が形成されていない領域に、第３層間絶縁膜１０８が形成されている。
メモリセル領域１００Ａにおいては、第２層間絶縁膜１０３と、第３層間絶縁膜１０８とを貫通し、シリコン基板１０１の上面に形成されたＭＯＳトランジスタや配線と接続するコンタクトプラグ１０９が形成されている。
配線絶縁膜１０６、サイドウォール絶縁膜１０７、および、第３層間絶縁膜１０８の上面には、ストッパー絶縁膜１１０が形成されている。ストッパー絶縁膜１１０は、エッチング処理時にマスクとして機能する。
メモリセル領域１００Ａにおいては、ストッパー絶縁膜１１０の上面に、シリンダ層間膜１１１が形成されている。
シリンダ層間膜１１１は、第１多結晶シリコン膜１１１Ａと、第２多結晶シリコン膜１１１Ｂとからなる。ストッパー絶縁膜１１０の上面に第１多結晶シリコン膜１１１Ａが形成され、第１多結晶シリコン膜１１１Ａの上面に第２多結晶シリコン膜１１１Ｂが形成されている。
第１多結晶シリコン膜１１１Ａは、プラズマＣＶＤ法により成膜された非晶質シリコン膜が熱処理により多結晶化された導電体であり、また、第２多結晶シリコン膜１１１Ｂは、熱ＣＶＤ法により成膜された非晶質シリコン膜が熱処理により多結晶化された導電体である。第１多結晶シリコン膜１１１Ａ、および、第２多結晶シリコン膜１１１Ｂは、ともに、１×１０２０〜１×１０２１（ａｔｏｍｓ／ｃｍ３）の不純物を含有する。なお、不純物として、リンや砒素などのｎ型不純物や、ボロンなどのｐ型不純物が用いられる。
第２多結晶シリコン膜１１１Ｂの上面の一部には、マスク絶縁膜１１２が形成されている。
マスク絶縁膜１１２と、第２多結晶シリコン膜１１１Ｂと、第１多結晶シリコン膜１１１Ａと、ストッパー絶縁膜１１０とを貫通するシリンダホール１１３が構成される。シリンダホール１１３内には、サイドウォール絶縁膜１１４と、下部電極１１５と、容量絶縁膜１１６と、上部電極１１７とが形成されている。なお、後述するように、下部電極１１５と、容量絶縁膜１１６と、上部電極１１７とにより、キャパシタ１１８が構成される。
図１Ｂは、シリンダホール１１３近傍の領域Ａの構成を示す断面図である。
図１Ｂに示すように、シリンダホール１１３は、ストッパー絶縁膜１１０と、シリンダ層間膜１１１と、マスク絶縁膜１１２とを貫通するように形成されている。
以降の説明において、ストッパー絶縁膜１１０の開口部をストッパー絶縁膜開口部１１３−１と称し、第１多結晶シリコン膜１１１Ａの開口部を第１シリコン膜開口部１１３−２と称し、第２多結晶シリコン膜１１１Ｂの開口部を第２シリコン膜開口部１１３−３と称し、マスク絶縁１１２の開口部をマスク絶縁膜開口部１１３−４と称して説明する。
ストッパー絶縁膜開口部１１３−１は、上部開口径および下部開口径が略同等で、径Ｘ１となるように形成されている。
第１シリコン膜開口部１１３−２は、下部開口径が径Ｘ１よりも大きな径Ｘ２となり、上部開口径が径Ｘ２よりも大きな径Ｘ３となるように形成されている。
第２シリコン膜開口部１１３−３は、下部開口径が径Ｘ３よりも小さな径Ｘ４となり、上部開口径が径Ｘ４よりも大きな径Ｘ５となるように形成されている。
マスク絶縁膜開口部１１３−４は、上部開口径および下部開口径が略同等で、径Ｘ５よりも小さな径Ｘ６となるように形成されている。
ストッパー絶縁膜開口部１１３−１の上端開口径（Ｘ１）は、第１シリコン膜開口部１１３−２の下端開口径（Ｘ２）より小さい。そのため、ストッパー絶縁膜開口部１１３−１の側面と、第１シリコン膜開口部１１３−２の側面とは連続的にならず、段差部１１９−１が形成される。
第１シリコン膜開口部１１３−２の上端開口径（Ｘ３）は、第２シリコン膜開口部１１３−３の下端開口径（Ｘ４）よりも大きい。そのため、第１シリコン膜開口部１１３−２の側面と、第２シリコン膜開口部１１３−３の側面とは連続的にならず、段差部１１９−２が形成される。
第２シリコン膜開口部１１３−３の上端開口径（Ｘ５）は、マスク絶縁膜開口部１１３−４の下端開口径（Ｘ６）よりも大きい。そのため、第２シリコン膜開口部１１３−３の側面と、マスク絶縁膜開口部１１３−４の側面とは連続的にならず、段差部１１９−３が形成される。
このように、シリンダホール１１３の貫通孔においては、ストッパー絶縁膜１１０と第１多結晶シリコン膜１１１Ａとの間にて内面（内壁）に段差部１１９−１が、第１多結晶シリコン膜１１１Ａと第２多結晶シリコン膜１１１Ｂとの間にて内面に段差部１１９−２が、第２多結晶シリコン膜１１１Ｂとマスク絶縁膜１１２との間にて内面に段差部１１９−３が生じている。したがって、シリンダホール１１３の内面は、のこぎり波状に形成されている。
第１シリコン膜開口部１１３−２、第２シリコン膜開口部１１３−３、および、マスク絶縁膜開口部１１３−４の内面を覆うように、一定の厚さで、サイドウォール絶縁膜１１４が形成されている。なお、サイドウォール絶縁膜１１４は、シリンダホール１１３の内面と同様に、のこぎり波状に形成されている。
ストッパー絶縁膜開口部１１３−１、および、サイドウォール絶縁膜１１４の内面を覆い、コンタクトプラグ１０９と接続するように下部電極１１５が形成されている。なお、下部電極１１５は、シリンダホール１１３の内面と同様に、のこぎり波状に形成されている。
下部電極１１５の内面および上面と、マスク絶縁膜１１２およびサイドウォール絶縁膜１１４の上面とを覆うように容量絶縁膜１１６が形成されている。
容量絶縁膜１１６の内面および上面を覆い、容量絶縁膜１１６の内部を埋め込むように上部電極１１７が形成されている。
再び、図１Ａを参照すると、周辺回路領域１００Ｂにおいては、ストッパー絶縁膜１１０の上面に、シリンダ層間膜１１１と同じ高さの周辺絶縁膜１２０が形成されている。
周辺絶縁膜１２０と、第２多結晶シリンダ層間膜１１１Ｂと、上部電極１１７とを覆うように、第４層間絶縁膜１２１が形成されている。
キャパシタ形成領域１００Ａにおいては、第４層間絶縁膜１２１を貫通し、上部電極１１７と接続するコンタクトプラグ１２２が形成されている。また、第４層間絶縁膜１２１を貫通し、第２多結晶シリコン膜１１１Ｂと接続するコンタクトプラグ１２３が形成されている。
周辺回路領域１００Ｂにおいては、第４層間絶縁膜１２１と、周辺絶縁膜１２０と、ストッパー絶縁膜１１０と、配線絶縁膜１０６とを貫通し、配線１０５と接続するコンタクトプラグ１２４が形成されている。
第４層間絶縁膜１２１の上面には、コンタクトプラグ１２２を介して上部電極１１７と接続する上部電極給電配線１２５が形成され、コンタクトプラグ１２３を介して第２多結晶シリコン膜１１１Ｂと接続するシリンダ層間膜給電配線１２６が形成され、コンタクトプラグ１２４を介して配線１０５と接続する配線１２７が形成されている。
ここで、半導体装置１００におけるキャパシタの構造について説明する。
半導体装置１００におけるキャパシタは、下部電極１１５の内側と外側のいずれにもキャパシタが構成された、クラウン構造となる。
すなわち、下部電極１１５の内側においては、下部電極１１５、容量絶縁膜１１６、および、上部電極１１７によりキャパシタ１１８が構成され、キャパシタ１１８が内キャパシタとして動作する。また、下部電極１１５の外側においては、下部電極１１５、容量絶縁膜となるサイドウォール絶縁膜１１４、および、上部電極となるシリンダ層間膜１１１によりキャパシタが構成され、このキャパシタが外キャパシタとして動作する。
上部電極１１７と接続する上部電極給電配線１２５、および、シリンダ層間膜１１１と接続するシリンダ層間膜給電配線１２６が、それぞれ異なる配線に接続されている場合には、内キャパシタおよび外キャパシタは、異なる印加電圧で独立して制御することができる。また、上部電極給電配線１２５、および、シリンダ層間膜給電配線１２６が同じ配線に接続されている場合には、内キャパシタおよび外キャパシタは、同じ印加電圧で同時に制御することができる。
次に、半導体装置１００の製造工程について図２Ａ〜図６Ｂを参照して説明する。なお、図２Ａ，３Ａ，４Ａ，５Ａ，６Ａはそれぞれ、半導体装置１００の上面図であり、図２Ｂ，３Ｂ，４Ｂ，５Ｂ，６Ｂはそれぞれ、図２Ａ，３Ａ，４Ａ，５Ａ，６Ｂに示すＢ−Ｂ’線に沿った断面図である。
図２Ａ、図２Ｂを参照すると、シリコン基板１０１の上面に、不図示のＭＯＳトランジスタや配線を形成する。さらに、ＭＯＳトランジスタや配線を覆うように、シリコン酸化膜からなる第１層間絶縁膜１０２を成膜する。なお、ＭＯＳトランジスタや配線の形成、および、シリコン酸化膜の成膜は、一般的な半導体装置の製造方法と同様の方法によって行う。
次に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１層間絶縁膜１０２の上面に、シリコン酸化膜からなる第２層間絶縁膜１０３を成膜する。
次に、周辺回路領域１００Ｂに、フォトリソグラフィ法とドライエッチング法によって、第２層間絶縁膜１０３を貫通し、シリコン基板１０１の上面に形成されたＭＯＳトランジスタを露出させるように、第１開口部（不図示）を形成する。さらに、第１開口部を埋め込むように、タングステン（Ｗ）からなる導電膜を成膜する。
なお、第１開口部を埋め込むように導電膜を成膜する際には、第２層間絶縁膜１０３の上面にも導電膜が成膜される。第２層間絶縁膜１０３の上面に成膜された導電膜は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去される。このようにして、第１開口部に、ＭＯＳトランジスタと接続するコンタクトプラグ１０４を形成する。
次に、第２層間絶縁膜１０３の上面に、スパッタ法によってタングステンからなる導電膜を成膜し、その上に、プラズマＣＶＤ法によってシリコン窒化膜を成膜する。さらに、成膜した導電膜およびシリコン窒化膜を、フォトリソグラフィ法およびドライエッチング法によって、所定の配線パターンとなるようにパターニングする。このようにして、周辺回路領域１００Ｂに、コンタクトプラグ１０４と接続するタングステンからなる配線１０５と、配線１０５の上面に設けられたシリコン窒化膜からなる配線絶縁膜１０６と、を形成する。
次に、熱ＣＶＤ法とドライエッチング法によって、配線１０５および配線絶縁膜１０６の側面部を覆うように、シリコン窒化膜からなるサイドウォール絶縁膜１０７を形成する。
次に、配線１０５、配線絶縁膜１０６、および、サイドウォール絶縁膜１０７を埋め込むように塗布絶縁材料からなるＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）を塗布し、ＳＯＤを加熱処理してシリコン酸化膜を形成する。
なお、塗布したＳＯＤを加熱処理してシリコン酸化膜を形成する際には、配線絶縁膜１０６の上面にもシリコン酸化膜が成膜されるので、ＣＭＰ法によって、配線絶縁膜１０６が露出するまでシリコン酸化膜を平坦化する。このようにして、シリコン酸化膜からなる第３層間絶縁膜１０８を形成する。
次に、メモリセル領域１００Ａにおいて、フォトリソグラフィ法とドライエッチング法によって、第３層間絶縁膜１０８と、第２層間絶縁膜１０３とを貫通し、シリコン基板１０１の上面に形成されたＭＯＳトランジスタを露出するように、第２開口部（不図示）を形成する。
次に、第２開口部を埋め込むように、ポリシリコンもしくはタングステンからなる導電膜を成膜する。導電膜がポリシリコンである場合には、熱ＣＶＤ法によって成膜され、導電膜がタングステンである場合には、ＣＶＤ法によって成膜される。
なお、第２開口部を埋め込むように導電膜を成膜する際には、第３層間絶縁膜１０８の上面にも導電膜が成膜される。第３層間絶縁膜１０８の上面に成膜された導電膜は、ＣＭＰ法によって除去される。このようにして、第２開口部に、ＭＯＳトランジスタと接続されたコンタクトプラグ１０９を形成する。
次に、図３Ａ、図３Ｂを参照すると、配線絶縁膜１０６、および、第３層間絶縁膜１０８の上面に、熱ＣＶＤ法によって、５０ｎｍ厚のシリコン窒化膜からなるストッパー絶縁膜１１０を成膜する。なお、以下では、上述したような、シリコン基板上に形成されたＭＯＳトランジスタ、ＭＯＳトランジスタと接続するコンタクトプラグ、および、ＭＯＳトランジスタとコンタクトプラグを埋設する層間絶縁膜を覆うようにストッパー絶縁膜が形成された構造体を、半導体基体３０３と称する。
次に、半導体基体３０３の上面に、第１多結晶シリコン膜１１１Ａとなる第１非晶質シリコン膜３０１Ａ、および、第２多結晶シリコン膜１１１Ｂとなる第２非晶質シリコン膜３０１Ｂを積層させる積層工程が行われる。
具体的には、まず、ストッパー絶縁膜１１０の上面に、プラズマＣＶＤ法によって、１μｍ厚の第１非晶質シリコン膜３０１Ａを成膜する。このプラズマＣＶＤ法においては、原料ガスにモノシラン（ＳｉＨ４）と水素（Ｈ２）とアルゴン（Ａｒ）を用いて、ＳｉＨ４のガス流量を７５０ｓｃｃｍ（Ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）、Ｈ２のガス流量を９ＳＬＭ（Ｓｔａｎｄａｒｄ Ｌｉｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）、Ａｒのガス流量を１．５ＳＬＭ、成膜温度を５５０℃、圧力を１８Ｔｏｒｒ（約２．４ＫＰａ）、高周波パワーを６００Ｗとして、成膜速度は４００ｎｍ／分とした。
次に、第１非晶質シリコン膜３０１Ａの上面に、熱ＣＶＤ法によって、１μｍ厚の第２非晶質シリコン膜３０１Ｂを成膜する。この熱ＣＶＤ法においては、原料ガスにモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いて、ＳｉＨ４のガス流量を２ＳＬＭ、Ｎ２のガス流量を５ｓｃｃｍ、成膜温度を５３０℃、圧力を９０Ｐａとして、成膜速度は２ｎｍ／分とした。なお、第２非晶質シリコン膜３０１Ｂにリン（Ｐ）をドープする場合もあり、リンをドープする場合には、原料ガスにホスフィン（ＰＨ３）を追加して成膜する。
また、以降の説明において、第１非晶質シリコン膜３０１Ａおよび第２非晶質シリコン膜３０１Ｂを合わせて、非晶質シリコン膜３０１と称して説明する。
なお、非晶質シリコン膜３０１は、メモリセル領域１００Ａだけでなく、周辺回路領域１００Ｂにも成膜される。そのため、フォトリソグラフィ法とドライエッチング法によって、周辺回路領域１００Ｂに成膜された非晶質シリコン膜３０１を除去して、ストッパー絶縁膜１１０を露出させる。
次に、ＣＶＤ法によって、ストッパー絶縁膜１１０の上面に、非晶質シリコン膜３０１を埋め込むように、シリコン酸化膜を成膜する。
なお、非晶質シリコン膜３０１を埋め込むようにシリコン酸化膜を成膜する際には、第２非晶質シリコン膜３０１Ｂの上面にもシリコン酸化膜が成膜される。そのため、ＣＭＰ法によって、第２非晶質シリコン膜３０１Ｂが露出するまでシリコン酸化膜を平坦化する。このようにして、周辺回路領域１００Ｂに、周辺絶縁膜１２０を形成する。
次に、プラズマＣＶＤ法によって、第２非晶質シリコン膜３０１Ｂ、および、周辺絶縁膜１２０の上面に、１００ｎｍ厚のシリコン酸化膜からなるマスク絶縁膜１１２を成膜する。
次に、フォトリソグラフィ法とドライエッチング法によって、マスク絶縁膜１１２に開口部３０２を形成し、第２非晶質シリコン膜３０１Ｂの一部を露出させる。開口部３０２は、半導体装置１００を上方から見た場合にコンタクトプラグ１０９が設けられている位置と重なる位置に、開口径が径Ｘ７（５０ｎｍ）となるように設けられる。
ここで、図７を用いて、プラズマＣＶＤ法による成膜時に生じるシリコン基板の反りについて説明する。
プラズマＣＶＤ法によって非晶質シリコン膜を形成すると、シリコン基板に反りが生じ、シリコン基板上に形成されるキャパシタが変形して半導体装置の動作不良が生じることがある。そのため、通常、シリコン基板の反り量を低減するために、アニール処理を行う。
図７は、シリコン基板の反り量を示す図である。これらの反り量は、本願発明者らが３００ｍｍ径のシリコンウェハを用いて、光干渉式の段差測定装置で実測した値である。
図７に示すように、プラズマＣＶＤ法による非晶質シリコン膜の成膜直後は、シリコンウェハの反り量が１４０μｍである。プラズマＣＶＤ法による成膜後に、熱ＣＶＤ法により非晶質シリコン膜をさらに成膜すると、シリコンウェハの反り量が５０μｍに低減される。一方、プラズマＣＶＤ法による成膜後に、アニール処理をすると、シリコンウェハの反り量が５５μｍに低減される。
このように、プラズマＣＶＤ法による成膜後に、熱ＣＶＤ法によりさらに成膜する場合には、アニール処理を行った場合と同等レベルまでシリコンウェハの反り量を低減することができる。このようなシリコンウェハの反り量の低減は、熱ＣＶＤ法による成膜時の加熱が、アニール処理と同じ効果をもたらすことに起因する。
本実施形態においては、プラズマＣＶＤ法により成膜した第１非晶質シリコン膜３０１Ａの上面に、熱ＣＶＤ法により第２非晶質シリコン膜３０１Ｂを成膜している。そのため、アニール処理を行うことなく、プラズマＣＶＤ法による成膜時に生じたシリコン基板１０１の反りを低減させることができる。
次に、図４Ａ、図４Ｂを参照すると、貫通孔４０１を形成する貫通孔形成工程が行われる。具体的には、マスク絶縁膜１１２をマスクとして用いたドライエッチング法によって、開口部３０２が形成された位置に、第２非晶質シリコン膜３０１Ｂと、第１非晶質シリコン膜３０１Ａとを貫通する第３開口部（不図示）を形成し、ストッパー絶縁膜１１０の一部を露出させる。
次に、ドライエッチング法によって、第３開口部により露出されているストッパー絶縁膜１１０を除去して、貫通孔４０１を形成する。形成された貫通孔４０１は、コンタクトプラグ１０９を露出する。
貫通孔４０１は、マスク絶縁膜１１２と、非晶質シリコン膜３０１と、ストッパー絶縁膜１１０とを貫通するように形成されている。
以降の説明では、貫通孔４０１形成後における、第１非晶質シリコン膜３０１Ａの開口部を第１シリコン膜開口部４０１−１と称し、貫通孔４０１における第２非晶質シリコン膜３０１Ｂの開口部を第２シリコン膜開口部４０１−２と称して説明する。なお、貫通孔４０１形成後においては、シリンダホール１１３と同様に、ストッパー絶縁膜１１０の開口部はストッパー絶縁膜開口部１１３−１であり、マスク絶縁膜１１２の開口部はマスク絶縁膜開口部１１３−４である。
また、貫通孔４０１は、下に向かって径が小さくなるように形成されており、上部開口径は５０ｎｍ（径Ｘ７）であり、下部開口径は４３ｎｍ（径Ｘ８）である。また、貫通孔４０１は、高さが２．１５μｍである。このように、貫通孔４０１は、開口径がナノオーダであり、高さがマイクロオーダであるため、高アスペクト比の構成となる。
次に、図５Ａ、図５Ｂを参照すると、アルカリ性水溶液を用いてシリンダホール１１３を形成するシリンダホール形成工程が行われる。具体的には、ＮＨ４ ＋（アンモニウムイオン）とＯＨ−（水酸化物イオン）とを含む０．５％のアンモニア水溶液（ＮＨ３＋Ｈ２Ｏ）を用いたウェットエッチング処理によって、第１シリコン膜開口部４０１−１および第２シリコン膜開口部４０１−２の径を拡大して、シリンダホール１１３を形成する。
シリンダホール１１３は、ストッパー絶縁膜開口部１１３−１と、第１シリコン膜開口部４０１−１の径を拡大した第１シリコン膜開口部１１３−２と、第２シリコン膜開口部４０１−２の径を拡大した第２シリコン膜開口部１１３−３と、マスク絶縁膜開口部１１３−４とからなる。
なお、ストッパー絶縁膜１１０を構成するシリコン窒化膜、および、マスク絶縁膜１１２を構成するシリコン酸化膜は、上述したウェットエッチング処理によってはエッチングされない。したがって、ストッパー絶縁膜開口部１１３−１、および、マスク絶縁膜開口部１１３−４の径は、ウェットエッチング処理により拡大されない。
また、第１非晶質シリコン膜３０１Ａは、第２非晶質シリコン膜３０１Ｂと比較して、ウェットエッチング処理時のエッチング速度が速い。そのため、第１シリコン膜開口部４０１−１から第１シリコン膜開口部１１３−２への径の拡大量は、第２シリコン膜開口部４０１−２から第２シリコン膜開口部１１３−３への径の拡大量よりも大きい。
したがって、ストッパー絶縁膜開口部１１３−１の上端開口径は、第１シリコン膜開口部１１３−２の下端開口径よりも小さくなり、ストッパー絶縁膜開口部１１３−１の側面と、第１シリコン膜開口部１１３−２の側面とは連続的にならず、段差部１１９−１が形成される。
また、第１シリコン膜開口部１１３−２の上端開口径は、第２シリコン膜開口部１１３−３の下端開口径よりも大きくなり、第２非晶質シリコン膜３０１Ｂは第１非晶質シリコン膜３０１Ａに対してオーバーハングし、段差部１１９−２が形成される。
また、第２シリコン膜開口部１１３−３の上端開口径は、マスク絶縁膜開口部１１３−４の下端開口径よりも大きくなり、マスク絶縁膜１１２は第２非晶質シリコン膜３０１Ｂに対してオーバーハングし、段差部１１９−３が形成される。
このように、シリンダホール１１３は、内面に段差部１１９−１〜１１９−３が形成され、内面がのこぎり波状に形成されている。また、シリンダホール１１３は、貫通孔４０１と同様に高アスペクト比の構成となる。
ここで、図８を用いて第１シリコン膜開口部４０１−１、および、第２シリコン膜開口部４０１−２の径の拡大量の違いについて説明する。
図８は、０．５％のアンモニア水溶液を用いてウェットエッチングをした場合の、非晶質シリコン膜のエッチング速度を示す図である。
Ａタイプの非晶質シリコン膜は、プラズマＣＶＤ法によって形成された非晶質シリコン膜であり、第１非晶質シリコン膜３０１Ａに相当している。Ｂタイプの非晶質シリコン膜は、第１非晶質シリコン膜３０１Ａの成膜条件のうち、成膜温度のみを５４０℃に変更したプラズマＣＶＤ法によって形成された非晶質シリコン膜である。Ｃタイプの非晶質シリコン膜は、熱ＣＶＤ法によって形成された非晶質シリコン膜であり、第２非晶質シリコン膜３０１Ｂに相当している。Ｄタイプの非晶質シリコン膜は、第２非晶質シリコン膜３０１Ｂにリン（Ｐ）をドープした熱ＣＶＤ法によって形成された非晶質シリコン膜である。
図８に示すように、Ａタイプの非晶質シリコン膜のウェットエッチング速度は、２０ｎｍ／分である。ウェットエッチング処理を１８秒間行うと、第１非晶質シリコン膜３０１Ａに形成された第１シリコン膜開口部４０１−１は、１２ｎｍ拡大される。
Ｃタイプの非晶質シリコン膜のウェットエッチング速度は、Ａタイプ非晶質シリコン膜よりも遅く、８ｎｍ／分である。ウェットエッチング処理を１８秒間行うと、第２非晶質シリコン膜３０１Ｂに形成された第２シリコン膜開口部４０１−２は、５ｎｍ拡大される。
このように、第１シリコン膜開口部４０１−１から第１シリコン膜開口部１１３−２への拡大量は、第２シリコン膜開口部４０１−２から第２シリコン膜開口部１１３−３への拡大量よりも大きくなる。
本実施形態におけるウェットエッチングの処理時間は１８秒間である。そのため、図４Ｂ、図５Ｂに示すように、第１シリコン膜開口部１１３−２の下部開口径は、４３ｎｍ（径Ｘ８）から５５ｎｍ（径Ｘ９）に拡大され、また、第２シリコン膜開口部１１３−３の上部開口径は、５０ｎｍ（径Ｘ７）から５５ｎｍ（径Ｘ９）に拡大される。したがって、第１非晶質シリコン膜３０１Ａの下部開口径、および、第２非晶質シリコン膜３０１Ｂの上部開口径は、ともに、５５ｎｍ（径Ｘ９）となる。
なお、Ｂタイプの非晶質シリコン膜のウェットエッチング速度は１６ｎｍ／分であり、Ｄタイプの非晶質シリコン膜のウェットエッチング速度は１１ｎｍ／分である。そのため、第１非晶質シリコン膜３０１Ａのウェットエッチング速度は、第１非晶質シリコン膜３０１Ａの成膜温度に応じた速度となる。また、第２非晶質シリコン膜３０１Ｂのウェットエッチング速度は、第２非晶質シリコン膜３０１Ｂのリンドープ量に応じた速度となる。
次に、図６Ａ、図６Ｂを参照すると、非晶質シリコン膜３０１をシリンダ層間膜１１１に改質する改質工程が行われる。具体的には、半導体装置１００全体を、６００℃の温度で熱処理を行い、非晶質シリコンである非晶質シリコン膜３０１を、多結晶シリコン膜であるシリンダ層間膜１１１に改質させる。
すなわち、第１非晶質シリコン膜３０１Ａは第１多結晶シリコン膜１１１Ａに改質され、第２非晶質シリコン膜３０１Ｂは第２多結晶シリコン膜１１１Ｂに改質される。なお、この熱処理は、独立して実施しても良いし、後続の成膜時における加熱処理で６００℃以上に加熱することにより実施してもよい。
次に、サイドウォール絶縁膜１１４を形成する第１絶縁膜形成工程が行われる。具体的には、シリンダホール１１３の内面を覆うように、ＣＶＤ法によって、シリコン窒化膜を成膜する。このとき、シリンダホール１１３はシリコン窒化膜により埋め込まれず、シリンダホール１１３の内面に一定の厚さのシリコン窒化膜が成膜される。なお、シリコン窒化膜は、マスク絶縁膜１１２、第２多結晶シリコン膜１１１Ｂ、および、周辺絶縁膜１２０の上面にも形成される。
次に、異方性ドライエッチング法によって、Ｚ方向にのみエッチングを行い、マスク絶縁膜１１２、第２多結晶シリコン膜１１１Ｂ、および、周辺絶縁膜１２０の上面と、ストッパー絶縁膜開口部１１３−１に成膜されたシリコン窒化膜とを除去する。このようにして、第１シリコン膜開口部１１３−２、第２シリコン膜開口部１１３−３、および、マスク絶縁膜開口部１１３−４との内面を覆うように、内面に段差部が形成されたサイドウォール絶縁膜１１４を形成する。
なお、本実施例においては、サイドウォール絶縁膜１１４は、シリコン窒化膜（ＳｉＮ）で形成したが、酸化アルミニウム膜（ＡｌＯ）、酸化ジルコニウム膜（ＺｒＯ）などの単層膜、もしくは、これらの積層膜で構成されてもよい。
次に、下部電極１１５を形成する下部電極形成工程が行われる。具体的には、ＣＶＤ法によって、ストッパー絶縁膜開口部１１３−１およびサイドウォール絶縁膜１１４の内面を覆うように、１０ｎｍ厚の窒化チタン（ＴｉＮ）からなる下部電極１１５を形成する。
下部電極１１５は、サイドウォール絶縁膜１１４と同様に、内面に段差部が形成される。なお、下部電極１１５は、窒化チタンでなく、ルテニウム（Ｒｕ）や白金（Ｐｔ）などの金属により構成されてもよい。
なお、ストッパー絶縁膜開口部１１３−１およびサイドウォール絶縁膜１１４の内面を覆うように窒化チタンからなる下部電極１１５を形成する際には、周辺絶縁膜１２０、第２多結晶シリコン膜１１１Ｂ、および、マスク絶縁膜１１２の上面にも、窒化チタン膜が形成される。周辺絶縁膜１２０、第２多結晶シリコン膜１１１Ｂ、および、マスク絶縁膜１１２の上面に形成された窒化チタン膜は、ＣＭＰ法によって、除去される。
次に、容量絶縁膜１１６を形成する第２絶縁膜形成工程が行われる。具体的には、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、露出している下部電極１１５の内面および上面と、マスク絶縁膜１１２およびサイドウォール絶縁膜１１４の上面とを覆うように、絶縁体からなる容量絶縁膜１１６を成膜する。
なお、容量絶縁膜１１６は、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等の高誘電体膜や、それらの積層膜により構成されてもよい。
次に、上部電極１１７を形成する上部電極形成工程が行われる。具体的には、容量絶縁膜１１６の内面および上面を覆うとともに、シリンダホール１１３の内部を充填するように、窒化チタンからなる上部電極１１７を形成する。
なお、上部電極１１７は、容量絶縁膜１１６の内面を覆うように、窒化チタンを１０ｎｍ厚程度で形成した後に、不純物をドープしたポリシリコン膜を積層させることによって、シリンダホール１１３の内部を充填し、さらにその上面に１００ｎｍ厚程度のタングステンを成膜した積層構造としてもよい。また、上部電極１１７は、ルテニウムや白金などの金属により構成されてもよい。
次に、フォトリソグラフィ法とドライエッチング法によって、周辺回路領域１００Ｂ、および、周辺回路領域１００Ｂの近傍のメモリセル領域１００Ａの一部における、マスク絶縁膜１１２、容量絶縁膜１１６、および、上部電極１１７を除去する。このようにして、メモリセル領域１００Ａの一部に、上部電極１１７、容量絶縁膜１１６、および、マスク絶縁膜１１２が残留する。
図６Ａ、図６Ｂに示す製造工程を終えると、次に、周辺絶縁膜１２０、第２多結晶シリコン膜１１１Ｂ、マスク絶縁膜１１２、容量絶縁膜１１６、および、上部電極１１７を埋め込むように、シリコン酸化膜を成膜する。さらに、ＣＭＰ法によって、成膜されたシリコン酸化膜の上面を平坦化し、第４層間絶縁膜１２１を形成する。
次に、フォトリソグラフィ法とドライエッチング法によって、第４層間絶縁膜１２１を貫通して上部電極１１７に至る第４開口部（不図示）、第４層間絶縁膜１２１を貫通して第２多結晶シリコン膜１１１Ｂに至る第５開口部（不図示）、および、第４層間絶縁膜１２１と、周辺絶縁膜１２０と、ストッパー絶縁膜１１０と、配線絶縁膜１０６とを貫通して、配線１０５に至る第６開口部（不図示）を形成する。
次に、一般的な半導体装置の製造方法と同様の方法によって、第４開口部にコンタクトプラグ１２２を、第５開口部にコンタクトプラグ１２３を、第６開口部にコンタクトプラグ１２４を形成する。 次に、コンタクトプラグ１１６と接続する上部電極給電配線１２５、コンタクトプラグ１２２と接続するシリンダ層間膜給電配線１２６、および、コンタクトプラグ１２７と接続する配線１２７を形成する。
次に、上部電極給電配線１２５、シリンダ層間膜給電配線１２６、および、配線１２７を覆うように、第４層間絶縁膜１２１の上面に表面保護膜（不図示）を形成する。
以上の工程を経て、半導体装置１００が完成する。
本実施形態では、積層工程において、エッチング速度の異なる、２つの非晶質シリコン膜（第１非晶質シリコン膜３０１Ａおよび第２非晶質シリコン膜３０１Ｂ）を形成する例を用いて説明したが、これに限られない。ウェットエッチング速度の異なる、３つ以上の非晶質シリコン膜を形成してもよい。このような場合には、積層工程において、最上層には、ウェットエッチング速度が最も遅い非晶質シリコン膜を積層する。
また、本実施形態では、第１非晶質シリコン膜３０１Ａを形成するプラズマＣＶＤ法における成膜温度に応じて、第１非晶質シリコン膜３０１Ａのエッチング速度を変更する例を用いて説明したが、これに限られない。圧力や高周波パワーなどの成膜温度以外の成膜条件に応じてエッチング速度を変更してもよい。
また、本実施形態では、第２非晶質シリコン膜３０１Ｂを形成する熱ＣＶＤ法におけるリンのドープ量に応じて、第２非晶質シリコン膜３０１Ｂのエッチング速度を変更する例を用いて説明したが、これに限られない。不純物として砒素やボロン等をドープした場合には、それらの不純物のドープ量に応じてエッチング速度を変更してもよい。
このように、本実施形態においては、シリコン基板の上に、２つの非晶質シリコン膜を積層し、積層した各非晶質シリコン膜を貫通する貫通孔４０１を形成する。その後、シリンダホール形成工程において、貫通孔４０１の内面に対してエッチング処理を行うことにより、シリンダホール１１３を形成する。各非晶質シリコン膜のエッチング速度は異なるので、各非晶質シリコン膜の開口部におけるエッチングによる径の拡大量が異なる。そのため、形成されたシリンダホール１１３は、隣接する開口部の側面同士が連続的にならず、内面に段差部が形成されることにより、内面の面積が大きくなる。
また、貫通孔４０１は逆円錐台型であるため、第２シリコン膜開口部４０１−２の開口径は、第１シリコン膜開口部４０１−１の開口部の開口径よりも大きい。また、第２非晶質シリコン膜３０１Ｂは、第１非晶質シリコン膜３０１Ａよりも、ウェットエッチング速度が遅いため、第２シリコン膜開口部４０１−２は、第１シリコン膜開口部４０１−１よりも、エッチングによる径の拡大量が小さい。径が大きい第２シリコン膜開口部４０１−２の拡大量が抑制されるとともに、拡大量が大きな第１シリコン膜開口部４０１−１のエッチング前の径が小さいため、形成されたシリンダホール１１３の占有面積の増加が抑制されている。
したがって、占有面積の増加を抑制しつつ内面の面積が大きいシリンダホール１１３を形成することにより、キャパシタの占有面積の減少に伴うキャパシタ容量の減少を抑制することができる。
また、本実施形態においては、プラズマＣＶＤ法によって第１非晶質シリコン膜３０１Ａの成膜後に、熱ＣＶＤ法によって第２非晶質シリコン膜３０１Ｂを成膜した。熱ＣＶＤ法においては、アニール処理と同様に半導体装置１００は加熱されるので、シリコン基板１０１の反り量を低減させるためのアニール処理などを行うことなく、シリコン基板１０１の反り量を低減することができる。その結果、製造方法の簡易化を図るとともに、キャパシタ１１８の変形を防止することにより製造不良を低減することができる。
また、本実施形態においては、第１非晶質シリコン膜３０１Ａのエッチング速度は、第１非晶質シリコン膜３０１Ａの成膜条件に応じた速度となり、また、第２非晶質シリコン膜のエッチング速度は、第２非晶質シリコン膜３０１Ｂへのドープ量に応じた速度となることが示されている。各非晶質シリコン膜のエッチング速度に応じてエッチング時間を制御して、各開口部の径を所望の大きさにすることにより、シリンダホール１１３を所望の大きさにすることができる。その結果、キャパシタ１１８の占有面積およびキャパシタ容量を所望の大きさにすることができる。
また、本実施形態においては、下部電極１１５の内側に内キャパシタが、下部電極１１５の外側に外キャパシタが構成され、半導体装置１００におけるキャパシタはクラウン構造となる。その結果、キャパシタ１１８は、占有面積が小さくても、キャパシタ容量が大きくなる。
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置について説明する。
図９は、本発明の第２の実施形態の半導体装置９００の断面図である。なお、以下では、半導体装置１００と同様の構成については、同じ符号を付し、説明を省略する。
図９に示すように、ストッパー絶縁膜１１０の上面には、メモリセル領域１００Ａにおいて、下部電極９０１と、容量絶縁膜９０２と、上部電極９０３と、サポート膜９０５とが形成されている。なお、下部電極９０１と、容量絶縁膜９０２と、上部電極９０３とにより、キャパシタ９０４が構成される。
ストッパー絶縁膜１１０の開口部により露出されたコンタクトプラグ１０９と接続するように、内面に段差部が設けられた下部電極９０１が形成されている。
下部電極９０１の側面部の一部と接するように、サポート膜９０５が形成されている。なお、サポート膜９０５の一部は、下部電極９０１同士の間に設けられている。
下部電極９０１の全体と、サポート膜９０５の上面および下面と、ストッパー絶縁膜１１０の上面のメモリセル領域１００Ａの一部とを覆うように、容量絶縁膜９０２が形成されている。
メモリセル領域１００Ａの一部には、容量絶縁膜９０２の全体を埋め込むように、上部電極９０３が形成されている。
メモリセル領域１００Ａの一部には、ストッパー絶縁膜１１０の上面には、キャパシタ９０４およびサポート膜９０５の全体を埋め込むように第４層間絶縁膜１２１が形成されている。
次に、半導体装置９００の製造工程について図１０Ａ〜図１３Ｂを参照して説明する。なお、図１０Ａ，１１Ａ，１２Ａ，１３Ａはそれぞれ上面図であり、図１０Ｂ，１１Ｂ，１２Ｂ，１３Ｂはそれぞれ、図１０Ａ，１１Ａ，１２Ａ，１３Ａに示すＣ−Ｃ’線に沿った断面図である。
また、半導体装置９００の製造工程において、半導体装置１００と同様の製造工程については、説明を省略する。
まず、図２Ａ〜図３Ｂに示す製造工程における方法と同様の方法によって、シリコン基板１０１上に、第１層間絶縁膜１０２から非晶質シリコン膜３０１までを形成する。
次に、図１０Ａ、図１０Ｂを参照すると、プラズマＣＶＤ法によって、第２非晶質シリコン膜３０１Ｂの上面に、５０ｎｍ厚のシリコン窒化膜からなるサポート膜９０５を形成する。
次に、プラズマＣＶＤ法によって、サポート膜９０５の上面に、１００ｎｍ厚のシリコン酸化膜からなるマスク絶縁膜１１２を形成する。
次に、フォトリソグラフィ法とドライエッチング法によって、開口部３０２が形成された位置と同等の位置に、開口部３０２と同等の大きさ（径Ｘ７＝５０ｎｍ）で、マスク絶縁膜１１２とサポート膜９０５を貫通する開口部１００１を形成する。
次に、図１１Ａ、図１１Ｂを参照すると、図４Ａ〜図５Ｂに示す製造工程における方法と同様の方法によって、マスク絶縁膜１１２、サポート膜９０５、非晶質シリコン膜３０１、ストッパー絶縁膜１１０を貫通し、内面に段差部が設けられたシリンダホール１１０１を形成する。
次に、下部電極９０１を形成する下部電極形成工程が行われる。具体的には、ＣＶＤ法によって、シリンダホール１１０１の内面を覆うように、１０ｎｍ厚の窒化チタン膜からなる下部電極９０１を成膜する。
なお、シリンダホール１１０１の内面を覆うように窒化チタン膜からなる下部電極９０１を成膜する際には、窒化チタン膜はマスク絶縁膜１１２の上面にも窒化チタン膜が成膜されるため、ＣＭＰ法によって、マスク絶縁膜１１２の上面に成膜された窒化チタン膜を除去する。
次に、図１２Ａ、図１２Ｂを参照すると、マスク絶縁膜１１２およびサポート膜９０５の一部を除去して第７開口部（不図示）を形成し、第２非晶質シリコン膜３０１Ｂの一部を露出する。なお、第７開口部は、Ｙ方向に延在しており、半導体装置９００を上方から見た場合に図１２Ａにおいてストッパー絶縁膜１１０が示す位置と重なる位置に設けられる。
次に、非晶質シリコン膜３０１を除去する非晶質シリコン膜除去工程が行われる。具体的には、フッ酸（ＨＦ）と硝酸（ＨＮＯ３）の混合液であるフッ硝酸を用いたウェットエッチング法によって、シリコン酸化膜からなるマスク絶縁膜１１２および非晶質シリコン膜３０１を除去する。なお、サポート膜９０５の下方にもフッ硝酸が侵入するため、サポート膜９０５の下方に位置する非晶質シリコン膜３０１も除去され、下部電極９０１の外面の一部が露出する。
なお、シリコン窒化膜からなるストッパー絶縁膜１１０およびサポート膜９０５、窒化チタン膜からなる下部電極９０１は、エッチングされずに、ウェットエッチング前と同じ状態で残留する。サポート膜９０５の一部が下部電極９０１同士の間に残留することにより、下部電極９０１同士がサポート膜９０５を介して支え合うため、下部電極９０１の倒壊を防止することができる。
次に、図１３Ａ、図１３Ｂを参照すると、容量絶縁膜９０２を形成する絶縁膜形成工程が行われる。具体的には、図６Ａ，図６Ｂに示す製造工程における方法と同様の方法によって、下部電極９０１、および、サポート基板９０５の全体を覆うように、容量絶縁膜９０２を形成する。
次に、上部電極９０３を形成する上部電極形成工程が行われる。具体的には、図６Ａ，図６Ｂに示す製造工程における方法と同様の方法によって、容量絶縁膜９０２の全体を埋め込むように、上部電極９０３を形成する。
次に、フォトリソグラフィ法とドライエッチング法によって、周辺回路領域１００Ｂと、周辺回路領域１００Ｂ近傍のメモリセル領域１００Ａの一部とにおける、容量絶縁膜９０２成膜時に形成された窒化チタン膜、および、上部電極９０３成膜時に形成された導電膜を除去する。
次に、ＣＶＤ法によって、キャパシタ９０４と、サポート膜９０５とを埋め込むように、シリコン酸化膜を成膜し、さらに、ＣＭＰ法によってシリコン酸化膜を平坦化する。このようにして、ストッパー絶縁膜１１０の上面に、シリコン酸化膜からなる第４層間絶縁膜１２１を形成する。
次に、図６Ａ、図６Ｂに示す製造工程における方法と同様の方法によって、コンタクトプラグ１２２，１２４、および、上部電極給電配線１２５、配線１２７を形成する。さらに、上部電極給電配線１２５、配線１２７を覆うように、第４層間絶縁膜１２１の上面に表面保護膜（不図示）を形成する。
以上の工程を経て、半導体装置９００が完成する。
このように、本実施形態においては、半導体装置９００において、下部電極９０１の内側に、下部電極９０１、容量絶縁膜９０２、および、上部電極９０３により内キャパシタが構成され、下部電極９０１の外側にも、下部電極９０１、容量絶縁膜９０２、および、上部電極９０３により外キャパシタが構成される。半導体装置９００におけるキャパシタは、下部電極１１５の内側および外側にキャパシタが構成されるクラウン構造となることにより、占有面積が小さくても、キャパシタ容量が大きくなる。
また、本実施形態においては、積層工程において、非晶質シリコン膜３０１の上面にサポート基板９０５を形成し、シリンダホール形成工程において、非晶質シリコン膜３０１およびサポート基板９０５を貫通するシリンダホール１１０１を形成し、非晶質シリコン膜除去工程において、下部電極９０１同士の間にサポート基板９０５が残留するように、サポート基板９０５の一部を除去する。非晶質シリコン膜除去工程後には、サポートサポート基板９０５が下部電極９０１同士の間に残留するため、下部電極９０１同士がサポート基板９０５を介して支え合う。その結果、露出された下部電極９０１の倒壊が防止され、半導体装置９００の製造不良を低減させることができる。
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置１００の製造方法について説明する。本実施形態に係る半導体装置１００の製造方法は、第１の実施形態に係る半導体装置１００の製造方法と比較して、積層工程およびシリンダホール形成工程が異なる。以下では、第１の実施形態の説明にて使用した図３Ａ、図３Ｂから図５Ａ、図５Ｂまでを用いて、本実施形態に係る半導体装置の製造方法における積層工程からシリンダホール形成工程までについて説明し、それ以外の工程については説明を省略する。
まず、図３Ａ、図３Ｂを用いて、本実施形態に係る積層工程について説明する。本実施形態に係る積層工程においては、半導体基体３０３の上面に、熱ＣＶＤ法によって、１μｍ厚の第１非晶質シリコン膜３０１Ａを成膜する。この熱ＣＶＤ法においては、原料ガスにモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いて、ＳｉＨ４のガス流量を２ＳＬＭ、Ｎ２のガス流量を５ｓｃｃｍ、成膜温度を５３０℃、圧力を９０Ｐａとして、成膜速度は２ｎｍ／分とした。
次に、第１非晶質シリコン膜３０１Ａの上面に、プラズマＣＶＤ法によって、１μｍ厚の第２非晶質シリコン膜３０１Ｂを成膜する。このプラズマＣＶＤ法においては、原料ガスに、モノシラン（ＳｉＨ４）と水素（Ｈ２）とアルゴン（Ａｒ）を用いて、ＳｉＨ４のガス流量を７５０ｓｃｃｍ、Ｈ２のガス流量を９ＳＬＭ、Ａｒのガス流量を１．５ＳＬＭ、成膜温度を４００℃、圧力を１８Ｔｏｒｒ（約２．４ＫＰａ）、高周波パワーを６００Ｗとした。
次に、第１の実施形態と同様に、周辺回路領域１００Ｂにおける非晶質シリコン膜３０１の除去、周辺絶縁膜１２０の形成、マスク絶縁膜１１２の成膜、マスク絶縁膜１１２における開口部３０２の形成を行う。
次に、図４Ａ、図４Ｂに示すように、マスク絶縁膜１１２をマスクとして用いたドライエッチング法によって貫通孔４０１を形成する。
次に、図５Ａ、図５Ｂに示すように、シリンダホール１１３を形成するシリンダホール形成工程が行われる。本実施形態に係るシリンダホール形成工程においては、アンモニア水（ＮＨ４ＯＨ）と酸化剤である過酸化水素水（Ｈ２Ｏ２）との混合液（ＡＰＭ： Ａｍｍｏｎｉａ ｈｙｄｒｏｘｉｄｅ−ｈｙｄｒｏｇｅｎ ｐｅｒｏｘｉｄｅ ｍｉｘｔｕｒｅ）を用いて、ウェットエッチングを２分間行う。ウェットエッチングを行うことにより、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１、および、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２の径が拡大し、シリンダホール１１３が形成される。
なお、ＡＰＭは、アンモニア水溶液に比べ、エッチング速度は遅いが、面方位依存が小さく、残渣が出にくいという特徴がある。また、本実施形態においては、ＡＰＭは、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝２：１：２００の比率で構成され、ＮＨ４ ＋（アンモニウムイオン）とＯＨ−（水酸化物イオン）とを含むアルカリ性水溶液である。
ここで、図１４を用いて、シリンダホール形成工程における、第１シリコン膜開口部４０１−１、および、第２シリコン膜開口部４０１−２の径の拡大量の違いについて説明する。
図１４は、上述したＡＰＭを用いて、Ｅタイプ、ＦタイプおよびＧタイプの非晶質シリコン膜のウェットエッチングを行った場合のエッチング速度を示す図である。
なお、Ｅタイプの非晶質シリコン膜とは、プラズマＣＶＤ法によって４００℃で形成された非晶質シリコン膜である。Ｆタイプの非晶質シリコン膜とは、熱ＣＶＤ法によって５３０℃で形成された非晶質シリコン膜である。Ｇタイプの非晶質シリコン膜とは、熱ＣＶＤ法によって５００℃で形成された非晶質シリコン膜である。
図１４に示すように、Ｅタイプの非晶質シリコン膜のウェットエッチング速度は３．９ｎｍ／分である。Ｆタイプの非晶質シリコン膜のウェットエッチング速度は４．６ｎｍ／分である。Ｇタイプの非晶質シリコン膜のウェットエッチング速度は４．２ｎｍ／分である。
本実施形態においては、第１非晶質シリコン膜３０１ＡはＦタイプの非晶質シリコン膜であり、第２非晶質シリコン膜３０１ＢはＥタイプの非晶質シリコン膜である。そのため、シリンダホール形成工程において、ウェットエッチングを２分間行うと、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１は、径が９．２ｎｍ拡大され、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２は、径が７．８ｎｍ拡大される。
ここで、ウェットエッチングの前においては、第１シリコン膜開口部４０１−１は、第２シリコン膜開口部４０１−２よりも径が小さい。しかし、第１シリコン膜開口部４０１−１は、第２シリコン膜開口部４０１−２よりも、ウェットエッチングによる径の拡大量が大きい。したがって、径が小さな第１シリコン膜開口部４０１−１における径の拡大量が大きいため、シリンダホール１１３は、占有面積が大きくなることなく内面の面積が大きくなり、理想的な形状となる。
このように、本実施形態によれば、積層工程において、熱ＣＶＤ法にて第１非晶質シリコン膜３０１Ａを形成した後に、プラズマＣＶＤ法により第２非晶質シリコン膜３０１Ｂを形成する。また、シリンダホール形成工程において、ＡＰＭを用いてウェットエッチングを行い、シリンダホールを形成する。
ここで、第１の実施形態に係る積層工程においては、プラズマＣＶＤ法により第１非晶質シリコン膜３０１Ａを形成した後に、プラズマＣＶＤ法により第２非晶質シリコン膜３０１Ｂを形成する。
そのため、積層工程において、プラズマＣＶＤ法による非晶質シリコン膜の形成と、熱ＣＶＤ法による非晶質シリコン膜の形成との順が変更可能であることにより、半導体装置１００の製造方法の自由度を高めることができる。
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置１００の製造方法について説明する。本実施形態に係る半導体装置１００の製造方法は、第１の実施形態に係る半導体装置１００の製造方法と比較して、積層工程およびシリンダホール形成工程が異なる。以下では、第１の実施形態の説明にて使用した図３Ａ、図３Ｂから図５Ａ、図５Ｂまでを用いて、本実施形態に係る半導体装置の製造方法における積層工程からシリンダホール形成工程までについて説明し、それ以外の工程については説明を省略する。
まず、図３Ａ、図３Ｂを用いて、本実施形態に係る積層工程について説明する。本実施形態に係る積層工程においては、半導体基体３０３の上面に、熱ＣＶＤ法によって、１μｍ厚の第１非晶質シリコン膜３０１Ａを成膜する。この熱ＣＶＤ法においては、原料ガスにモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いて、ＳｉＨ４のガス流量を２ＳＬＭ、Ｎ２のガス流量を５ｓｃｃｍ、成膜温度を５３０℃、圧力を９０Ｐａとした。
次に、第１非晶質シリコン膜３０１Ａの上面に、熱ＣＶＤ法によって、１μｍ厚の第２非晶質シリコン膜３０１Ｂを成膜する。この熱ＣＶＤ法においては、原料ガスにモノシラン（ＳｉＨ４）と窒素（Ｎ２）を用いて、ＳｉＨ４のガス流量を２ＳＬＭ、Ｎ２のガス流量を５ｓｃｃｍ、成膜温度を５００℃、圧力を９０Ｐａとした。
次に、第１の実施形態と同様に、周辺回路領域１００Ｂにおける非晶質シリコン膜３０１の除去、周辺絶縁膜１２０の形成、マスク絶縁膜１１２の成膜、マスク絶縁膜１１２における開口部３０２の形成を行う。
次に、図４Ａ、図４Ｂに示すように、マスク絶縁膜１１２をマスクとして用いたドライエッチング法によって貫通孔４０１を形成する。
次に、図５Ａ、図５Ｂに示すように、シリンダホール１１３を形成するシリンダホール形成工程が行われる。本実施形態に係るシリンダホール形成工程においては、ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝２：１：２００の比率で構成されたＡＰＭを用いて、ウェットエッチングを２分間行う。ウェットエッチングを行うことにより、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１、および、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２の径が拡大し、シリンダホール１１３が形成される。
ここで、図１４を用いて第１シリコン膜開口部４０１−１、および、第２シリコン膜開口部４０１−２の径の拡大量の違いについて説明する。
本実施形態においては、第１非晶質シリコン膜３０１ＡはＦタイプの非晶質シリコン膜であり、第２非晶質シリコン膜３０１ＢはＧタイプの非晶質シリコン膜である。そのため、２分間ウェットエッチングを行うと、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１は、径が９．２ｎｍ拡大され、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２は、径が８．４ｎｍ拡大される。
ここで、ウェットエッチングの前においては、第１シリコン膜開口部４０１−１は、第２シリコン膜開口部４０１−２よりも径が小さい。しかし、第１シリコン膜開口部４０１−１は、第２シリコン膜開口部４０１−２よりも、ウェットエッチングによる径の拡大量が大きい。したがって、径が小さな第１シリコン膜開口部４０１−１における径の拡大量が大きいため、シリンダホール１１３は、占有面積が大きくなることなく内面の面積が大きくなり、理想的な形状となる。
このように、本実施形態によれば、積層工程において、成膜温度が５３０℃の熱ＣＶＤ法にて第１非晶質シリコン膜３０１Ａを形成し、成膜温度が５００℃の熱ＣＶＤ法にて第２非晶質シリコン膜３０１Ｂを形成する。また、シリンダホール形成工程において、ＡＰＭを用いてウェットエッチングを行い、シリンダホールを形成する。
そのため、複数の種類の非晶質シリコン膜を、成膜条件のうち温度が異なる熱ＣＶＤ法によって形成することにより、製造工程の簡略化を図ることができる。
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置１００の製造方法について説明する。本実施形態に係る半導体装置１００の製造方法は、第１の実施形態に係る半導体装置１００の製造方法と比較して、積層工程およびシリンダホール形成工程が異なる。以下では、第１の実施形態の説明にて使用した図３Ａ、図３Ｂから図５Ａ、図５Ｂまでを用いて、本実施形態に係る半導体装置の製造方法における積層工程からシリンダホール形成工程までについて説明し、それ以外の工程については説明を省略する。
まず、図３Ａ、図３Ｂを用いて、本実施形態に係る積層工程について説明する。本実施形態に係る積層工程においては、半導体基体３０３の上面に、プラズマＣＶＤ法によって、１μｍ厚の第１非晶質シリコン膜３０１Ａを成膜する。このプラズマＣＶＤ法においては、原料ガスに、モノシラン（ＳｉＨ４）と水素（Ｈ２）とアルゴン（Ａｒ）を用いて、ＳｉＨ４のガス流量を７５０ｓｃｃｍ、Ｈ２のガス流量を９ＳＬＭ、Ａｒのガス流量を１．５ＳＬＭ、成膜温度を５５０℃、圧力を１８Ｔｏｒｒ（約２．４ＫＰａ）、高周波パワーを６００Ｗとした。
次に、第１非晶質シリコン膜３０１Ａの上面に、プラズマＣＶＤ法によって、１μｍ厚の第２非晶質シリコン膜３０１Ｂを成膜する。このプラズマＣＶＤ法においては、原料ガスに、モノシラン（ＳｉＨ４）と水素（Ｈ２）とアルゴン（Ａｒ）を用いて、ＳｉＨ４のガス流量を７５０ｓｃｃｍ、Ｈ２のガス流量を９ＳＬＭ、Ａｒのガス流量を１．５ＳＬＭ、成膜温度を５４０℃、圧力を１８Ｔｏｒｒ（約２．４ＫＰａ）、高周波パワーを６００Ｗとした。
次に、第１の実施形態と同様に、周辺回路領域１００Ｂにおける非晶質シリコン膜３０１の除去、周辺絶縁膜１２０の形成、マスク絶縁膜１１２の成膜、マスク絶縁膜１１２における開口部３０２の形成を行う。
次に、図４Ａ、図４Ｂに示すように、マスク絶縁膜１１２をマスクとして用いたドライエッチング法によって貫通孔４０１を形成する。
次に、図５Ａ、図５Ｂに示すように、シリンダホール１１３を形成するシリンダホール形成工程が行われる。本実施形態に係るシリンダホール形成工程においては、０．５％のアンモニア水溶液（ＮＨ３＋Ｈ２Ｏ）を用いて、３０秒間ウェットエッチングを行う。ウェットエッチングを行うことにより、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１、および、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２の径が拡大し、シリンダホール１１３が形成される。
ここで、図８を用いて第１シリコン膜開口部４０１−１、および、第２シリコン膜開口部４０１−２の径の拡大量の違いについて説明する。
本実施形態においては、第１非晶質シリコン膜３０１ＡはＡタイプの非晶質シリコン膜であり、第２非晶質シリコン膜３０１ＢはＢタイプの非晶質シリコン膜である。そのため、３０秒間ウェットエッチングを行うと、第１非晶質シリコン膜３０１Ａにおける第１シリコン膜開口部４０１−１は、径が１０ｎｍ拡大され、第２非晶質シリコン膜３０１Ｂにおける第２シリコン膜開口部４０１−２は、径が８ｎｍ拡大される。
ここで、ウェットエッチングの前においては、第１シリコン膜開口部４０１−１は、第２シリコン膜開口部４０１−２よりも径が小さい。そのため、ウェットエッチングによる径の拡大量は、径が小さな第１シリコン膜開口部４０１−１にて大きく、径が大きな第２シリコン膜開口部４０１−２にて小さいことになる。したがって、シリンダホール１１３は、内面の面積が十分に大きい理想的な形状となる。
このように、本実施形態によれば、積層工程において、成膜温度が５５０℃のプラズマＣＶＤ法にて第１非晶質シリコン膜３０１Ａを形成し、成膜温度が５４０℃のプラズマＣＶＤ法にて第２非晶質シリコン膜３０１Ｂを形成する。また、シリンダホール形成工程において、ＡＰＭを用いてウェットエッチングを行い、シリンダホールを形成する。
そのため、複数の種類の非晶質シリコン膜を、成膜条件のうち温度が異なるプラズマＣＶＤ法によって形成することにより、製造工程の簡略化を図ることができる。
なお、上述した各実施形態においては、２種類のシリコン膜を組み合わせる例を用いて説明したが、これに限られるのものではなく、３種類以上のシリコン膜を組み合わせてもよい。シリコン膜の種類が増えると、シリンダホール１１３の形状を高い精度で制御することができる。ただし、シリコン膜の種類が増えると、工程数が増え、製造コストが上昇するおそれがあるため、必要最小限の種類のシリコン膜を用いることが好ましい。
１００、９００ 半導体装置
１００Ａ、９００Ａ メモリセル領域
１００Ｂ、９００Ｂ 周辺回路領域
１０１ シリコン基板
１０２ 第１層間絶縁膜
１０３ 第２層間絶縁膜
１０４，１０９，１２２，１２３，１２４ コンタクトプラグ
１０５，１２７ 配線
１０６ 配線絶縁膜
１０７，１１４ サイドウォール絶縁膜
１０８ 第３層間絶縁膜
１１０ ストッパー絶縁膜
１１１ シリンダ層間膜
１１１Ａ 第１多結晶シリコン膜
１１１Ｂ 第２多結晶シリコン膜
１１２ マスク絶縁膜
１１３，１１０１ シリンダホール
１１３−１ ストッパー絶縁膜開口部
１１３−２，４０１−１ 第１シリコン膜開口部
１１３−３，４０１−２ 第２シリコン膜開口部
１１３−４ マスク絶縁膜開口部
１１５，９０１ 下部電極
１１６，９０２ 容量絶縁膜
１１７，９０３ 上部電極
１１８，９０４ キャパシタ
１１９−１，１１９−２，１１９−３ 段差部
１２０ 周辺絶縁膜
１２１ 第４層間絶縁膜
１２５ 上部電極給電配線
１２６ シリンダ層間膜給電配線
３００ 非晶質シリコン膜
３００Ａ 第１非晶質シリコン膜
３００Ｂ 第２非晶質シリコン膜
３０２，１００１ 開口部
３０３ 半導体基体
４０１ 貫通孔
９０５ サポート基板

Claims (15)

  1. 半導体基体上に複数の非晶質シリコン膜を積層する工程と、
    前記複数の非晶質シリコン膜を貫通する貫通孔を形成する工程と、
    前記貫通孔を有する複数の非晶質シリコン膜に対しアルカリ性水溶液でエッチング処理を施す工程と、を備え、
    前記複数の非晶質シリコン膜を、第１非晶質シリコン膜と、前記第１非晶質シリコン膜よりも前記アルカリ性水溶液を用いたエッチング速度が遅い第２非晶質シリコン膜とを含んで形成すると共に、前記第１非晶質シリコン膜を前記半導体基体と前記第２非晶質シリコン膜との間に介在させることを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記第１及び第２非晶質シリコン膜のうちの少なくとも一方がプラズマＣＶＤ法によって形成されていることを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法であって、
    前記第１及び第２非晶質シリコン膜のうちの少なくとも一方が熱ＣＶＤ法によって形成されていることを特徴とする半導体装置の製造方法。
  4. 請求項２または３に記載の半導体装置の製造方法であって、
    前記第１及び第２非晶質シリコン膜は、成膜条件のうち温度が異なるＣＶＤ法によって形成され、第１非晶質シリコン膜の成膜時の温度は、第２非晶質シリコン膜の成膜時の温度よりも高いことを特徴とする半導体装置の製造方法。
  5. 請求項１から４のいずれか１項に記載の半導体装置の製造方法であって、
    前記アルカリ性水溶液は、ＮＨ４ ＋（アンモニウムイオン）およびＯＨ−（水酸化物イオン）を含む水溶液であることを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    前記アルカリ性水溶液は、アンモニアおよび酸化剤を含む水溶液であることを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法であって、
    前記アルカリ性水溶液は、アンモニアおよび過酸化水素を含む水溶液であることを特徴とする半導体装置の製造方法。
  8. 請求項１から７のいずれか１項に記載の半導体装置の製造方法であって、
    前記アルカリ性水溶液でエッチング処理を施す工程の後に、前記複数の非晶質シリコンを加熱し、前記複数の非晶質シリコンの少なくとも一部を、多結晶シリコンに改質する工程をさらに備える半導体装置の製造方法。
  9. 請求項１から８のいずれか１項に記載の半導体装置の製造方法であって、
    前記半導体基体上に複数の非晶質シリコン膜を積層する工程の後に、周辺回路領域に形成された前記複数の非晶質シリコン膜を選択的に除去して半導体基体表面を露出する工程と、
    前記非晶質シリコン膜を除去した部分に絶縁膜を埋設する工程と、をさらに備える半導体装置の製造方法。
  10. 請求項１から９のいずれか１項に記載の半導体装置の製造方法であって、
    前記貫通孔を有する複数の非晶質シリコン膜に対しアルカリ性水溶液でエッチング処理を施す工程の後に、前記貫通孔内に、サイドウォール絶縁膜と、下部電極膜と、容量絶縁膜と、上部電極膜とを順に形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
  11. 請求項１から７のいずれか１項に記載の半導体装置の製造方法であって、
    前記貫通孔を有する複数の非晶質シリコン膜に対しアルカリ性水溶液でエッチング処理を施す工程の後に、
    前記貫通孔の内面を覆う下部電極を形成する下部電極形成工程と、
    前記複数の非晶質シリコン膜を除去する非晶質シリコン膜除去工程と、
    前記下部電極を覆う容量絶縁膜を形成する容量絶縁膜形成工程と、
    前記容量絶縁膜を埋め込む上部電極を形成する上部電極形成工程と、をさらに備えることを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法であって、
    前記半導体基体上に前記複数の非晶質シリコン膜を積層する工程において、最上層に形成された前記非晶質シリコン膜の上に、前記非晶質シリコン膜除去工程において除去されないサポート絶縁膜をさらに積層させ、
    前記複数の非晶質シリコン膜を貫通する貫通孔を形成する工程において、前記サポート絶縁膜及び前記複数の非晶質シリコン膜を貫通する貫通孔を形成することを特徴とする半導体装置の製造方法。
  13. 半導体基体上に積層された複数の多結晶シリコン膜と、
    前記複数の多結晶シリコン膜を貫通する貫通孔の内壁に形成された、サイドウォール絶縁膜、下部電極膜、容量絶縁膜及び上部電極膜により構成されたキャパシタと、を備え、
    前記貫通孔においては、隣接する前記多結晶シリコン膜の間にて、内壁に段差が生じていることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記半導体基体上に積層された前記複数の多結晶シリコン膜のうち、周辺回路領域に絶縁膜を備えることを特徴とする半導体装置。
  15. 請求項１３または１４に記載の半導体装置であって、
    前記複数の多結晶シリコン膜のうちの最上層の多結晶シリコン膜に接続する第１コンタクトプラグと、
    前記上部電極に接続する第２コンタクトプラグと、を備え、
    前記第１及び第２コンタクトプラグはそれぞれ異なる配線に電気的に接続されていることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680898A (zh) * 2016-08-02 2018-02-09 株式会社日立国际电气 半导体装置的制造方法、基板处理装置和存储介质
JP2021034691A (ja) * 2019-08-29 2021-03-01 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置
JP2022509015A (ja) * 2018-11-29 2022-01-20 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング アモルファスシリコン犠牲膜の製造方法およびアモルファスシリコン形成組成物

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950689B2 (en) * 2015-09-23 2021-03-16 Nanyang Technological University Semiconductor device with a through-substrate via hole having therein a capacitor and a through-substrate via conductor
KR101933419B1 (ko) * 2017-04-25 2018-12-28 삼성전기 주식회사 커패시터 및 그 제조 방법
KR102542624B1 (ko) 2018-07-17 2023-06-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11164874B2 (en) * 2018-12-19 2021-11-02 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308622B1 (ko) 1999-04-12 2001-11-01 윤종용 디램 셀 캐패시터 및 제조 방법
US7053459B2 (en) * 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
KR100513307B1 (ko) * 2003-02-11 2005-09-07 삼성전자주식회사 등방성 식각 공정을 이용하여 신뢰성 있는 고성능커패시터를 형성하는 방법
JP4282622B2 (ja) 2005-03-04 2009-06-24 エルピーダメモリ株式会社 半導体装置の製造方法
JP4257343B2 (ja) * 2006-06-02 2009-04-22 エルピーダメモリ株式会社 半導体装置の製造方法
JP5641681B2 (ja) * 2008-08-08 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
KR20120042054A (ko) * 2010-10-22 2012-05-03 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터 제조 방법
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107680898A (zh) * 2016-08-02 2018-02-09 株式会社日立国际电气 半导体装置的制造方法、基板处理装置和存储介质
JP2022509015A (ja) * 2018-11-29 2022-01-20 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング アモルファスシリコン犠牲膜の製造方法およびアモルファスシリコン形成組成物
JP7419365B2 (ja) 2018-11-29 2024-01-22 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング アモルファスシリコン犠牲膜の製造方法およびアモルファスシリコン形成組成物
US12060276B2 (en) 2018-11-29 2024-08-13 Merck Patent Gmbh Method for producing amorphous silicon sacrifice film and amorphous silicon forming composition
JP2021034691A (ja) * 2019-08-29 2021-03-01 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置
WO2021039089A1 (ja) * 2019-08-29 2021-03-04 株式会社Ｓｃｒｅｅｎホールディングス 半導体素子形成方法および基板処理装置
JP7344049B2 (ja) 2019-08-29 2023-09-13 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置

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