KR101933419B1 - 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예는 기판 및 상기 기판 상에 배치되는 용량층을 포함하는 바디를 포함하며, 상기 기판은, 상기 기판의 일면에서 상기 기판의 내측으로 관입하는 복수의 제1 트랜치; 및 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 제1 유전층과 상기 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고, 상기 용량층은, 상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 복수의 제2 트랜치; 및 상기 용량층의 일면과 상기 제2 트랜치에 배치되며, 제2 유전층과 상기 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하는 커패시터를 제공한다.
Description
본 발명은 커패시터 및 그 제조 방법에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다.
또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Applicaion Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다.
이러한 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 상기 박막 커패시터는 LSC (Land-side Capacitor) 형태로 제작되고 있다.
그러나, 기존 임베딩 방식의 커패시터의 경우 커패시터의 불량시 재작동(Rework)이 불가능하여 전체적인 손실 비용이 매우 커지기 때문에 재작동이 가능한 LSC (Land-side Capacitor) 형태의 박막 커패시터의 구현이 필요하다.
한편, LSC (Land-side Capacitor) 형태의 박막 커패시터는 솔더 볼(Solder Ball) 사이에 들어가기 때문에 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화하여야 한다.
이와 동시에 박막 커패시터의 용량을 증가시키기 위하여, 용량을 구현하는 표면적을 증가시킬 수 있는 트렌치(trench)형 구조를 박막 커패시터에 적용시키는 연구가 진행중이다.
하지만 이와 같은 트렌치(trench)형 구조는 용량을 증가시키기 위하여 트렌치를 더욱 깊게 형성하는 것은 공정 및 재료의 제약이 존재한다는 문제가 있다.
따라서, 공정 난이도 및 재료 자체의 한계를 고려하면서도 동시에 총 표면적을 증가시킬 수 있는 새로운 구조가 필요한 실정이다.
본 발명의 목적은 커패시터의 용량을 현저히 향상시킬 수 있는 구조를 가지는 커패시터 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 커패시터는 기판 및 상기 기판 상에 배치되는 용량층을 포함하는 바디를 포함하며, 상기 기판은, 상기 기판의 일면에서 상기 기판의 내측으로 관입하는 복수의 제1 트랜치; 및 상기 기판의 일면과 상기 제1 트랜치에 배치되며, 제1 유전층과 상기 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고, 상기 용량층은, 상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 복수의 제2 트랜치; 및 상기 용량층의 일면과 상기 제2 트랜치에 배치되며, 제2 유전층과 상기 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 상술한 신규한 구조의 커패시터를 효율적으로 제조할 수 있는 방법을 제안하고자 하며, 구체적으로, 본 발명의 다른 예에 따른 커패시터의 제조 방법은 기판을 마련하는 단계; 상기 기판을 식각하여 상기 기판의 일면에서 상기 기판의 내측으로 관입하는 제1 트랜치를 형성하는 단계; 상기 기판의 일면과 상기 제1 트랜치에 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 형성하는 단계; 상기 기판의 일면 상에 용량층을 형성하는 단계; 상기 용량층을 식각하여 상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 제2 트랜치를 형성하는 단계; 및 상기 용량층의 일면과 상기 제2 트랜치에 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 형성하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 커패시터는 기판의 일면에서 내측으로 배치되는 제1 트랜치와 기판 상부에 배치된 용량층의 일면에서 내측으로 배치되는 제2 트랜치를 포함하기 때문에, 커패시터의 용량을 구현할 수 있는 총 표면적이 현저히 증가하여 커패시터의 용량을 현저히 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 투시하도록 도시하여 제1 연결 전극 및 제2 연결 전극의 배치를 도시한 것이다.
도 4는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것으로, 기판의 일면, 용량층의 일면, 제1 트랜치 및 제2 트랜치의 표면에 n형의 불순물이 도핑된 실시예를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 커패시터 중 제1 및 제2 외부 전극이 하면 전극 형태로 배치되는 실시예를 도시한 것이다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 플로우 차트를 개략적으로 도시한 것이다.
도 7 내지 도 25는 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 각 단계를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 투시하도록 도시하여 제1 연결 전극 및 제2 연결 전극의 배치를 도시한 것이다.
도 4는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것으로, 기판의 일면, 용량층의 일면, 제1 트랜치 및 제2 트랜치의 표면에 n형의 불순물이 도핑된 실시예를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 커패시터 중 제1 및 제2 외부 전극이 하면 전극 형태로 배치되는 실시예를 도시한 것이다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 플로우 차트를 개략적으로 도시한 것이다.
도 7 내지 도 25는 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 각 단계를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면 도시된 X 방향, Y 방향 및 Z 방향은 각각 길이 방향, 폭 방향 및 두께 방향으로 표현되거나, 순차적으로 제1 방향, 제2 방향, 또는 제3 방향으로 표현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터(100)의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것이고, 도 3은 본 발명의 일 실시예에 따른 커패시터 중 커버층을 투시하도록 도시하여 제1 연결 전극 및 제2 연결 전극의 배치를 도시한 것이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 커패시터(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 커패시터(100)는 바디(101)와 바디의 외측에 배치되는 제1 및 제2 외부 전극(191, 192)를 포함한다.
바디(101)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터의 바디일 수 있다.
바디(101)는 기판(110)과 기판(110) 상에 배치되는 용량층(121, 122)을 포함한다. 바디(101)에 포함되는 모든 용량층(121, 122)은 용량부(120)를 구성한다.
기판(110)은 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 다만, 기판(110)은 용량층(121, 122)이 폴리 실리콘인 경우, 기판(110)과 용량층(121, 122) 사이의 접착성을 증가시키기 위하여 실리콘일 수 있다. 예를 들어 기판(110)은 실리콘 웨이퍼(wafer)를 이용한 것일 수 있다.
기판(110)에는 기판(110)의 일면에서 상기 기판의 내측으로 관입하는 복수의 제1 트랜치(130)가 배치된다.
제1 트랜치(130)는 기판(110)의 일면을 식각하여 형성될 수 있다.
제1 트랜치(130)는 제1 방향(X)으로 길게 형성되거나, 제1 방향(X)으로 일정 간격으로 규칙적으로 형성될 수 있다. 다만, 본 발명에 있어서, 제1 트랜치(130)가 제1 방향(X)으로 길게 형성되는 것을 기준으로 설명하도록 한다.
기판(110)의 일면과 제1 트랜치(130)에는 제1 유전층(145)을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극(141, 142)을 포함하는 제1 커패시터층(140)이 배치된다
제1 트랜치(130)의 표면, 즉 하부와 측면의 벽면과 기판(110)의 일면에는 절연층(181)이 배치될 수 있다. 예를 들어, 제1 트랜치(130)의 깊이는 약 26 ㎛이며, 폭은 약 1.2 ㎛일 수 있다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜치(130)의 표면과 기판(110)의 일면에 배치된 절연층(181)은 제1 커패시터층(140)의 제1 전극(141)과 기판(110) 사이에 발생할 수 있는 누전현상을 최소화할 수 있다.
제1 커패시터층(140)은 적어도 하나 이상의 제1 유전층(145)을 포함할 수 있다. 예를 들어, 도 2를 참조하면, 제1 유전층(145)이 2층 포함되는 경우, 기판(110)의 일면과 제1 트랜치(130)에는 제1 전극(141), 제1 유전층(145), 제2 전극(142), 제1 유전층(145), 및 제1 전극(141)이 순차적으로 적층될 수 있다.
제1 및 제2 전극(141, 142)은 도전성 재료를 이용하여 형성될 수 있다. 제1 및 제2 전극(141, 142)의 재료는 제1 유전층(145)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제1 유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제1 및 제2 전극(141, 142)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 및 제2 전극(141, 142)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(141)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제1 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제1 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제1 유전층(145)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제1 유전층(145)이 복합층인 경우, 제1 유전층(145)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
제1 유전층(145)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(141) 및 제2 전극(142)은 제1 유전층(145)을 사이에 두고 서로 대향하도록 배치되어, 제1 전극(141) 및 제2 전극(142)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제1 전극(141) 및 제2 전극(142)이 제1 유전층(145)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제1 커패시터층(140)이 형성된다.
제1 트랜치(130)의 구조로 인해 제1 커패시터층(140)이 제1 트랜치(130)에 배치되면 중앙의 상부에 공간이 발생하게 된다. 이와 같은 공간은 후술하는 용량부(120)에 크랙이 발생하는 원인이 될 있다. 따라서, 제1 트랜치(130)에 제1 커패시터층(140)이 배치되고 남은 공간에는 제1 충전부(131)가 배치될 수 있다.
제1 충전부(131)는 텅스텐(W) 또는 폴리실리콘(polycrystalline silicon)과 같은 전도체 일 수 있다. 제1 충전부(131)가 전도체인 경우, 제1 충전부(131)와 인접한 전극내의 저항을 크게 감소시킬 수 있다. 제1 충전부(131)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 제1 충전부(131)는 텅스텐(W)을 스퍼터링으로 제조할 수 있다.
제1 커패시터층(140)의 상부에는 절연층(181)이 배치될 수 있다. 제1 커패시터층(140)의 상부에 배치된 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다. 제1 커패시터층(140)의 상부에 배치된 절연층(181)이 실리콘 산화물(SiO2)인 경우, 후술하는 제1 용량층(121)을 폴리실리콘 또는 비정질 실리콘(Amorphous Silicon)으로 형성함으로써 기판(110)과 제1 용량층(121) 사이의 접합성을 향상시킬 수 있다.
기판(110)에 제1 트랜치(130)를 형성함으로써, 기판(110)의 표면적을 증가시켜 제1 커패시터층(140)의 용량을 증가시킬 수 있다. 기판(110)으로 이용되는 재료의 재료적 한계와 제1 트랜치(130)의 구조적 한계로 인해 제1 트랜치(130)를 이용하여 기판(110)의 표면적을 증가시키는 것은 한계가 존재한다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 두께 방향(Z)으로 용량층(121, 122)을 형성시켜 이와 같은 한계를 극복하여 커패시터(100)의 용량을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 커패시터(100)는 기판(110) 상에 배치되는 제1 용량층(121)을 더 포함한다. 제1 용량층(121)은 제1 커패시터층(140)이 형성된 기판(110) 상에 폴리실리콘을 증착 공정을 통해 성장시켜 형성할 수 있다. 제1 용량층(121)의 두께는 2 내지 5 ㎛ 일 수 있으나, 이에 제한되는 것은 아니다. 제1 용량층(121)의 두께가 2 ㎛미만인 경우, 제2 트랜치(150)를 충분한 깊이로 형성하기 어려워 커패시터(100)의 용량이 증가되는 효과가 미약하며, 제1 용량층(121)의 두께가 5 ㎛를 초과하는 경우, 제1 용량층(121)을 형성하는 공정의 공정 난이도가 증가하며, 제1 용량층(121)의 형성에 과도한 비용 및 시간이 소모되고, 제1 용량층(121)에 결함(defect)이 발생하여 누전 특성이 감소할 위험이 있다.
이와 달리, 제1 용량층(121)은 제1 커패시터층(140)이 형성된 기판(110) 상에 비정질 실리콘을 증착 공정을 통해 성장시켜 형성할 수 있다. 비정질 실리콘으로 제1 용량층(121)을 형성하는 경우, 폴리실리콘에 비해 증착온도가 낮고 증착속도가 빨라 폴리실리콘으로 제1 용량층(121)을 형성하는 것보다 더 두껍게 제1 용량층(121)을 형성할 수 있다. 제1 용량층(121)이 비정질 실리콘으로 형성되는 경우, 제1 용량층(121)은 10 ㎛의 두께까지 성장시킬 수 있다.
이때, 기판(110)과 제1 용량층(121)의 사이에는 절연층(181)이 배치될 수 있다.
제1 용량층(121)에는 제1 용량층(121)의 일면에서 상기 제1 용량층(121)의 내측으로 관입하는 복수의 제2 트랜치(150)가 배치된다.
제2 트랜치(150)는 제1 용량층(121)의 일면을 식각하여 형성될 수 있다.
제2 트랜치(150)는 제1 방향(X)으로 길게 형성되거나, 제1 방향(X)으로 일정 간격으로 규칙적으로 형성될 수 있다. 다만, 본 발명에 있어서, 제2 트랜치(150)가 제1 방향(X)으로 길게 형성되는 것을 기준으로 설명하도록 한다.
제2 트랜치(150)는 제1 트랜치(130)에 비해 폭이 더 좁거나 또는 깊이가 더 작다. 이 때, 제1 용량층(121)에 배치되는 제2 커패시터층(160)의 용량을 충분히 향상시키기 위하여, 단위 면적에 배치되는 제2 트랜치(150)의 수는 제1 트랜치(130)에 비해 크도록 할 수 있다.
제1 용량층(121)의 일면과 제2 트랜치(150)에는 제2 유전층(165)을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극(161, 162)을 포함하는 제2 커패시터층(160)이 배치된다.
제2 트랜치(150)의 표면, 즉 하부와 측면의 벽면에는 절연층(181)이 배치될 수 있다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다. 제2 트랜치(150)의 깊이는 제1 용량층(121)의 두께보다 더 얕을 수 있다. 예를 들어, 제2 트랜치(150)의 깊이는 3 ~ 7 ㎛일 수 있다. 또한, 제2 트랜치(150)의 폭은 0.22 ~ 0.35 ㎛일 수 있다. 이때, 제2 트랜치(150)는 약 20:1의 종횡비를 가질 수 있다.
제2 트랜치(150)의 표면에 배치된 절연층(181)은 제2 커패시터층(160)의 제3 전극(161)과 제1 용량층(121) 사이에 발생할 수 있는 누전현상을 최소화할 수 있다.
제2 커패시터층(160)은 적어도 하나 이상의 제2 유전층(165)을 포함할 수 있다. 예를 들어, 도 2를 참조하면, 제2 유전층(165)이 2층 포함되는 경우, 제1 용량층(121)의 일면과 제2 트랜치(150)에는 제3 전극(161), 제2 유전층(165), 제4 전극(162), 제2 유전층(165), 및 제3 전극(161)이 순차적으로 적층될 수 있다.
제3 및 제4 전극(161, 162)은 도전성 재료를 이용하여 형성될 수 있다. 제3 및 제4 전극(161, 162)의 재료는 제2 유전층(165)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제2 유전층(165)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제3 및 제4 전극(161, 162)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제3 및 제4 전극(161, 162)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 전극(141)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 유전층(165)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제2 유전층(165)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제2 유전층(165)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제2 유전층(165)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제2 유전층(165)이 복합층인 경우, 제2 유전층(165)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
제2 유전층(165)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제3 전극(161) 및 제4 전극(162)은 제2 유전층(165)을 사이에 두고 서로 대향하도록 배치되어, 제3 전극(161) 및 제4 전극(162)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
즉, 제3 전극(161) 및 제4 전극(162)이 제2 유전층(165)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지는 제2 커패시터층(160)이 형성된다.
제2 트랜치(150)의 구조로 인해 제2 커패시터층(160)이 제2 트랜치(150)에 배치되면 중앙의 상부에 공간이 발생하게 된다. 이와 같은 공간은 후술하는 용량부(120)에 크랙이 발생하는 원인이 될 있다. 따라서, 제2 트랜치(150)에 제2 커패시터층(160)이 배치되고 남은 공간에는 제2 충전부(151)가 배치될 수 있다.
제2 충전부(151)는 텅스텐(W) 또는 폴리실리콘(polycrystalline silicon)과 같은 전도체 일 수 있다. 제2 충전부(151)가 전도체인 경우, 제2 충전부(151)와 인접한 전극내의 저항을 크게 감소시킬 수 있다. 제2 충전부(151)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 제2 충전부(151)는 텅스텐(W)을 스퍼터링으로 제조할 수 있다.
제2 커패시터층(160)의 상부에는 절연층(181)이 배치될 수 있다. 제2 커패시터층(160)의 상부에 배치된 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다. 제2 커패시터층(160)의 상부에 배치된 절연층(181)이 실리콘 산화물(SiO2)인 경우, 후술하는 제2 용량층(122)을 폴리실리콘 또는 비정질 실리콘(Amorphous Silicon)으로 형성함으로써 제1 용량층(121)과 제2 용량층(122) 사이의 접합성을 향상시킬 수 있다.
제1 용량층(121) 상에는 제2 용량층(122)이 더 배치될 수 있다. 제2 용량층(121)은 제1 용량층(121)과 동일하게 제2 트랜치(150) 및 제2 커패시터층(160)이 형성될 수 있다. 다만, 제1 용량층(121)과 제2 용량층(122)에 배치되는 제2 트랜치(150)의 폭과 깊이는 서로 다를 수 있으나, 이에 제한되는 것은 아니다.
제1 용량층(121) 및 제2 용량층(122)은 용량부(120)를 구성한다. 다만, 이에 제한되는 것은 아니며, 용량부(120)는 2개 이상의 용량층을 포함하는 것도 가능하다 이때, 각 용량층 사이에는 절연층이 배치될 수 있다.
제1 전극(141), 제2 전극(142), 제3 전극(161) 및 제4 전극(162)은 제1 연결 전극(171) 또는 제2 연결 전극(172)을 통해 제1 외부 전극(191) 또는 제2 외부 전극(192)과 전기적으로 연결될 수 있다.
제1 연결 전극(171)은 용량층(121, 122)의 일면으로부터 제1 전극(141)까지 관통하도록 배치될 수 있다. 또한, 제2 연결 전극(172)은 용량층(121, 122)의 일면으로부터 제2 전극(142)까지 관통하도록 배치될 수 있다.
제1 연결 전극(171)은 제1 전극(141) 및 제3 전극(161)과 연결되고, 제2 연결 전극(172)은 제2 전극(142) 및 제4 전극(162)과 연결될 수 있다. 제1 연결 전극(171)과 제2 전극(142)의 사이와 제1 연결 전극(171)과 제4 전극(162)의 사이에는 절연층(181)이 배치된다. 제2 연결 전극(172)과 제1 전극(141)의 사이와 제2 연결 전극(172)과 제3 전극(161)의 사이에는 절연층(181)이 배치된다.
제1 연결 전극(171)이 제1 전극(141) 및 제3 전극(161)과 연결되고, 제2 연결 전극(172)이 제2 전극(142) 및 제4 전극(162)과 연결되기 때문에 유전층의 수와 관계 없이 외부 전극과 각 전극이 연결되는 배선 설계를 일괄적으로 수행할 수 있다.
도 3을 참조하면, 바디(101)의 제1 방향(X)의 양 단면에 제1 외부 전극(191) 및 제2 외부 전극(192)이 배치될 수 있다. 제1 외부 전극(191) 및 제2 외부 전극(192)은 도전성 물질을 포함하는 페이스트에 바디(101)의 제1 방향(X)의 양 단면을 딥핑(dipping)하여 형성할 수 있다. 필요에 따라, 제1 외부 전극(191) 및 제2 외부 전극(192) 상에는 도금층을 더 포함할 수 있다.
이 때, 제1 연결 전극(171)의 상부는 바디(101)의 제1 방향(X)으로 길게 연장되어 제1 방향(X)의 일 단부가 제1 외부 전극(191)과 연결될 수 있다. 제1 연결 전극(171)의 제1 방향(X)의 타 단부는 제2 외부 전극(192)과 이격되도록 배치됨으로써, 제1 연결 전극(171)과 제2 외부 전극(192)은 서로 접촉하지 않는다. 제1 연결 전극(171) 중 용량부를 관통하는 부분은 제1 방향(X)으로 연속적으로 길게 형성되거나 제1 방향(X)으로 일정 간격으로 배치되는 비아 형태일 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 전극(172)의 상부는 바디(101)의 제1 방향(X)으로 길게 연장되어 제1 방향(X)의 일 단부가 제2 외부 전극(192)과 연결될 수 있다. 제2 연결 전극(172)의 제1 방향(X)의 타 단부는 제1 외부 전극(191)과 이격되도록 배치됨으로써, 제2 연결 전극(172)과 제1 외부 전극(191)은 서로 접촉하지 않는다. 제2 연결 전극(172) 중 용량부를 관통하는 부분은 제1 방향(X)으로 연속적으로 길게 형성되거나 제1 방향(X)으로 일정 간격으로 배치되는 비아 형태일 수 있으나, 이에 제한되는 것은 아니다.
최상부에 배치되는 제2 커패시터층(160)의 상부에는 절연층(182)이 배치될 수 있다. 이 때, 제2 커패시터층(160)의 상부에 배치되는 절연층(182)은 SiO2일 수 있으나, 이에 제한되는 것은 아니다. 제1 연결 전극(171) 및 제2 연결 전극(172)의 최상부는 절연층(182)에 의해 서로 절연된다.
연결 전극(171, 172)과 절연층(182)의 상부에는 커버층(183)이 배치될 수 있다. 커버층(183)은 에폭시와 같은 고분자 수지일 수 있으나, 이에 제한되는 것은 아니다. 커버층(183)은 외부의 충격 또는 전도성 이물질 등으로부터 커패시터(100)를 보호하는 역할을 수행할 수 있다.
도 4는 도 1의 I-I`에 따른 단면 중 일부의 확대도를 도시한 것으로, 기판(110)의 일면, 제1 및 제2 용량층(121, 122)의 일면, 제1 트랜치(130) 및 제2 트랜치(150)의 표면에 n형의 불순물이 도핑된 실시예를 도시한 것이다.
도 4에 도시된 커패시터(100`)는 도 2에 도시된 커패시터(100)와 달리 기판(110)의 일면, 제1 및 제2 용량층(121, 122)의 일면, 제1 트랜치(130) 및 제2 트랜치(150)의 표면에 절연층 대신 n형의 불순물이 도핑되어 형성되는 제1 전극(141`) 및 제3 전극(161`)을 포함한다.
이 경우, 제1 커패시터층(140)은 n형의 불순물이 도핑되어 형성되는 제1 전극(141`), 제1 유전층(145), 제2 전극(142), 제1 유전층(145), 제1 전극(141)이 순차적으로 적층되어 형성될 수 있다. 또한, 제2 커패시터층(160)은 n형의 불순물이 도핑되어 형성되는 제3 전극(161`), 제2 유전층(165), 제4 전극(162), 제2 유전층(165), 제3 전극(161)이 순차적으로 적층되어 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 커패시터(100``) 중 제1 및 제2 외부 전극(191`, 192`)이 하면 전극 형태로 배치되는 실시예를 도시한 것이다.
바디(101)의 상부에는 커버층(183, 도 2 참조)이 배치된다. 이 때, 도 5를 참조하면, 바디(101)의 상부, 즉 커버층의 상부에 제1 및 제2 외부 전극(191`, 192`)이 배치된다. 예를 들어, 제1 및 제2 외부 전극(191`, 192`)은 제1 방향(X)에 수직한 제2 방향(Y)으로 길게 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 및 제2 외부 전극(191`, 192`)은 제1 방향(X)으로 길게 형성되는 것도 가능하다.
제1 외부 전극(191`)은 커버층을 관통하는 적어도 하나 이상의 제1 도전성 비아에 의해 제1 연결 전극(171)과 연결되고, 제2 외부 전극(192`)은 커버층을 관통하는 적어도 하나 이상의 제2 도전성 비아에 의해 제2 연결 전극(172)과 연결될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 플로우 차트를 개략적으로 도시한 것이며, 도 7 내지 도 25는 본 발명의 다른 실시예에 따른 커패시터의 제조방법의 각 단계를 개략적으로 도시한 것이다.
본 발명의 다른 실시예에 따른 커패시터의 제조방법은 기판을 마련하는 단계(S110), 상기 기판을 식각하여 상기 기판의 일면에서 상기 기판의 내측으로 관입하는 제1 트랜치를 형성하는 단계(S120), 상기 기판의 일면과 상기 제1 트랜치에 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층을 형성하는 단계(S130), 상기 기판의 일면 상에 용량층을 형성하는 단계(S140), 상기 용량층을 식각하여 상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 제2 트랜치를 형성하는 단계(S150) 및 상기 용량층의 일면과 상기 제2 트랜치에 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층을 형성하는 단계(S160)를 포함한다.
이하 각 단계를 도 7 내지 도 25를 참조하여 설명하도록 한다.
도 7을 참조하면, 먼저 기판을 마련하는 단계(S110)가 수행된다.
기판(110)은 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 예를 들어 기판(110)은 실리콘 웨이퍼(wafer)를 이용한 것일 수 있다.
기판(110)의 형상에 특별한 제한은 없지만, 일반적으로 육면체 형상일 수 있다.
다음으로, 도 8과 같이 기판(110)을 식각하여 기판(110)의 일면에서 기판(110)의 내측으로 관입하는 제1 트랜치(130)를 형성하는 단계(S120)가 수행된다.
제1 트랜치(130)를 형성하기 위해 기판(110)의 상부에 포토레지스트(photoresist)를 형성한다. 그 다음, 제1 트랜치(130)와 대응하는 형상을 가지는 마스크를 이용해 포토레지스트를 감광 · 현상하여 패터닝 한다. 이후 패터닝된 형상으로 RIE(Reactive Ion Etching) 공정과 같은 식각 공정을 통해 제1 트랜치(130)를 형성한다. 제1 트랜치(130)는 기판(110)의 제1 방향(길이방향)으로 길게 형성되거나, 제1 방향으로 일정한 거리로 이격되도록 형성되는 것도 가능하다. 또한, 제1 트랜치(130)는 기판(110)의 제1 방향에 수직한 제2 방향(폭방향)으로 복수개 형성된다. 이때, 제2 방향으로 서로 인접하여 형성되는 제1 트랜치(130)는 하나의 군을 구성한다. 서로 제1 트랜치(130)의 군이 서로 다른 경우에는 각 군 사이에 적절한 거리를 이격하여 제1 트랜치(130)를 형성한다.
다음으로, 도 9와 같이, 기판(110)의 일면과 제1 트랜치(130)에 제1 유전층(145)을 사이에 두고 서로 교번하여 배치되는 제1 전극(141) 및 제2 전극(142)을 포함하는 제1 커패시터층(140)을 형성하는 단계(S130)가 수행된다.
구체적으로 살펴보면, 먼저 제1 커패시터층(140)과 기판(110) 사이의 누전 현상을 방지하기 위하여, 기판(110)의 일면과 제1 트랜치(130)의 표면에 절연층(181)을 형성한다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다. 절연층(181)은 기판(110)의 일면과 제1 트랜치(130)의 표면을 산소 분위기 하에서 산화시켜 형성할 수 있다.
다만, 도 9에 도시하지 않았으나, 절연층(181)을 형성하는 대신 n형의 불산물을 기판(110)의 일면과 제1 트랜치(130)의 표면에 주입하여 n형의 불순물 층을 형성하여 n형의 불순물 층이 제1 전극(141)의 역할을 수행하도록 하는 것도 가능하다.
기판(110)의 일면과 제1 트랜치(130)의 표면에는 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 제1 전극(141)이 형성될 수 있다.
제1 전극(141)은 도전성 재료를 이용하여 형성될 수 있다. 제1 전극(141)의 재료는 제1 유전층(145)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제1 유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제1 전극(141)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제1 전극(141)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제1 전극(141) 상에는 제1 유전층(145)이 형성될 수 있다. 제1 유전층(145)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제1 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제1 유전층(145)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제1 유전층(145)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제1 유전층(145)이 복합층인 경우, 제1 유전층(145)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
제1 유전층(145)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 유전층(145) 상에는 제2 전극(142)이 형성될 수 있다. 제2 전극(141)은 제1 전극(141)과 동일한 방법 및 재료로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이와 같이, 제1 전극(141), 제1 유전층(145) 및 제2 전극(142)을 형성하는 공정을 제1 전극(141) 및 제2 전극(142)이 교번하여 배치되도록 반복하여 도 9와 같이 제1 커패시터층(140)을 형성할 수 있다.
제1 트랜치(130)의 구조로 인해 제1 커패시터층(140)이 제1 트랜치(130)에 배치되면 중앙의 상부에 공간이 발생하게 된다. 이와 같은 공간은 후술하는 용량부(120)에 크랙이 발생하는 원인이 될 있다. 따라서, 제1 트랜치(130)에 제1 커패시터층(140)이 배치되고 남은 공간에는 제1 충전부(131)가 배치될 수 있다.
제1 충전부(131)는 텅스텐(W) 또는 폴리실리콘(polycrystalline silicon)과 같은 전도체 일 수 있다. 제1 충전부(131)가 전도체인 경우, 제1 충전부(131)와 인접한 전극내의 저항을 크게 감소시킬 수 있다. 제1 충전부(131)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 제1 충전부(131)는 텅스텐(W)을 스퍼터링으로 제조할 수 있다.
제1 커패시터층(140)이 형성되면, 기판(110)의 일면, 즉 제1 커패시터층(140) 상에 절연층(181)을 배치한다.
다음으로, 제1 및 제2 전극(141, 142)을 외부 전극과 연결해 줄 연결전극을 형성할 필요가 있다.
이하, 도면들에서는 제2 연결 전극을 기준으로 연결 전극의 형성방법을 설명하지만, 이와 같은 설명은 제1 연결 전극의 형성 방법에도 타당한 한도에서 적용될 수 있다.
도 10을 참조하면, 제1 트랜치(130)가 속하는 인접하는 서로 다른 군 사이에 위치하는 절연층(181) 중 일부와 제1 커패시터층(140)의 일면으로부터 제2 전극(141)까지 제거하여 제1 연결 전극 형성부(172a`)를 형성한다. 이때, 제2 연결 전극과 제1 전극(141)이 서로 전기적으로 연결되지 않도록 그 사이에 절연층(181)을 형성한다. 제1 연결 전극을 형성하는 과정에 있어서도, 제1 연결 전극과 제2 전극(142)이 서로 전기적으로 연결되지 않도록 그 사이에 절연층(181)을 형성한다.
그 다음, 도 11을 참조하면 제1 연결 전극 형성부(172a`)에 도전성 물질을 형성하여 제1 연결 전극 패드(172a)를 형성한다. 제1 연결 전극 패드(172a)는 도금, 도전성 페이스트, PVD, CVD 또는 스퍼터링 공법을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
이 후, 도 12를 참조하면, 기판(110)의 일면 상에 제1 용량층(121)을 형성하는 단계(S140)가 수행된다. 제1 용량층(121)은 제1 커패시터층(140)이 형성된 기판(110) 상에 폴리실리콘을 증착 공정을 통해 성장시켜 형성할 수 있다. 제1 용량층(121)의 두께는 2 내지 5 ㎛ 일 수 있으나, 이에 제한되는 것은 아니다. 제1 용량층(121)의 두께가 2 ㎛미만인 경우, 제2 트랜치(150)를 충분한 깊이로 형성하기 어려워 커패시터(100)의 용량이 증가되는 효과가 미약하며, 제1 용량층(121)의 두께가 5 ㎛를 초과하는 경우, 제1 용량층(121)을 형성하는 공정의 공정 난이도가 증가하며, 제1 용량층(121)의 형성에 과도한 비용 및 시간이 소모되고, 제1 용량층(121)에 결함(defect)이 발생하여 누전 특성이 감소할 위험이 있다.
이와 달리, 제1 용량층(121)은 제1 커패시터층(140)이 형성된 기판(110) 상에 비정질 실리콘을 증착 공정을 통해 성장시켜 형성할 수 있다. 비정질 실리콘으로 제1 용량층(121)을 형성하는 경우, 폴리실리콘에 비해 증착온도가 낮고 증착속도가 빨라 폴리실리콘으로 제1 용량층(121)을 형성하는 것보다 더 두껍게 제1 용량층(121)을 형성할 수 있다. 제1 용량층(121)이 비정질 실리콘으로 형성되는 경우, 제1 용량층(121)은 10 ㎛의 두께까지 성장시킬 수 있다.
이때, 기판(110)과 제1 용량층(121)의 사이에는 절연층(181)이 배치될 수 있다.
제1 용량층(121)을 형성한 후, 도 13과 같이, 제1 용량층(121)을 식각하여 제1 용량층(121)의 일면에서 제1 용량층(121)의 내측으로 관입하는 제2 트랜치(150)를 형성하는 단계(S150)가 수행될 수 있다.
제2 트랜치(150)를 형성하기 위해 제1 용량층(121)의 상부에 포토레지스트(photoresist)를 형성한다. 그 다음, 제2 트랜치(150)와 대응하는 형상을 가지는 마스크를 이용해 포토레지스트를 감광 · 현상하여 패터닝 한다. 이후 패터닝된 형상으로 RIE(Reactive Ion Etching) 공정과 같은 식각 공정을 통해 제2 트랜치(150)를 형성한다. 제2 트랜치(150)는 제1 용량층(121)의 제1 방향(길이방향)으로 길게 형성되거나, 제1 방향으로 일정한 거리로 이격되도록 형성되는 것도 가능하다. 또한, 제2 트랜치(150)는 제1 용량층(121)의 제1 방향에 수직한 제2 방향(폭방향)으로 복수개 형성된다. 이때, 제2 방향으로 서로 인접하여 형성되는 제2 트랜치(150)는 하나의 군을 구성한다. 서로 제2 트랜치(150)의 군이 서로 다른 경우에는 각 군 사이에 적절한 거리를 이격하여 제2 트랜치(150)를 형성한다.
제2 트랜치(150)는 제1 트랜치(130)에 비해 폭 또는 깊이가 작다. 이 때, 제1 용량층(121)에 배치되는 제2 커패시터층(160)의 용량을 충분히 향상시키기 위하여, 단위 면적에 배치되는 제2 트랜치(150)의 수는 제1 트랜치(130)에 비해 크도록 할 수 있다.
그 다음, 도 14와 같이, 제1 용량층(121)의 일면과 제2 트랜치(150)에 제2 유전층(165)을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극(161, 162)을 포함하는 제2 커패시터층(160)을 형성하는 단계(S160)가 수행된다.
구체적으로 살펴보면, 먼저 제2 커패시터층(160)과 제1 용량층(121) 사이의 누전 현상을 방지하기 위하여, 제1 용량층(121)의 일면과 제2 트랜치(150)의 표면에 절연층(181)을 형성한다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다. 절연층(181)은 제1 용량층(121)의 일면과 제2 트랜치(150)의 표면을 산소 분위기 하에서 산화시켜 형성할 수 있다.
다만, 도 14에 도시하지 않았으나, 절연층(181)을 형성하는 대신 n형의 불산물을 제1 용량층(121)의 일면과 제2 트랜치(150)의 표면에 주입하여 n형의 불순물 층을 형성하여 n형의 불순물 층이 제3 전극(161)의 역할을 수행하도록 하는 것도 가능하다.
제1 용량층(121)의 일면과 제2 트랜치(150)의 표면에는 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 제3 전극(161)이 형성될 수 있다.
제3 전극(161)은 도전성 재료를 이용하여 형성될 수 있다. 제3 전극(161)의 재료는 제2 유전층(165)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 제2 유전층(165)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 제3 전극(161)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 제3 전극(161)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
제3 전극(161) 상에는 제2 유전층(165)이 형성될 수 있다. 제2 유전층(165)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 제2 유전층(165)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 제2 유전층(165)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 제2 유전층(165)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 제2 유전층(165)이 복합층인 경우, 제2 유전층(165)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
제2 유전층(165)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 유전층(165) 상에는 제4 전극(162)이 형성될 수 있다. 제2 전극(141)은 제3 전극(161)과 동일한 방법 및 재료로 형성될 수 있으나, 이에 제한되는 것은 아니다.
이와 같이, 제3 전극(161), 제2 유전층(165) 및 제4 전극(162)을 형성하는 공정을 제3 전극(161) 및 제4 전극(162)이 교번하여 배치되도록 반복하여 도 9와 같이 제2 커패시터층(160)을 형성할 수 있다.
제2 트랜치(150)의 구조로 인해 제2 커패시터층(160)이 제2 트랜치(150)에 배치되면 중앙의 상부에 공간이 발생하게 된다. 이와 같은 공간은 후술하는 용량부(120)에 크랙이 발생하는 원인이 될 있다. 따라서, 제2 트랜치(150)에 제2 커패시터층(160)이 배치되고 남은 공간에는 제2 충전부(151)가 배치될 수 있다.
제2 충전부(151)는 텅스텐(W) 또는 폴리실리콘(polycrystalline silicon)과 같은 전도체 일 수 있다. 제2 충전부(151)가 전도체인 경우, 제2 충전부(151)와 인접한 전극내의 저항을 크게 감소시킬 수 있다. 제2 충전부(151)가 텅스텐(W)인 경우, 폴리실리콘과 달리 고온의 열처리가 필요하지 않다. 예를 들어, 제2 충전부(151)는 텅스텐(W)을 스퍼터링으로 제조할 수 있다.
제2 커패시터층(160)이 형성되면, 제1 용량층(121)의 일면, 즉 제2 커패시터층(160) 상에 절연층(181)을 배치한다.
다음으로 제3 및 제4 전극(161, 162)을 외부 전극과 연결해 줄 연결 전극을 형성할 필요가 있다.
도 15 및 도 16을 참조하면, 전술한 연결 전극 패드(172a)가 형성된 위치와 대응하는 위치의 제2 커패시터층(160) 및 제1 용량층(121)을 제거하여 제2 연결 전극 형성부(172b`)와 제3 연결 전극 형성부(172c`)를 형성한다. 이때, 제2 연결 전극과 제3 전극(161)이 서로 전기적으로 연결되지 않도록 그 사이에 절연층(181)을 형성한다. 제1 연결 전극을 형성하는 과정에 있어서도, 제1 연결 전극과 제4 전극(162)이 서로 전기적으로 연결되지 않도록 그 사이에 절연층(181)을 형성한다.
그 다음, 도 17을 참조하면 제2 연결 전극 형성부(172b`) 및 제3 연결 전극 형성부(172c`)에 도전성 물질을 형성하여 제2 연결 전극 패드(172b)와 연결 전극 관통부(172c)를 형성한다. 제2 연결 전극 패드(172b)와 연결 전극 관통부(172c)는 도금, 도전성 페이스트, PVD, CVD 또는 스퍼터링 공법 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
최종 제품에서, 제1 연결 전극은 최상층의 제2 커패시터층의 일면으로부터 상기 제1 전극까지 관입하여 상기 제1 전극 및 상기 제3 전극과 연결되도록 형성되고, 제2 연결 전극은 최상층의 제2 커패시터층의 일면으로부터 상기 제2 전극까지 관입하여 상기 제2 전극 및 상기 제4 전극과 연결되도록 형성된다.
이후, 도 18 내지 도 23을 참조하면, 단계 S140 내지 S150을 반복하여, 제2 용량층(122), 제2 용량층(122)에 형성되는 제2 트랜치(130) 및 제2 커패시터층(160)을 형성하는 단계가 반복 수행될 수 있으며, 반복 수행되는 횟수는 필요에 따라 달라질 수 있다. 예를 들어, 2회 반복하여 도 2에 도시된 것과 같이 2 층의 용량층(121, 122)을 포함하는 용량부(120)를 형성할 수 있다.
용량부(120)를 형성한 후, 도 24와 같이 연결 전극(171, 172)의 사이에 절연층(182)을 형성하고, 그 상부에 커버층(183)을 형성하여 바디(101)를 완성한다.
바디(101)의 제1 방향(X)의 양 단면에 제1 외부 전극(191) 및 제2 외부 전극(192)이 형성된다. 제1 외부 전극(191) 및 제2 외부 전극(192)은 도전성 물질을 포함하는 페이스트에 바디(101)의 제1 방향(X)의 양 단면을 딥핑(dipping)하여 형성할 수 있다. 필요에 따라, 제1 외부 전극(191) 및 제2 외부 전극(192) 상에는 도금층을 더 포함할 수 있다.
이와 같이, 외부 전극(191, 192)까지 형성하면, 도 25의 커패시터를 완성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 커패시터
101; 바디
110; 기판
120; 용량부
121, 122; 용량층
130; 제1 트랜치
131; 제1 충전부
140; 제1 커패시터층
141; 제1 전극
142; 제2 전극
145; 제1 유전층
150; 제2 트랜치
151; 제2 충전부
160; 제2 커패시터층
161; 제3 전극
162; 제4 전극
165; 제2 유전층
171, 172; 제1 및 제2 연결 전극
181, 182; 절연층
183; 커버층
191, 192; 제1 및 제2 외부 전극
101; 바디
110; 기판
120; 용량부
121, 122; 용량층
130; 제1 트랜치
131; 제1 충전부
140; 제1 커패시터층
141; 제1 전극
142; 제2 전극
145; 제1 유전층
150; 제2 트랜치
151; 제2 충전부
160; 제2 커패시터층
161; 제3 전극
162; 제4 전극
165; 제2 유전층
171, 172; 제1 및 제2 연결 전극
181, 182; 절연층
183; 커버층
191, 192; 제1 및 제2 외부 전극
Claims (16)
- 기판 및 상기 기판 상에 배치되는 용량층을 포함하는 바디를 포함하며,
상기 기판은,
상기 기판의 일면에서 상기 기판의 내측으로 관입하는 복수의 제1 트랜치; 및
상기 기판의 일면과 상기 제1 트랜치에 배치되며, 제1 유전층과 상기 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 및 제2 전극을 포함하는 제1 커패시터층;을 포함하고,
상기 용량층은,
상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 복수의 제2 트랜치; 및
상기 용량층의 일면과 상기 제2 트랜치에 배치되며, 제2 유전층과 상기 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 및 제4 전극을 포함하는 제2 커패시터층;을 포함하고,
상기 기판은 실리콘이며, 상기 용량층은 폴리 실리콘 또는 비정질 실리콘이고, 상기 용량층의 두께는 2~10㎛이며,
상기 제1 트랜치는 상기 제2 트랜치에 비해 폭이 더 넓거나 또는 깊이가 더 깊은 커패시터.
- 제1항에 있어서,
상기 용량층은 2층 이상의 용량층으로 구성되는 커패시터.
- 삭제
- 제1항에 있어서,
상기 기판의 일면, 상기 용량층의 일면, 상기 제1 트랜치의 표면 및 상기 제2 트랜치의 표면은 n형 불순불이 도핑된 커패시터.
- 제1항에 있어서,
상기 기판과 상기 용량층의 사이에 배치되는 절연층을 더 포함하는 커패시터.
- 삭제
- 제1항에 있어서,
단위 면적에 배치되는 상기 제2 트랜치의 개수는 상기 제1 트랜치에 비해 큰 커패시터.
- 제1항에 있어서,
상기 용량층의 일면으로부터 상기 제1 전극까지 관통하는 제1 연결 전극; 및
상기 용량층의 일면으로부터 상기 제2 전극까지 관통하는 제2 연결 전극;을 포함하고,
상기 제1 연결 전극은 상기 제1 및 제3 전극과 연결되고, 상기 제2 연결 전극은 상기 제2 및 제4 전극과 연결되는 커패시터.
- 제8항에 있어서,
상기 바디의 제1 방향의 양 면에 각각 배치되는 제1 외부 전극 및 제2 외부 전극을 포함하고,
상기 제1 연결 전극은 상기 바디의 제1 방향으로 길게 연장되어 제1 방향의 일 단부가 상기 제1 외부 전극과 연결되고,
상기 제2 연결 전극은 상기 바디의 제1 방향으로 길게 연장되어 제1 방향의 일 단부가 상기 제2 외부 전극과 연결되는 커패시터.
- 제8항에 있어서,
상기 제1 및 제2 연결 전극 상에 배치되는 커버층을 포함하고,
상기 커버층 상에 배치되며, 각각 제1 및 제2 연결 전극이 제1 및 제2 도전성 비아를 통해 연결되는 제1 및 제2 외부 전극을 포함하는 커패시터.
- 기판을 마련하는 단계;
상기 기판을 식각하여 상기 기판의 일면에서 상기 기판의 내측으로 관입하는 제1 트랜치를 형성하는 단계;
상기 기판의 일면과 상기 제1 트랜치에 제1 유전층을 사이에 두고 서로 교번하여 배치되는 제1 전극 및 제2 전극을 포함하는 제1 커패시터층을 형성하는 단계;
상기 기판의 일면 상에 증착 공정을 이용하여 2~10㎛ 두께의 용량층을 형성하는 단계;
상기 용량층을 식각하여 상기 용량층의 일면에서 상기 용량층의 내측으로 관입하는 제2 트랜치를 형성하는 단계; 및
상기 용량층의 일면과 상기 제2 트랜치에 제2 유전층을 사이에 두고 서로 교번하여 배치되는 제3 전극 및 제4 전극을 포함하는 제2 커패시터층을 형성하는 단계;를 포함하고,
상기 기판은 실리콘이며, 상기 용량층을 형성하는 단계는 상기 기판의 일면에 폴리 실리콘 또는 비정질 실리콘을 증착하여 수행되고,
상기 제1 트랜치는 상기 제2 트랜치에 비해 폭이 더 넓거나 또는 깊이가 더 깊은 커패시터의 제조방법.
- 삭제
- 제11항에 있어서,
상기 제2 커패시터층을 형성하는 단계;를 수행한 후에,
상기 용량층 상에 상기 용량층을 형성하는 단계로부터 상기 제2 커패시터층을 형성하는 단계를 적어도 한번 이상 반복 수행하는 커패시터의 제조방법.
- 제11항에 있어서,
상기 제2 커패시터층의 일면으로부터 상기 제1 전극까지 관입하여 상기 제1 전극 및 상기 제3 전극과 연결되는 제1 연결 전극을 형성하고, 상기 제2 커패시터층의 일면으로부터 상기 제2 전극까지 관입하여 상기 제2 전극 및 상기 제4 전극과 연결되는 제2 연결 전극을 형성하는 단계;를 더 포함하는 커패시터의 제조방법.
- 제14항에 있어서,
상기 제2 커패시터층의 상부에 커버층을 형성하여 바디를 형성하는 단계; 및
상기 바디의 외측에 상기 제1 연결 전극과 연결되는 제1 외부 전극을 형성하고, 상기 제2 연결 전극과 연결되는 제2 외부 전극을 형성하는 단계를 더 포함하는 커패시터의 제조방법.
- 삭제
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