KR100568306B1 - 박막형 다층 세라믹 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 다층 세라믹 캐패시터에 관한 것으로서, 복수개의 홀구조가 형성된 상면 및 평탄한 하면을 갖는 기판과, 상기 기판 상면에는 순차적으로 형성된 하부전극막, 유전체막 및 상부전극막으로 이루어진 박막형 캐패시터를 포함하며, 상기 하부전극막은 상기 기판의 일측면에 연장되며, 상기 상부전극막은 상기 일측면과 대향하는 타측면에 연장된 복수개의 캐패시터층이 적층된 다층구조물과, 상기 다층구조물의 일측면에 형성되어 각각의 캐패시터층의 하부전극막과 연결된 제1 외부전극과, 상기 다층구조물의 타측면에 형성되어 각각의 캐패시터층의 상부전극막과 연결된 제2 외부전극을 포함하는 박막형 다층 세라믹 캐패시터를 제공한다.
다층 세라믹 캐패시터(Multi-Layered Ceramic Capacitor), 홀(hole), 화학기상증착법(CVD)

Description

박막형 다층 세라믹 캐패시터 및 그 제조방법{THIN FILM TYPE MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF PRODUCING THE SAME}
도1은 종래의 박막형 다층 세라믹 캐피시터를 나타내는 측단면도이다.
도2a 내지 도2f는 본 발명의 일실시형태에서 채용가능한 캐패시터층의 제조공정을 설명하기 위한 공정단면도이다.
도3a 내지 도3c는 도2의 공정에서 제조된 캐패시터층을 이용한 박막형 다층 세라믹 캐패시터의 제조공정을 설명하기 위한 공정단면도이다.
도4a는 본 발명의 다른 실시형태로서, 웨이퍼레벨로 제조된 캐패시터층의 측단면도이며, 도4b 내지 도4d는 도4a에 도시된 웨이퍼를 이용한 박막형 다층 세라믹 캐패시터 제조공정을 설명하기 위한 공정단면도이다.
<도면의 주요부분에 대한 부호설명>
21,31: 기판 21a: 홀
21b: 단차부 22,32: 하부전극막
24,34: 유전체막 26,36: 상부전극막
27,37: 패시베이션층 38: 접착제
39a,39b: 외부전극
본 발명은 다층 세라믹 캐패시터에 관한 것으로서, 보다 상세하게는 높은 정전용량이 보장되면서 보다 소형화가 가능한 박막형 다층 세라믹 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로, 다층 세라믹 캐패시터(multi-layered ceramic capacitor: MLCC)는 전극이 인쇄된 복수의 유전체층을 적층한 구조를 갖는 칩형 캐패시터로서, 각종 전자제품에 널리 채용되고 있다. 최근에 이동통신기기 및 휴대용 전자기기의 시장이 확대됨에 따라, MLCC제품에 대한 소형화 및 대용량화의 요구도 증가되고 있다.
종래의 MLCC는 전극페이스트가 도포된 복수의 그린시트를 적층하여 적층체를 형성하고, 양측면에 측면전극을 형성한 공정으로 제조된다. 이러한 벌크공정을 통해서는 보다 소형화하고 대용량화하는데 한계가 있다.
이러한 문제를 해결하기 위해서, 현재 MLCC분야에서는 반도체 박막공정을 도입하려는 연구가 활발히 진행되고 있다. 일예로, 일본특허공개공보 2001-181839호에서는 MOCVD법을 이용하여 고유전율을 갖는 (Ba,Sr)TiO3막을 증착하는 MLCC 제조방법이 제안되고 있다. 도1은 이러한 기술로서 제조가능한 종래의 박막형 MLCC의 측단면도이다.
도1와 같이, 종래의 박막형 MLCC는 MgO와 같은 기판(11) 상에 복수회의 스퍼터링공정으로 증착된 Pt 전극막(12,16)과 복수회의 MOCVD공정으로 증착된 BST 유전체막(14)을 포함한다. 상기 MLCC는 전극막 및 유전체막을 각각 스퍼터링공정과 MOCVD공정을 통해 성막시킨 후에, 각 막에 대해 포토리소그래피공정과 에칭공정을 통해 도1에 도시된 형태와 같이 패터닝시킴으로써 제조될 수 있다.
하지만, 종래의 박막형 MLCC는 제한된 기판의 상면에 형성되므로, 실질적으로 정전용량을 결정하는 유효면적은 제한될 수 밖에 없다. 따라서, 보다 높은 정전용량을 확보하기 위해서는 적층횟수를 증가시켜야 하며, 이로 인해 포토리소그래피 및 에칭공정이 증가되어 전체 공정이 복잡해지는 문제가 있다.
이와 같이, 종래의 박막형 MLCC는 평판구조에 의한 제한사항으로 인해 요구되는 10㎌이상의 높은 정전용량을 확보하는데 한계가 있다.
다른 종래 기술로, 미국등록특허 제6,421,224호에는 SOI기판을 이용한 마이크로구조 캐패시터가 개시되어 있다. 상기 문헌에 따르면, SOI기판에서 절연층을 에칭스톱으로 이용하여 상하 실리콘층에 균일한 다공성을 제공하도록 에칭하고, 에칭된 상하면에 유전체막과 금속층을 형성함으로써 3차원구조의 마이크로 캐패시터를 제공한다. 또한, 이러한 마이크로 캐패시터 구조를 적층함으로써 소형화된 높은 정전용량특성을 갖는 캐패시터를 제공할 수 있다. 상기 마이크로구조 캐패시터는 다공성 구조를 이용하여 표면적을 증가시키고, 적층구조를 구현함으로써 높은 정전용량을 확보하는 효과가 있으나, 상하부전극 사이에 유전체막 이외에 잔여 실리콘층과 에칭스톱층으로 사용된 절연층이 존재하여 캐패시터특성을 저하시킬 우려가 있으며, 적층구조에서는 입출력단자구성이 복잡해지는 문제가 있다.
이와 달리, 미국등록특허 제6,503,791호에는 반도체 장치에서 메모리셀을 구성하는 방식으로서 홀을 형성하여 홀이 형성된 면에 박막구조의 캐패시터를 형성하는 방법이 사용되기도 하지만, 이는 반도체 장치에 집적화하기 위한 캐패시터셀구조로서 제안될 것일 뿐이며, MLCC와 같은 고용량 단일 캐패시터제품의 제조방법으로서 제공되지는 못하고 있다.
본 발명은 상술된 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 복수개의 홀구조를 통해 유효표면적이 증가된 복수개의 박막 캐패시터를 적층하여 병렬연결함으로써 보다 높은 정전용량을 가지면서 보다 소형화될 수 있는 박막형 다층 세라믹 캐패시터를 제공하는데 있다.
본 발명의 다른 목적은 반도체박막공정을 이용하여 상기 박막형 다층 세라믹 캐피시터를 제조하는 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위해서, 본 발명은
복수개의 홀구조가 형성된 상면 및 평탄한 하면을 갖는 기판과, 상기 기판 상면에는 순차적으로 형성된 하부전극막, 유전체막 및 상부전극막으로 이루어진 박막형 캐패시터를 포함하며, 상기 하부전극막은 상기 기판의 일측면에 연장되며, 상 기 상부전극막은 상기 일측면과 대향하는 타측면에 연장된 복수개의 캐패시터층이 적층된 다층구조물과, 상기 다층구조물의 일측면에 형성되어 각각의 캐패시터층의 하부전극막과 연결된 제1 외부전극과, 상기 다층구조물의 타측면에 형성되어 각각의 캐패시터층의 상부전극막과 연결된 제2 외부전극을 포함하는 박막형 다층 세라믹 캐패시터를 제공한다.
바람직하게는, 상기 제1 및 제2 외부전극이 보다 견고히 부착될 수 있도록, 상기 기판의 양측면에 단차부를 형성한다.
또한, 상기 박막형 캐패시터를 보호하고 상면의 평탄도를 향상시키기 위해서, 상기 박막형 캐패시터의 상면에 형성된 평탄한 상면을 갖는 패시베이션층을 더 포함할 수 있다.
나아가, 상기 복수개의 홀은 일정한 깊이를 갖도록 형성할 수 있으며, 이 경우에, 상기 기판의 양측면에 형성되는 단차부는 상기 홀구조의 바닥면과 거의 동일한 높이를 갖도록 형성될 수 있다.
본 발명에 채용되는 홀구조는 기판상면의 표면적을 증가시키기 위한 것으로서, 반구형 그레인, 핀형 홀 또는 실리더형 등의 다양한 형상으로 형성될 수 있다.
다만, 표면적 증가율을 높이기 위해서, 상기 홀은 종횡비가 1이상으로 형성하고, 전극막 또는 유전체막의 형성시에 홀의 내면에 대한 피복성의 한계를 고려하여 50이하로 형성하는 것이 바람직하다.
상기 하부전극 및 상기 상부전극 중 적어도 하나는 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 그 금속을 포함한 전도성 산화물 또는 전도성 질화물로 형성될 수 있다.
또한, 상기 유전체막은 TiO2, ZrO2, HfO2, SrTiO3, BaTiO3 , (Ba,Sr)TiO3, PbTiO3 및 Pb(Zr,Ti)O3로 구성된 그룹으로부터 선택된 고유전율 물질로 형성될 수 있다.
나아가, 상기 다층구조물을 구성하는 복수개의 캐패시터층은 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 이용하여 접착될 수 있으며, 열경화성 접착제를 사용하는 경우에는 고온으로 인한 유전체막의 열화를 고려하여 100℃이하에서 경화가능한 접착제를 사용하는 것이 바람직하다.
또한, 본 발명은 상기 박막형 다층 세라믹 캐패시터의 제조방법을 제공한다. 상기 방법은, 복수개의 홀구조가 형성된 상면 및 평탄한 하면을 갖는 기판과, 상기 기판 상면에는 순차적으로 형성된 하부전극막, 유전체막 및 상부전극막으로 이루어진 박막형 캐패시터를 포함하며, 상기 하부전극막은 상기 기판의 일측면에 연장되며, 상기 상부전극막은 상기 일측면과 대향하는 타측면에 연장된 복수개의 캐패시터층을 형성하는 단계와, 상기 복수개의 캐패시터층의 상하면이 서로 접합되도록 적층시킴으로써 다층구조물을 형성하는 단계와, 상기 다층구조물의 일측면과 타측 면에 상기 각각의 캐패시터층의 하부전극막과 연결된 제1 외부전극과 상기 각각의 캐패시터층의 상부전극막과 연결된 제2 외부전극을 각각 형성하는 단계를 포함한다.
본 발명의 일 실시형태에서, 상기 복수개의 캐패시터층을 형성하는 단계는, 상하면을 갖는 기판을 마련하는 단계와, 상기 기판 상면의 표면적이 증가하도록 상기 기판 상에 복수개의 홀구조를 형성하는 단계와, 상기 복수개의 홀구조 내부면을 포함한 상기 기판 상면에 상기 기판의 일측면까지 연장된 하부전극막을 형성하는 단계와, 상기 기판 상면에 위치한 하부전극막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상면에 상기 일측면과 대향하는 타측면에 연장된 상부전극막을 형성하는 단계로 구현될 수 있다.
여기서, 상기 복수개의 홀구조를 형성하는 단계는, 상기 복수개의 홀구조를 동일한 깊이로 형성하는 단계일 수 있으며, 상기 기판의 양측면에 상기 홀구조의 바닥면과 거의 동일한 높이를 갖는 단차부를 추가적으로 형성하는 것이 바람직하다.
또한, 상기 하부전극막을 형성하는 단계는, 상기 기판 상면 및 상기 양측면 전체에 전극물질을 증착하는 단계와, 상기 기판의 타측면과 이에 인접한 기판 상면의 전극부분을 에칭하여 상기 하부전극막을 형성하는 단계로 구현될 수 있으며, 이와 유사하게, 상기 상부전극막을 형성하는 단계는, 상기 유전체막이 형성된 상기 기판 상면과 양측면 전체에 전극물질을 증착하는 단계와, 상기 기판의 일측면과 이 에 인접한 기판 상면의 전극부분을 제거하여 상기 상부전극막을 형성하는 단계로 구현될 수 있다.
이러한 상하부전극 및 유전체막을 형성하는 단계는 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 실시될 수 있다.
또한, 바람직하게는, 상기 복수개의 캐패시터층을 형성하는 단계에서, 상기 복수개의 캐패시터층의 상면이 평탄화되도록 상기 복수개의 캐패시터의 상면에 패시베이션층을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 패시베이션층은 상기 복수개의 캐패시터 상면 및 측면에 형성되며, 상기 다층구조물을 형성한 후에, 상기 제1 및 제2 외부전극을 형성하는 단계 전에, 상기 상부전극막과 상기 하부전극 중 상기 양측면에 위치한 부분이 노출되도록 상기 패시베이션을 선택적으로 제거하는 단계를 더 포함한다.
필요한 경우에, 상기 복수개의 캐패시터층을 형성하는 단계에서, 최종 제품의 보다 소형화를 위해서, 상기 캐패시터층의 두께가 감소하도록 상기 기판의 하면을 연마하는 단계를 추가적으로 실시할 수 있다.
본 발명에 따른 방법은 웨이퍼레벨로 보다 용이하게 실시될 수 있다. 즉, 상기 복수개의 캐패시터층을 형성하는 단계를, 상기 다층구조물의 각 층을 구성하는 상기 캐패시터층 단위로 각각 다른 복수개의 웨이퍼레벨공정에 의해 실시하며, 상 기 여기서, 복수개의 웨이퍼는 상기 캐패시터층의 기판으로서 사용되고, 서로 동일한 크기를 가지며, 각각의 웨이퍼에는 적어도 하나이상의 캐패시터층을 서로 동일한 배열로 형성하고, 이어, 상기 다층 구조물을 형성하는 단계를 상기 적어도 하나의 캐패시터층이 형성된 복수의 웨이퍼를 적층하는 단계와, 적어도 하나의 상기 다층 구조물이 형성되도록 웨이퍼적층체를 절단하는 단계로 실시함으로써 대량생산에 적합한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 바람직한 실시형태를 보다 상세히 설명한다.
도2a 내지 도2f는 본 발명의 일실시형태에서 채용가능한 캐패시터층의 제조공정을 설명하기 위한 공정단면도이다.
우선, 도2a와 같이 본 발명에 따른 제조방법은 기판(21) 상에 복수개의 홀(21a)을 형성하는 단계로 시작된다. 상기 복수개의 홀(21a)은 상기 기판(21) 상면의 표면적을 증가시키기 위한 수단으로서 다양한 형상을 가질 수 있으며, 반도체 공정에서 사용되는 선택적 에칭공정을 사용하여 용이하게 형성될 수 있다. 예를 들어, 상기 홀(21a)은 반구형 그레인, 핀형 홀 또는 실리더형일 수 있다. 본 실시형태에 채용된 홀(21a)은 이방성 에칭을 이용하여 동일한 깊이를 갖는 실린더형으로 형성된다. 또한, 표면적을 충분히 증가시키기 위해서, 각 홀(21a)은 1이상의 종횡비(A/R)를 갖도록 형성하되, 홀(21a)내면의 균일한 피복을 보장하기 위해서, 50이 하로 하는 것이 바람직하다.
도2a에 도시된 바와 같이, 상기 기판(21)은 양측면에 단차부(21b)가 형성될 수 있다. 이러한 단차부(21b)는 홀 형성공정에 사용되는 선택적 에칭공정을 통해 홀구조(21a)와 동시에 형성될 수 있으며, 이 경우에 단차부(21b)는 상기 홀(21a)의 바닥면과 동일한 높이로 형성된다. 본 실시형태에 채용되는 기판(21)은 반도체 공정에서 일반적으로 사용되는 실리콘기판일 수 있으나, 이에 한정되지 않으며, 반도체공정으로 가공가능한 비전도성 기판이라면 본 발명에 적절히 사용될 수 있다.
이어, 도2b와 같이 상기 기판(21) 상면에 상기 기판의 일측면까지 연장된 하부전극막(22)을 형성한다. 이러한 하부전극막(22) 형성공정은 MOCVD법을 포함한 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 통상의 반도체 성막공정에 의해 실시될 수 있다.
이러한 증착공정은 단차피복성이 우수하므로, 상기 하부전극막(22)은 상기 복수개의 홀(21a)구조 내부면까지 원하는 균일한 두께의 막으로 증착될 수 있다. 또한, 상기 하부전극막(22)은 도시된 바와 같이 상기 홀(21a) 내부면을 포함한 기판(21) 상면과 그 일측면까지 형성되며, 그 대향하는 타측면에는 형성되지 않는다. 이는 양측면에 각각 형성된 외부전극(도3의 34)의 원하지 않는 단락을 방지하기 위한 것이다.
상기 하부전극막(22)은 상기 기판(21) 상면 및 상기 양측면 전체에 전극물질을 증착하는 공정과, 상기 기판(21)의 타측면부분을 에칭하는 공정을 통해 형성될 수 있으며, 바람직하게는 도2b에 도시된 바와 같이, 상기 에칭공정에서 상기 하부전극막(22) 중 상기 기판(21)의 타측면과 인접한 상면부분(d1)을 추가적으로 제거함으로써 후속성장될 상부전극막(도2d의 26)과의 단락을 보다 안정적으로 방지할 수 있다.
상기 하부전극(22)에 사용되는 물질로는 이에 한정되지는 않으나, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 또는 그 금속을 포함한 전도성 산화물 또는 질화물이 사용될 수 있다.
다음으로, 도2c와 같이, 상기 기판(21) 상면에 위치한 하부전극막(22) 상에 유전체막(24)을 형성한다. 본 공정은 하부전극막(22) 형성공정과 유사하게 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 통상의 반도체 성막공정에 의해 실시될 수 있으며, 상기 유전체막(24)은 전면에 유전체물질을 증착한 후에, 상기 기판의 측면부에 존재하는 유전체막(24)의 일부분을 에칭하여 제거하는 공정으로 얻어질 수 있다. 본 공정에서 상기 기판(21) 상면에 형성된 유전체막(24)의 표면적은 실질적으로 최종 정전용량을 결정하는 유효표면적이 된다.
이러한 유전체막(24)으로 사용되는 물질로는, TiO2, ZrO2, HfO2, SrTiO 3, BaTiO3, (Ba,Sr)TiO3, PbTiO3 및 Pb(Zr,Ti)O3로 구성된 그룹으로부터 선택된 고유전율 물질이 사용될 수 있다.
이어, 도2d와 같이, 상기 유전체막(24) 상면에 상기 일측면과 대향하는 기판(21)의 타측면까지 연장된 상부전극막(26)을 형성함으로써 박막캐패시터가 얻어질 수 있다. 상기 상부전극막(26) 형성공정은 상기 하부전극막(22)형성공정과 유사하게 MOCVD법을 포함한 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 통상의 반도체 성막공정에 의해 실시될 수 있으며, 이에 한정되지는 않으나, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 또는 그 금속을 포함한 전도성 산화물 또는 질화물로 형성될 수 있다.
또한, 상기 상부전극막(26)은 도시된 바와 같이 상기 유전체막(24)의 상면뿐만 아니라, 상기 기판(21)의 타측면까지 연장되도록 형성된다. 이와 같이, 상기 하부전극막(22)이 존재하는 기판(21)의 일측면에는 형성되지 않으므로, 양측면에 형성될 외부전극에 각각 상기 상부전극막(26)과 하부전극막(22)을 서로 분리하여 연결시킬 수 있다.
상기 상부전극막(26)은 하부전극막(22)공정과 유사하게 전극물질의 증착공정과, 선택적인 에칭공정을 통해 형성될 수 있으며, 바람직하게는 도2d에 도시된 바와 같이, 상기 에칭공정에서 상기 상부전극막(22) 중 상기 기판(21)의 일측면과 인접한 상면부분(d2)을 추가적으로 제거함으로써 하부전극막(22)과의 단락을 효과적으로 방지할 수 있다.
상술된 공정을 통해, 복수개의 홀(21a)이 형성된 기판(21)과 그 상면에 형성된 박막캐패시터를 포함한 캐패시터층(20)을 제조할 수 있다. 이러한 캐패시터층은 필요에 따라 선택적으로 패시베이션층 형성공정과 연마공정을 도입하여 추가적으로 가공될 수 있다. 도2e와 도2f는 바람직한 실시형태에서 채용될 수 있는 추가적인 패시베이션층 형성공정과 연마공정을 나타낸다.
우선, 도2e와 같이 상기 복수개의 캐패시터층(20)의 상면이 평탄화되도록 상기 복수개의 캐패시터층(20)의 상면에 패시베이션층(27)을 형성한다. 상기 패시베이션층(27)은 통상의 보호층과 같이 SiO2와 같은 산화물과 Si3N4와 같은 질화물로 형성될 수 있으며, 본 발명에서는 추가적으로 상기 캐패시터층(20)의 상면을 평탄화하기 위한 수단으로서 채용된다.
다만, 상부/하부전극막(26,22) 및 유전체막(24)의 형성공정을 통해 상기 홀(21a)이 충전되어 최종 상부전극막(26)의 상면이 평탄도가 유지된다면, 본 공정을 생략할 수 있으나, 도시된 바와 같이 홀(21a)의 내부면에 따라 상하부전극막(26,22) 및 유전체막(24)이 형성될 때에 비로소 유효표면적 증가효과를 기대할 수 있으므로, 상부전극막(26)의 표면이 평탄하게 구성하는 것이 용이하지 않을 수 있다. 따라서, 도3a에서 설명될 적층공정을 용이하게 하기 위해서, 본 공정과 같이 패시베이션층(27)을 추가적으로 형성하는 것이 바람직하다.
이어, 도2f와 같이, 상기 캐패시터층(20)의 기판(21) 하면에 대해 연마공정을 적용하여 상기 캐패시터층(20)의 두께를 감소시킨다. 본 연마공정을 통해 불필요한 기판(20)의 하부를 제거시킴으로써 최종 적층제품을 보다 소형화시킬 수 있 다. 본 공정은 도2e와 같이 선택적으로 채용될 수 있는 공정으로서 충분히 얇은 두께를 이용하여 가공할 경우에는 생략될 수 있으나, 상술된 성막공정 및 에칭공정에서 취급이 용이하도록 다소 큰 두께의 기판이 요구되는 경우에, 캐패시터층(20)의 두께감소를 위해 본 공정을 추가적으로 실시하는 것이 바람직하다.
본 발명에 따른 박막형 다층 세라믹 캐패시터는 도2a 내지 도2f의 공정을 통해 제조된 캐패시터층을 적어도 2개이상 제조하여 적층시키고, 그 적층체의 측면에 각각 상하부전극에 연결된 외부전극을 제공함으로써 완성된다.
본 발명에 따른 박막형 다층 세라믹 캐패시터를 완성하기 위한 적층공정은 도3a 내지 도3c를 참조하여 설명한다.
우선, 도3a와 같이, 도2a 내지 도2f의 공정을 통해 제조된 3개의 캐패시터층(30a,30b,30c)를 마련한 후에, 적층시에 다른 캐패시터층(30a,30b)의 하면과 접촉될 캐패시터층(30b,30c)의 상면에 접착제(38)를 도포한다. 본 실시형태에서는 캐패시터층(30b,30c)의 상면(예, 패시베이션층)에 접착제(38)를 도포하는 것으로 예시되어 있으나, 당업자에게 자명한 바와 같이, 접착제(38)의 도포위치는 캐패시터층(30b,30c 또는 30a,30b)의 상면 및 하면 중 적어도 한면에 도포하여도 동일한 효과를 얻을 수 있다. 상기 접착제(38)로는 절연성수지로 구성된 접착제를 사용할 수 있으나, 바람직하게는 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 사용한다. 다만, 사용되는 접착제, 특히 열경화성 접착제는 통상의 솔더링 온도조건 에서 그 접착성을 안정적으로 유지할 수 있는 것이 바람직하다. 또한, 본 실시형태는 3개로 예시되어 있으나, 요구되는 정전용량과 허용가능한 제품사이즈에 따라 2개 또는 4개이상의 캐패시터층을 사용할 수도 있다.
이어, 도3b와 같이, 접착제(38)가 도포된 상태에서 3개의 캐패시터층(30a,30b,30c)을 적층시킨 적층체를 형성한 후에 상기 적층체의 양측면에 위치한 상하부전극막(36,32)부분이 노출되도록 패시베이션층(37)을 에칭한다. 먼저, 상기 적층공정은 소정의 압력을 유지한 상태에서 접착제(38)의 경화조건(예, 가열 및/또는 자외선조사)을 형성함으로써 구현될 수 있다. 상기 적층체의 측면에 위치한 패시베이션층(37)부분을 제거하여 상하부전극막(36,32)을 노출시킨다. 다만, 상술한 바와 같이, 상부전극막(36)의 상면이 충분한 평탄도를 갖고 있어 별도의 패시베이션층(38)이 요구되지 않는 경우에는 상기 패시베이션층(38)의 제거공정을 생략할 수 있다.
끝으로, 도3c와 같이, 적층체의 측면에 노출된 상하부전극막(36,32)에 외부전극(39a,39b)을 각각 형성함으로써 박막형 다층 세라믹 캐패시터(30)를 완성한다. 이러한 외부전극공정은 증착공정, 도금공정, 인쇄공정 등의 공지된 전극형성공정을 사용할 수 있으며, 외부전극(39a,39b)을 위한 물질로는 Au, Pd, Ni, Ag 또는 그 합금과 같은 공지된 물질이 사용될 수 있다. 상기 외부전극(39a,39b)은 각 캐패시터층(30a,30b,30c)에 형성된 박막캐패시터를 병렬로 연결시켜 다층구조를 구현할 수 있다. 상기 외부전극(39a,39b)은 도2a에서 설명된 바와 같이 미리 마련된 단차부(31b)를 통해 보다 견고하게 부착될 수 있다.
당업자에게는 자명한 바와 같이, 본 실시형태에서는 접착제(38)를 이용하는 것으로 설명되어 있으나, 공지된 가압가열공정을 통해 원하는 적층체를 형성할 수도 있다. 보다 구체적으로, 상기 유전체막(34)이 열화되지 않는 온도범위에서 고온으로 가열하여 높은 압력으로 압착시킴으로써, 접착제(38) 없이도 도3b와 같은 적층체를 형성할 수 있다.
본 발명에 따른 박막형 다층 세라믹 캐패시터 제조방법은 실제 적용시에는 웨이퍼레벨로 실시될 수 있다. 특히 웨이퍼레벨로 구현될 때에는 웨이퍼레벨로 적층한 후에 절단공정을 수행함으로써 보다 대량생산에 적합한 방식으로 구현될 수 있다. 본 발명에 따른 웨이퍼레벨 제조방법의 일예로서 도4a 내지 도4d에 도시되어 있다.
도4a는 본 발명의 다른 실시형태로서, 웨이퍼레벨로 제조된 캐패시터층의 측단면도이며, 도4b 내지 도4d는 도4a에 도시된 웨이퍼를 이용한 박막형 다층 세라믹 캐패시터 제조공정을 설명하기 위한 공정단면도이다.
우선, 도4a에 도시된 바와 같이, 웨이퍼상에 복수개의 캐패시터층을 형성한다. 상기 웨이퍼레벨 캐패시터층 제조공정은 도2a 내지 도2f에서 설명된 공정과 유사하게 실시될 수 있다. 다만, 도2a의 홀형성시에, 각 캐패시터층이 서로 소정의 간격(D)을 갖도록, 홀과 동일한 깊이를 갖는 분리영역을 형성한다. 또한, 적층구조를 형성하기 위해서, 도4a와 같은 복수개의 캐패시터층구조가 형성된 웨이퍼(41)를 각각 별도의 웨이퍼레벨공정을 통해 적어도 2개이상(본 실시형태에서는 3개의 웨이퍼로 예시됨) 제조한다. 여기서, 각 층을 구성하는 웨이퍼(도4b의 40a,40b,40c)는 서로 동일한 크기를 갖도록 제조되며, 각각의 웨이퍼에는 적어도 하나이상의 캐패시터층이 서로 동일한 배열로 형성된다.
이어, 도4b와 같이, 복수개의 웨이퍼(40a,40b,40c)를 접착제(48)와 같은 접착수단을 이용하여 적층시킨다. 상기 접착제로는 앞서 설명한 바와 같이 열경화성 접착제, 자외선 경화성 접착제 또는 그 혼합물이 사용될 수 있으며, 도포방식은 각 웨이퍼의 상하면(본 실시형태에서는 패시베이션층(47)의 상면 또는 웨이퍼(41)하면) 중 적어도 하나의 면에 도포하여 접착시킬 수 있다. 이와 달리, 실시형태에 따라 고온/고압을 이용한 압착공정으로 접착시킬 수도 있다.
다음으로, 도4c와 같이 상기 적층공정에서 얻어진 복수개의 웨이퍼(40a,40b,40c)의 적층체를 각 박막형 다층 세라믹 캐패시터구조로 분리되도록, 상기 적층체를 절단한다. 또한, 절단위치를 앞선 홀형성공정시에 마련된 분리영역의 중간영역으로 정함으로써, 절단된 구조의 양측면에 단차부(41b)가 제공될 수 있다. 상기 단차부(41b)는 앞서 설명한 바와 같이 후속공정에서 형성될 외부전극이 부착력을 향상시키는 수단으로 제공될 수 있다. 이와 같이, 본 절단공정을 통해 웨이퍼 레벨공정에서 얻어진 복수개의 박막형 다층 세라믹 캐패시터구조체를 일괄적으로 대량 제조할 수 있다.
끝으로, 도4d와 같이 상기 적층체의 양측면에 위치한 상하부전극막(46,42)부분이 노출되도록 패시베이션층(47)을 에칭하고 각 측면에 상하부전극막(46,42)과 접속된 외부전극(49a,49b)을 형성한다. 상기 외부전극(49a,49b)은 각 캐패시터층(40a,40b,40c)에 형성된 박막캐패시터를 병렬로 연결시킴으로써 도4d에 도시된 다층구조를 실현할 수 있다. 이러한 외부전극공정은 Au, Pd, Ni, Ag 또는 그 합금과 같은 공지된 전극물질을 이용하여 공지된 방법으로 실시될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 복수개의 홀구조를 통해 유효표면적이 증가된 복수개의 박막 캐패시터를 적층하여 병렬연결함으로써 보다 높은 정전용량을 가지면서 보다 소형가능한 새로운 박막형 다층 세라믹 캐패시터가 제공될 수 있다.

Claims (28)

  1. 복수개의 홀구조가 형성된 상면 및 평탄한 하면을 갖는 기판과, 상기 기판 상면에는 순차적으로 형성된 하부전극막, 유전체막 및 상부전극막으로 이루어진 박막형 캐패시터를 포함하며, 상기 하부전극막은 상기 기판의 일측면에 연장되며, 상기 상부전극막은 상기 일측면과 대향하는 타측면에 연장된 복수개의 캐패시터층이 적층된 다층구조물;
    상기 다층구조물의 일측면에 형성되어 상기 각각의 캐패시터층의 하부전극막과 연결된 제1 외부전극; 및,
    상기 다층구조물의 타측면에 형성되어 상기 각각의 캐패시터층의 상부전극막과 연결된 제2 외부전극을 포함하는 박막형 다층 세라믹 캐패시터.
  2. 제1항에 있어서,
    상기 기판의 양측면에는 단차부가 형성된 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  3. 제1항에 있어서,
    상기 복수개의 캐패시터층은 상기 박막형 캐패시터의 상면에 형성된 평탄한 상면을 갖는 패시베이션층을 더 포함하는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  4. 제1항에 있어서,
    상기 복수개의 홀은 일정한 깊이를 갖도록 형성된 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  5. 제4항에 있어서,
    상기 기판의 양측면에는 상기 홀구조의 바닥면과 거의 동일한 높이를 갖는 단차부가 형성된 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  6. 제1항에 있어서,
    상기 복수개의 홀은 반구형 그레인, 핀형 홀 또는 실리더형인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  7. 제1항에 있어서,
    복수개의 홀은 각 홀의 종횡비가 1∼50인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  8. 제1항에 있어서,
    상기 하부전극 및 상기 상부전극 중 적어도 하나는 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  9. 제1항에 있어서,
    상기 하부전극 및 상기 상부전극 중 적어도 하나는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 질화물로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  10. 제1항에 있어서,
    상기 유전체막은 TiO2, ZrO2, HfO2, SrTiO3, BaTiO3, (Ba,Sr)TiO3, PbTiO3 및 Pb(Zr,Ti)O3로 구성된 그룹으로부터 선택된 고유전율 물질로 이루어진 것을 특징으로 하는 박막형 다층 세라믹캐패시터.
  11. 제1항에 있어서,
    상기 다층구조물을 구성하는 복수개의 캐패시터층은 열경화성 접착제, 자외선경화성 접착제 및 그 혼합물을 이용하여 접착된 것을 특징으로 하는 박막형 다층 세라믹 캐패시터.
  12. 복수개의 홀구조가 형성된 상면 및 평탄한 하면을 갖는 기판과, 상기 기판 상면에는 순차적으로 형성된 하부전극막, 유전체막 및 상부전극막으로 이루어진 박막형 캐패시터를 포함하며, 상기 하부전극막은 상기 기판의 일측면에 연장되며, 상기 상부전극막은 상기 일측면과 대향하는 타측면에 연장된 복수개의 캐패시터층을 형성하는 단계;
    상기 복수개의 캐패시터층의 상하면이 서로 접합되도록 적층시킴으로써 다층구조물을 형성하는 단계; 및,
    상기 다층구조물의 일측면과 타측면에 상기 각각의 캐패시터층의 하부전극막과 연결된 제1 외부전극과 상기 각각의 캐패시터층의 상부전극막과 연결된 제2 외부전극을 각각 형성하는 단계를 포함하는 박막형 다층 세라믹 캐패시터 제조방법.
  13. 제12항에 있어서,
    상기 복수개의 캐패시터층을 형성하는 단계는,
    상하면을 갖는 기판을 마련하는 단계와, 상기 기판 상면의 표면적이 증가하도록 상기 기판 상에 복수개의 홀구조를 형성하는 단계와, 상기 복수개의 홀구조 내부면을 포함한 상기 기판 상면에 상기 기판의 일측면까지 연장된 하부전극막을 형성하는 단계와, 상기 기판 상면에 위치한 하부전극막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상면에 상기 일측면과 대향하는 타측면에 연장된 상부전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  14. 제13항에 있어서,
    상기 복수개의 홀구조를 형성하는 단계는,
    상기 복수개의 홀구조를 동일한 깊이로 형성하는 단계인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  15. 제14항에 있어서,
    상기 복수개의 홀구조를 형성하는 단계는,
    상기 기판의 양측면에는 상기 홀구조의 바닥면과 거의 동일한 높이를 갖는 단차부를 형성하는 단계인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  16. 제13항에 있어서,
    상기 복수개의 홀은 반구형 그레인, 핀형 홀 또는 실리더형인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  17. 제13항에 있어서,
    복수개의 홀은 각 홀의 종횡비가 1∼50인 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  18. 제12항에 있어서,
    상기 하부전극막을 형성하는 단계는,
    상기 기판 상면 및 상기 양측면 전체에 전극물질을 증착하는 단계와, 상기 기판의 타측면과 이에 인접한 기판 상면의 전극부분을 에칭하여 상기 하부전극막을 형성하는 단계를 포함하는 박막형 다층 세라믹 캐패시터 제조방법.
  19. 제12항에 있어서,
    상기 상부전극막을 형성하는 단계는,
    상기 유전체막이 형성된 상기 기판 상면과 양측면 전체에 전극물질을 증착하는 단계와, 상기 기판의 일측면과 이에 인접한 기판 상면의 전극부분을 제거하여 상기 상부전극막을 형성하는 단계를 포함하는 박막형 다층 세라믹 캐패시터 제조방법.
  20. 제12항에 있어서,
    상기 상하부전극 및 유전체막을 형성하는 단계는 화학기상증착법(CVD) 또는 원자층증착법(ALD)으로 실시되는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  21. 제12항에 있어서,
    상기 복수개의 캐패시터층을 형성하는 단계는,
    상기 복수개의 캐패시터층의 상면이 평탄화되도록 상기 복수개의 캐패시터의 상면에 패시베이션층을 형성하는 단계을 더 포함하는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  22. 제21항에 있어서,
    상기 패시베이션층은 상기 복수개의 캐패시터 상면 및 측면에 형성되며,
    상기 다층구조물을 형성한 후에, 상기 제1 및 제2 외부전극을 형성하는 단계전에, 상기 상부전극막과 상기 하부전극 중 상기 양측면에 위치한 부분이 노출되도록 상기 패시베이션층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  23. 제12항에 있어서,
    상기 복수개의 캐패시터층을 형성하는 단계는,
    상기 캐패시터층의 두께가 감소하도록 상기 기판의 하면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 박막형 세라믹 캐패시터 제조방법.
  24. 제12항에 있어서,
    상기 복수개의 캐패시터층을 형성하는 단계는, 웨이퍼레벨공정으로 각각 적어도 하나의 캐패시터층이 형성된 복수개의 웨이퍼를 형성하는 단계이며,
    상기 복수개의 웨이퍼는 서로 동일한 크기를 가지며, 각각의 웨이퍼에는 적어도 하나이상의 캐패시터층이 서로 동일한 배열로 형성되고,
    상기 다층구조물을 형성하는 단계는,
    상기 적어도 하나의 캐패시터층이 형성된 복수의 웨이퍼를 적층하는 단계와, 적어도 하나의 상기 다층 캐패시터층구조가 형성되도록 웨이퍼적층체를 절단하는 단계를 포함하는 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  25. 제12항에 있어서,
    상기 하부전극 및 상기 상부전극 중 적어도 하나는 Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  26. 제12항에 있어서,
    상기 하부전극 및 상기 상부전극 중 적어도 하나는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 질화물로 이루어진 것을 특징으로 하는 박막형 다층 세라믹 캐패시터 제조방법.
  27. 제12항에 있어서,
    상기 유전체막은 TiO2, ZrO2, HfO2, SrTiO3, BaTiO3, (Ba,Sr)TiO3, PbTiO3 및 Pb(Zr,Ti)O3로 구성된 그룹으로부터 선택된 고유전율 물질로 이루어진 것을 특징으 로 하는 박막형 다층 세라믹캐패시터 제조방법.
  28. 제12항에 있어서,
    상기 다층구조물을 형성하는 단계는,
    상기 복수개의 캐패시터층의 상면 또는 하면에 열경화성 접착제, 자외선경화성 접착제 또는 그 혼합물을 도포하는 단계와 상기 복수개의 캐패시터층을 적층하는 단계를 포함하는 단계인 것을 특징으로 박막형 다층 세라믹 캐패시터 제조방법.
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