KR101642570B1 - 적층형 캐패시터 및 그 제조 방법 - Google Patents

적층형 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR101642570B1
KR101642570B1 KR1020140077631A KR20140077631A KR101642570B1 KR 101642570 B1 KR101642570 B1 KR 101642570B1 KR 1020140077631 A KR1020140077631 A KR 1020140077631A KR 20140077631 A KR20140077631 A KR 20140077631A KR 101642570 B1 KR101642570 B1 KR 101642570B1
Authority
KR
South Korea
Prior art keywords
electrode film
forming
unit structure
lower electrode
film
Prior art date
Application number
KR1020140077631A
Other languages
English (en)
Other versions
KR20160000353A (ko
Inventor
임종봉
이해준
김두영
김창훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140077631A priority Critical patent/KR101642570B1/ko
Priority to US14/667,207 priority patent/US20150371779A1/en
Publication of KR20160000353A publication Critical patent/KR20160000353A/ko
Application granted granted Critical
Publication of KR101642570B1 publication Critical patent/KR101642570B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/51—Plural diverse manufacturing apparatus including means for metal shaping or assembling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)

Abstract

적층형 캐패시터 및 그 제조 방법 이 개시된다. 본 발명의 일 측면에 따른 적층형 캐패시터는 단위구조물이 복수 적층된 적층구조물부;를 포함할 수 있고,단위구조물은 기판;, 기판 상에 형성되는 하부전극막;, 하부전극막 상에 형성되고, 상면에 원형홈이 형성되는 유전체막; 및 유전체막의 상에 형성되는 상부전극막을 포함할 수 있다.

Description

적층형 캐패시터 및 그 제조 방법{MULTI-LAYERED CAPACITOR AND MANUFATURING METHOD FOR THE SAME}
본 발명은 적층형 캐패시터 및 그 제조 방법에 관한 것이다.
일반적으로, 다층 세라믹 캐패시터(multi-layered ceramic capacitor: MLCC)는 전극이 인쇄된 복수의 유전체층을 적층한 구조를 갖는 칩형 캐패시터로서 각종 전자제품에 넓게 이용되고 있다. 최근 이동통신기기 및 휴대용 전자기기의 시장이 확대됨에 따라, MLCC제품에 대한 소형화 및 대용량화의 요구도 증가되고 있다.
종래의 MLCC는 전극페이스트가 도포된 복수의 그린시트를 적층하여 적층체를 형성하고, 양측면에 측면전극을 형성한 공정으로 제조되었다. 이러한 벌크공정을 통해서는 보다 소형화하고 대용량화하는데 한계가 있다.
이러한 문제를 해결하기 위해서, 현재 MLCC분야에서는 반도체 박막공정을 도입하려는 연구가 활발히 진행되고 있다. 일 예로, 각종 박막 증착 장비를 이용하여 고유전율을 갖는 세라믹 재료를 박막으로 증착하는 MLCC 제조방법이 제안되고 있다.
하지만, 종래의 박막형 MLCC는 제한된 기판의 상면에 형성되므로, 실질적으로 정전용량을 결정하는 유효면적은 제한될 수 밖에 없다.
따라서, 보다 높은 정전용량을 확보하기 위해서는 적층 횟수를 증가시켜야 하며, 이로 인해 포토리소그래피 및 에칭공정이 증가되어 전체 공정이 복잡해지는 문제가 있다.
또한, 종래의 박막형 MLCC는 평판구조에 의한 제한사항으로 인해 고용량의 정전용량을 확보하는데 한계가 있다.
일본특허공개공보 2001-181839호 (2001. 07. 03. 공개)
본 발명은 고용량의 정전용량을 확보할 수 있는 적층형 캐패시터 및 그 제조 방법을 제공 하는 것이다.
또한, 본 발명은 소형화가 가능한 적층형 캐패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 단위구조물이 복수 적층된 적층구조물부;를 포함하고, 단위구조물은 기판, 기판 상에 형성되는 하부전극막, 하부전극막 상에 형성되고 상면에 환형홈이 형성되는 유전체막 및 유전체막의 상부에 형성되는 상부전극막을 포함하는 것을 특징으로 하는 적층형 캐패시터가 제공된다.
여기서, 환형홈은 복수로 형성될 수 있다.
복수의 환형홈은 중심이 동일하게 형성될 수 있다.
기판의 상면에 환형홈의 위치에 대응하는 제1 대응홈이 형성될 수 있다.
하부전극막의 상면에 환형홈의 위치에 대응하는 제2 대응홈이 형성될 수 있다.
적층형 캐패시터는, 적층구조물부의 일면에 형성되어 상부에 배치된 단위구조물의 하부전극막과 하부에 배치된 단위구조물의 하부전극막을 전기적으로 연결할 수 있는 제1 외부전극부; 및 적층구조물의 타면에 형성되어 상부에 배치된 단위구조물의 상부전극막과 하부에 배치된 단위구조물의 상부전극막을 전기적으로 연결할 수 있는 제2 외부전극부를 더 포함할 수 있다.
단위구조물은 상부전극막 상에 형성되는 절연층을 더 포함할 수 있다.
그리고, 적층구조물부는 적층되는 단위구조물 사이에 개재되는 접착층을 더 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 제1 단위구조물을 형성하는 단계; 제2 단위구조물을 형성하는 단계; 및 제1 단위구조물의 상부에 제2 단위구조물을 적층하여 적층구조물부를 형성하는 단계; 를 포함하고,
제1 단위구조물을 형성하는 단계는, 제1 기판 및 제1 기판 상에 제1 하부전극막을 형성하는 단계; 제1 하부전극막의 상부에 제1 유전체막을 형성하되, 제1 유전체막의 상면에는 제1 환형홈이 형성되는 단계; 및 제1 유전체막의 상부에 제1 상부전극막을 형성하는 단계;를 포함하고,
제2 단위구조물을 형성하는 단계는, 제2 기판 및 제2 기판 상에 제2 하부전극막을 형성하는 단계; 제2 하부전극막의 상부에 제2 유전체막을 형성하되, 제2 유전체막의 상면에는 제2 환형홈이 형성되는 단계; 및 제2 유전체막의 상부에 제2 상부전극막을 형성하는 단계;를 포함하는 적층형 캐패시터 제조 방법이 제공된다.
여기서, 제1 환형홈은 복수로 형성될 수 있다.
복수의 제1 환형홈은 중심이 동일하게 형성될 수 있다.
제1 기판 상에 제1 하부전극막을 형성하는 단계는, 제1 기판의 상면에 제1 환형홈의 위치에 대응하는 제1 대응홈을 형성하는 단계와 제1 대응홈을 포함하는 제1 기판의 상면 상에 제1 하부전극막을 형성하는 단계를 포함할 수 있다.
제1 대응홈을 포함하는 제1 기판의 상면 상에 제1 하부전극막을 형성시키는 단계는, 제1 하부전극막의 상면에 제1 환형홈의 위치에 대응하는 제2 대응홈이 형성될 수 있다.
제1 단위구조물의 상부에 제2 단위구조물을 적층하여 적층구조물부를 형성하는 단계 이후에, 적층구조물부의 일면에 제1 외부전극부를 형성하고 상기 적층구조물부의 타면에 제2 외부전극부를 형성되는 단계를 포함할 수 있고, 제1 단위구조물과 상기 제2 단위구조물을 전기적으로 연결할 수 있다.
1 외부전극부는 제1 하부전극막과 제2 하부전극막을 전기적으로 연결하고, 제2 외부전극부는 제1 상부전극막과 제2 상부전극막을 전기적으로 연결할 수 있다.
제1 단위구조물을 형성하는 단계는, 제1 유전체막의 상부에 제1 상부전극막을 형성하는 단계 이후에 제1 상부전극막 상에 제1 절연층을 형성하는 단계를 더 포함할 수 있다.
그리고, 적층구조물부를 형성하는 단계 이후에, 적층되는 제1 단위구조물과 제2 단위구조물 사이에 접착층을 형성시키는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면 고용량의 정전용량을 확보할 수 있다.
본 발명의 실시예에 따르면 캐패시터의 소형화가 가능하다
도 1은 본 발명의 제1 실시예에 따른 적층형 캐패시터를 나타내는 단면도.
도 2 내지 도 7은 본 발명의 제1 실시예에 채용되는 단위구조물의 제조 공정을 설명하기 위한 도면.
도 8 및 도 9는, 도 2 내지 도 7의 제조 공정에서 제조된 단위구조물을 이용하여 본 발명의 제1 실시예에 채용되는 적층구조물부를 제조하는 공정을 설명하기 위한 도면.
도 10은 본 발명의 제2 실시예에 따른 적층형 캐패시터를 나타내는 단면도.
도 11은 본 발명의 제3 실시예에 따른 적층형 캐패시터를 나타내는 단면도.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
이하, 본 발명에 따른 적층형 캐패시터 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 적층형 캐패시터를 나타내는 단면도이다. 도 2 내지 도 7은 본 발명의 제1 실시예에서 채용되는 단위구조물의 제조 공정을 설명하기 위한 도면이다. 도 8 및 도 9는, 도 2 내지 도 7의 제조 공정에서 제조된 단위구조물을 이용하여 본 발명의 제1 실시예에 채용되는 적층구조물부를 제조하는 공정을 설명하기 위한 도면이다.
도 1 내지 도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 적층형 캐패시터(1000)는 적층구조물부(100)를 포함하고, 제1 외부전극부(200) 및 제2 외부전극부(300)를 더 포함할 수 있다.
적층구조물부(100)는 단위구조물(110)이 복수 적층되어 형성될 수 있는데, 단위구조물(110)을 먼저 설명한다.
단위구조물(110)은 기판(111), 기판(111) 상에 형성되는 하부전극막(112), 하부전극막(112) 상에 형성되고 상면에 환형홈(10)이 형성되는 유전체막(113) 및 유전체막(113) 상에 형성되는 상부전극막(114)을 포함할 수 있다. 또한, 단위구조물(110)은 상부전극막(114) 상에 형성되는 절연층(115)을 더 포함할 수 있다.
하부전극막(112) 및 상부전극막(114)은 단위구조물(110) 외부의 전극과 연결되어 후술할 유전체막(113)에 전하를 인가할 수 있다. 즉, 유전체막(113)의 하부 및 상부에 형성되고 외부의 전극으로부터 전하를 공급받아 유전체막(113)의 상부 및 하부 영역에 반대 극성의 전하를 유도할 수 있다. 하부전극막(112) 및 상부전극막(114)은 전도성 물질로 형성될 수 있다. 예로써, Pt, Ru, Ir, Au, Ni, Mo, W, Al, Ta, Ag 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 Pt, Ru, Sr, La, Ir, Au, Ni, Co, Mo, W, Al, Ta 및 Ti로 구성된 그룹으로부터 선택된 적어도 하나의 금속의 전도성 산화물 또는 전도성 질화물로 형성될 수 있다.
유전체막(113)은 하부전극막(112) 및 상부전극막(114)에 인가되는 전하에 의하여 분극이 유도될 수 있다. 유전체막(113)은 TiO2, ZrO2, Al2O3, Ta2O5, Nb2O5, HfO2, SrTiO3, BaTiO3, (Ba, Sr)TiO3, PbTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3 및 Pb(Zr, Ti)O3 등의 고유전율 물질 또는 이들의 조합으로 형성될 수 있고, 도펀트가 첨가될 수 있다.
환형홈(10)은 유전체막(113)의 표면적을 증가시킬 수 있다. 즉, 캐패시터의 정전용량은 유전체막(113)의 표면적에 비례할 수 있으므로, 환형홈(10)이 형성된 면적만큼 유전체막(113)의 표면적을 증가시키는 역할을 하여, 캐패시터의 정전용량을 증가시킬 수 있다.
환형홈(10)은, 기판(111)의 상면에 환형홈(10)의 위치에 대응하는 제1 대응홈(30)이 형성됨으로써 형성될 수 있다. 즉, 기판(111)의 상면에 환형의 제1 대응홈(30)이 먼저 형성되고, 제1 대응홈(30)을 포함하는 기판(111)의 상면을 따라 순차적으로 하부전극막(112) 및 유전체막(113)이 형성됨으로써, 유전체막(113)의 상면에 제1 대응홈(30)에 대응하는 환형홈(10)이 형성될 수 있다.
제1 대응홈(30)은 종단면이 반구형 그레인(hemispherical grain) 형태, 핀 형태 또는 실리더 형태 등의 다양한 형상으로 형성될 수 있다. 이로 인해, 유전체막(113)의 환형홈(10)도 종단면이 제1 대응홈(30)의 종단면에 대응하는 형태로 다양하게 형성될 수 있다.
제1 대응홈(30)은 유전체막(113)의 표면적 증가율을 높이기 위해서, 종횡비가 1이상으로 형성하고, 하부전극막(112) 또는 유전체막(113)의 형성 시에 제1 대응홈(30)의 내면에 대한 피복성의 한계를 고려하여 50이하로 형성하는 것이 바람직하다.
환형홈(10)은 복수로 형성될 수 있다. 즉, 제1 대응홈(30)이 기판(111)의 상면에 복수로 형성되어, 그 상부에 유전체막(113)이 형성됨으로써, 환형홈(10)이 복수로 형성될 수 있다. 환형홈(10)이 복수로 형성되면 환형홈(10)이 단수인 경우에 비하여 유전체막(113)의 표면적이 증가하므로 정전용량을 더욱 향상시킬 수 있다.
복수로 형성되는 환형홈(10)은 중심이 동일하게 형성될 수 있다. 즉, 기판(111)의 상면에 형성되는 복수의 제1 대응홈(30)의 중심이 동일하게 형성됨으로써, 복수의 제1 대응홈(30)은 동심원 형태로 형성되고, 이로 인해 기판(111) 상에 형성되는 유전체막(113)의 환형홈(10)도 복수의 동심원 형태로 형성될 수 있다.
절연층(115)은 상부전극막(114) 상에 형성됨으로써, 절연층(115)의 하부에 위치하는 단위구조물(110)의 상부전극막(114) 등을 보호할 수 있다. 절연층(115)은 통상의 보호층과 같이 SiO2와 같은 산화물과 Si3N4와 같은 질화물로 형성될 수 있고, 인접하는 상부전극막(114), 후술할 접착층(120) 및 기판(111)과의 관계에서 열적 특성, 기계적 특성 등을 고려하여 선택적으로 그 재료를 선택할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 상술한 단위구조물(110)을 복수 적층하여 적층구조물부(100)을 형성할 수 있다.
적층구조물부(100)는 적층되는 단위구조물(110) 사이에 개재되는 접착층(120)을 더 포함할 수 있다. 즉, 적층되는 단위구조물(110) 사이에 접착층(120)을 형성시키고 단위구조물(110)을 가압하고 접착층(120)을 경화시킴으로써, 적층구조물부(100)의 형성을 보다 용이하게 할 수 있다.
도 8에 도시된 바와 같이, 접착층(120)은 적층구조물부(100)의 하부에 위치하는 단위구조물(110)의 상면에 형성될 수 있으나, 상부에 위치하는 단위구조물(110)의 하면에 형성될 수도 있다.
제1 외부전극부(200)는 적층구조물부(100)의 일면에 형성되어, 상부에 배치된 단위구조물(110)의 하부전극막(112)과 하부에 배치된 단위구조물(110)의 하부전극막(112)을 전기적으로 연결할 수 있다. 제2 외부전극부(300)는 적층구조물부(100)의 타면에 형성되어, 상부에 배치된 단위구조물(110)의 상부전극막(114)과 상부에 배치된 단위구조물(110)의 상부전극막(114)을 전기적으로 연결할 수 있다.
즉, 하부전극막(112)을 포함하는 단위구조물(110)이 복수 적층되어 적층구조물부(100)를 형성하는데, 적층구조물부(100)의 일면에 제1 외부전극부(200)가 형성되고 각각의 하부전극막(112)이 제1 외부전극부(200)와 연결됨으로써, 복수의 하부전극막(112)이 전기적으로 서로 연결될 수 있다. 같은 방식으로, 제2 외부전극부(300)는 복수의 상부전극막(114)을 전기적으로 연결할 수 있다.
이 경우, 단위구조물(110)의 하부전극막(112)은 단위구조물(110)의 일단에 연장되도록 형성하고, 단위구조물(110)의 상부전극막(114)은 단위구조물(110)의 타단에 연장되도록 형성함으로써, 하부전극막(112)은 제1 외부전극부(200)에 연결될 수 있고, 상부전극막(114)은 제2 외부전극부(300)에 연결될 수 있다. 자세한 제조 공정은 후술한다.
제1 외부전극부(200)와 제2 외부전극부(300)는 전도성 물질로 형성될 수 있다. 예로써, Au, Pd, Ni, Ag 또는 그 합금과 같은 공지된 물질이 사용될 수 있다.
이렇게 함으로써, 본 발명의 제1 실시예에 따른 적층형 캐패시터(1000)는 유전체막(113)의 표면적이 증가되어 정전용량이 증가될 수 있다. 또한, 복수의 단위구조물(110)을 적층하여 전기적으로 연결할 수 있고, 이로 인해 본 발명의 일 실시예에 따른 적층형 캐패시터(1000)의 정전용량이 단위구조물(110)의 적층수만큼 증가할 수 있다.
이하, 본 발명의 제2 실시예 및 제3 실시예에 따른 적층형 캐패시터(2000, 3000)를 설명한다.
한편, 본 실시예에 따른 적층형 캐패시터(2000, 3000)에서 개시되는 각 구성 및 그에 따른 효과에 대해서는 본 발명의 제1 실시예에 따른 적층형 캐패시터(1000)에서 전술하였기 때문에, 중복되는 범위에서 구체적인 설명은 생략하도록 한다.
도 10은 본 발명의 제2 실시예에 따른 적층형 캐패시터(2000)를 나타내는 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 적층형 캐패시터(2000)는 하부전극막(112)의 상면에 환형홈(10)의 위치에 대응하는 제2 대응홈(20)이 형성될 수 있다. 제1 실시예의 경우와 달리, 기판(111)에 제1 대응홈(30)을 형성시켜 유전체막(113)의 상면이 환형홈(10)을 가질 수 있도록 하는 것이 아니라, 평탄한 기판(111) 상에 하부전극막(112)을 형성시키고, 하부전극막(112)의 상면에 제2 대응홈(20)을 형성시킬 수 있다. 제2 대응홈(20)을 포함하는 하부전극막(112)의 상면에 유전체막(113)이 형성됨으로써, 유전체막(113)의 상면이 환형홈(10)을 가질 수 있다.
도 11은 본 발명의 제3 실시예에 따른 적층형 캐패시터(3000)를 나타내는 단면도이다.
도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 적층형 캐패시터(3000)는 제1 실시예 및 제2 실시예와 달리, 기판(111) 또는 하부전극막(112)에 제1 대응홈(30) 또는 제2 대응홈(20)을 형성시키지 않을 수 있다. 즉, 기판(111) 및 하부전극막(112)은 평탄하게 형성하고 하부전극막(112) 상에 형성되는 유전체막(113)의 상면에 직접적으로 환형홈(10)을 가공함으로써, 유전체막(113)의 상면에 환형홈(10)을 형성시킬 수 있다.
도 10 또는 도 11과 같이, 직접적으로 환형의 홈을 가공하는 층을 달리할 수 있으므로, 공정 상 편의를 제공할 수 있다.
또한, 본 발명은 적층형 캐패시터의 제조방법을 제공한다.
우선, 본 발명의 제1 실시예에 따른 적층형 캐패시터(1000)의 제조 방법을 설명한다.
상기 방법은, 제1 단위구조물(110)을 형성하는 단계;, 제2 단위구조물(110)을 형성하는 단계; 및 제1 단위구조물(110)의 상부에 제2 단위구조물(110)을 적층하여 적층구조물부(100)를 형성하는 단계;를 포함한다. 이 때, 제1 단위구조물(110) 및 제2 단위구조물(110)을 동시에 형성할 수 있다.
본 발명의 일 실시태양에서, 제1 단위구조물(110)을 형성하는 단계는, 제1 기판(111) 및 제1 기판(111) 상에 제1 하부전극막(112)을 형성하는 단계;, 제1 하부전극막(112)의 상부에 제1 유전체막(113)을 형성하되, 상기 제1 유전체막(113)의 상면에는 제1 환형홈(10)이 형성되는 단계; 및 제1 유전체막(113)의 상부에 제1 상부전극막(114)을 형성하는 단계를 포함할 수 있다. 제1 상부전극막(114)을 형성하는 단계 이후에, 제1 상부전극막(114) 상에 제1 절연층(115)을 형성하는 단계를 더 포함할 수 있다. 제1 기판(111) 상에 제1 하부전극막(112)을 형성하는 단계는, 제1 기판(111)의 상면에 제1 환형홈(10)의 위치에 대응하는 제1 대응홈(30)을 형성하는 단계와 제1 대응홈(30)을 포함하는 제1 기판(111)의 상면 상에 제1 하부전극막(112)을 형성하는 단계를 포함할 수 있다.
제1 단위구조물(110)과 제2 단위구조물(110)을 형성하는 방법은 동일하므로, 이하 제1 단위구조물(110)을 중심으로 설명한다.
도 2 내지 도 9을 참고하면, 우선 기판(111)의 상면에 환형의 제1 대응홈(30)을 형성시킨다. 제1 대응홈(30)은 습식 에칭 및 건식 에칭 등을 포함하는 공지의 방법을 통하여 형성할 수 있다. 이 때, 제1 대응홈(30)을 복수로 형성시킬 수 있고, 복수의 제1 대응홈(30)의 중심이 동일한 동심원의 형태로 형성시킬 수 있다. 또한, 이방성 에칭 또는 등방성 에칭을 사용하여, 제1 대응홈(30)의 종단면을 상술한 바와 같이 다양한 형태로 형성할 수 있다.
이후, 제1 대응홈(30)을 포함하는 기판(111)의 상면에 하부전극막(112)을 형성시킨다. 도 3에 도시된 바와 같이, 제1 외부전극부(200)와의 전기적 연결을 위하여, 하부전극막(112)은 기판(111)을 포함하는 단위구조물(110)의 일단으로 연장할 수 있다. 하부전극막(112)은 단위구조물(110)의 타단에는 연장되지 않는데, 이는 기판(111)의 양단에 하부전극막(112)을 형성시킨후, A 영역을 에칭하는 방법으로 형성할 수 있다. 또한, A영역에 PR(Photo Resist)등을 도포하여 하부전극막(112)을 형성하고 PR등을 제거하는 방법으로 형성할 수 있다.
다음으로, 유전체막(113)을 형성한다. 이렇게 함으로써, 유전체막(113)의 상면에 기판(111) 상에 형성된 제1 대응홈(30)에 대응하는 환형홈(10)을 형성할 수 있다.
이후, 유전체막(113)의 상면에 상부전극막(114)을 형성한다. 이 때, 도 5에 도시된 바와 같이, 상부전극막(114)은 제2 외부전극부(300)와의 전기적 연결을 위해, 기판(111)을 포함하는 단위구조물(110)의 타단으로 연장되게 형성될 수 있다. 이는, B영역을 포함하는 유전체막(113)의 상면의 모든 영역에 상부전극막(114)을 형성한 후 B영역을 선택적으로 에칭하여 형성할 수 도 있으며, PR 등을 B영역에 도포하고 상부전극막(114)을 형성한 후 PR등을 제거함으로써 형성할 수 도 있다.
이러한 상부전극막(114), 하부전극막(112) 및 유전체막(113)을 형성하는 단계는 화학기상증착법(CVD) 또는 원자층증착법(ALD) 등 공지의 방법에 의해 실시될 수 있다.
다음으로, 단위구조물(110)의 상면이 평탄화되도록 상부전극막(114) 상에 절연층(115)을 형성할 수 있다. 필요한 경우, 최종 제품의 보다 소형화를 위하여, 단위구조물(110)의 두께가 감소하도록 기판(111)의 하면을 연마하는 단계를 추가적으로 실시할 수 있다. 이 때, CMP공정을 통해 기판(111)의 하면을 연마할 수 있다.
이렇게 형성시킨 제1 단위구조물(110)과 제2 단위구조물(110)을 정렬한 후 적층하여, 적층구조물부(100)를 형성한다. 이 때, 제1 단위구조물(110)과 제2 단위구조물(110)에 열과 압력을 가하여 적층구조물부(100)를 형성할 수 있다. 또한, 제1 단위구조물(110)과 제2 단위구조물(110) 사이에 접착층(120)을 형성시키고 가압 및 경화시킴으로써 적층구조물부(100)를 형성할 수 있다.
도 8 및 도 9에는 두 개의 단위구조물(110)로 이루어진 적층구조물부(100)를 도시하고 있으나, 이는 예시적인 것에 불과하고, 필요한 정전용량 및 필요한 소자의 크기 등을 고려하여 적층수를 증가시킬 수 있다. 또한, 도 8에는 적층구조물부(100)의 하부에 위치하는 제1 단위구조물(110)의 상부에 접착층(120)이 형성된 것을 도시하고 있으나, 이는 예시적인 것으로, 적층구조물부(100)의 상부에 위치하는 제2 단위구조물(110)의 하부에 접착층(120)을 형성하는 것도 포함할 수 있다.
다음으로, 적층구조물부(100)의 일면에 제1 외부전극부(200)를 형성하고, 적층구조물부(100)의 타면에 제2 외부전극부(300)를 형성할 수 있다. 이렇게 함으로써, 적층구조물의 상부 및 하부에 위치하는 단위구조물(110)이 전기적으로 연결될 수 있다. 구체적으로 복수의 하부전극막(112)들은 제1 외부전극부(200)와 연결되며, 복수의 상부전극막(114)들은 제2 외부전극부(300)와 연결된다.
다음으로, 본 발명의 제1 실시예 및 제2 실시예에 따른 적층형 캐패시터(2000, 3000)의 제조 방법을 설명한다. 본 실시예에 따른 적층형 캐패시터(2000, 3000)의 제조 방법은 본 발명의 제1 실시예에 따른 적층형 캐패시터(1000)의 제조 방법에서 전술하였기 때문에, 중복되는 범위에서 구체적인 설명은 생략하도록 한다.
본 발명의 제2 실시예에 따른 적층형 캐패시터(2000)의 제조 방법은, 제1 기판(111)의 상면 상에 제1 하부전극막(112)을 형성하는 단계가 제1 하부전극막(112)의 상면에 제1 환형홈(10)의 위치에 대응하는 제2 대응홈(20)이 형성하는 단계를 포함할 수 있다. 즉, 평탄한 기판(111)의 상면 상에 하부전극막(112)을 형성시킨 후, 하부전극막(112)의 상면에 제2 대응홈(20)을 형성할 수 있다. 제2 대응홈(20)을 포함하는 하부전극막(112)의 상면 상에 유전체막(113)을 형성함으로써, 유전체막(113)의 상면에 환형홈(10)이 형성될 수 있다.
본 발명의 제3 실시예에 따른 적층형 캐패시터(3000)의 제조 방법은, 평탄한 상면을 가지는 기판(111) 상에 하부전극막(112)을 형성시키고, 평탄한 상면을 가지는 하부전극막(112) 상에 유전체막(113)을 형성시킨다. 이후, 유전체막(113)의 상면에 환형홈(10)을 형성시킬 수 있다. 상술한 에칭 등을 포함하는 공지의 방법을 통해, 환형홈(10)을 형성시킬 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 환형홈
20: 제2 대응홈
30: 제1 대응홈
100: 적층구조물부
110: 단위구조물
111: 기판
112: 하부전극막
113: 유전체막
114: 상부전극막
115: 절연층
120: 접착층
200: 제1 외부전극
300: 제2 외부전극
1000, 2000, 3000: 적층형 캐패시터

Claims (17)

  1. 단위구조물이 복수 적층된 적층구조물부;
    를 포함하고,
    상기 단위구조물은,
    기판;
    상기 기판 상에 형성되는 하부전극막;
    상기 하부전극막 상에 형성되고, 상면에 연속적으로 이어진 형상의 환형홈이 형성되는 유전체막; 및
    상기 유전체막 상에 형성되는 상부전극막을 포함하며,
    상기 복수의 단위구조물은 상기 하부전극막과 상기 상부전극막을 각각 1개씩 갖는 것을 특징으로 하는 적층형 캐패시터.
  2. 제1항에 있어서,
    상기 환형홈은 복수로 형성되는 것을 특징으로 하는 적층형 캐패시터.
  3. 제2항에 있어서
    복수의 상기 환형홈은 중심이 동일하게 형성되는 것을 특징으로 하는 적층형 캐패시터.
  4. 제1항에 있어서,
    상기 기판의 상면에 상기 환형홈의 위치에 대응하는 제1 대응홈이 형성되는 것을 특징으로 하는 적층형 캐패시터.
  5. 제1항에 있어서,
    상기 하부전극막의 상면에 상기 환형홈의 위치에 대응하는 제2 대응홈이 형성되는 것을 특징으로 하는 적층형 캐패시터.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 적층구조물부의 일면에 형성되어, 상부에 배치된 상기 단위구조물의 하부전극막과 하부에 배치된 상기 단위구조물의 하부전극막을 전기적으로 연결할 수 있는 제1 외부전극부; 및
    상기 적층구조물부의 타면에 형성되어, 상부에 배치된 상기 단위구조물의 상부전극막과 하부에 배치된 상기 단위구조물의 상부전극막을 전기적으로 연결할 수 있는 제2 외부전극부;
    를 더 포함하는 적층형 캐패시터.
  7. 제6항에 있어서,
    상기 단위구조물은,
    상기 상부전극막 상에 형성되는 절연층을 더 포함하는 것을 특징으로 하는 적층형 캐패시터.
  8. 제6항에 있어서,
    상기 적층구조물부는,
    적층되는 상기 단위구조물 사이에 개재되는 접착층을 더 포함하는 것을 특징으로 하는 적층형 캐패시터.
  9. 제1 단위구조물을 형성하는 단계;
    제2 단위구조물을 형성하는 단계; 및
    상기 제1 단위구조물의 상부에 상기 제2 단위구조물을 적층하여 적층구조물부를 형성하는 단계;
    를 포함하고,
    상기 제1 단위구조물을 형성하는 단계는,
    제1 기판 및 상기 제1 기판 상에 제1 하부전극막을 형성하는 단계;
    상기 제1 하부전극막의 상부에 제1 유전체막을 형성하되, 상기 제1 유전체막의 상면에는 연속적으로 이어진 형상의 제1 환형홈이 형성되는 단계;
    상기 제1 유전체막의 상부에 제1 상부전극막을 형성하는 단계를 포함하고,
    상기 제2 단위구조물을 형성하는 단계는,
    제2 기판 및 상기 제2 기판 상에 제2 하부전극막을 형성하는 단계;
    상기 제2 하부전극막의 상부에 제2 유전체막을 형성하되, 상기 제2 유전체막의 상면에는 연속적으로 이어진 형상의 제2 환형홈이 형성되는 단계;
    상기 제2 유전체막의 상부에 제2 상부전극막을 형성하는 단계를 포함하며,
    상기 제1 단위구조물은 상기 제1 하부전극막과 상기 제1 상부전극막을 각각 1개씩 갖고,
    상기 제2 단위구조물은 상기 제2 하부전극막과 상기 제2 상부전극막을 각각 1개씩 갖는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  10. 제9항에 있어서,
    상기 제1 환형홈은 복수로 형성되는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  11. 제10항에 있어서
    복수의 상기 제1 환형홈은 중심이 동일하게 형성되는 것을 특징으로 하는 적층형 캐패시터의 제조 방법.

  12. 제9항에 있어서,
    상기 제1 기판 및 상기 제1 기판 상에 제1 하부전극막을 형성하는 단계는,
    상기 제1 기판의 상면에 상기 제1 환형홈의 위치에 대응하는 제1 대응홈을 형성하는 단계와
    상기 제1 대응홈을 포함하는 상기 제1 기판의 상면 상에 상기 제1 하부전극막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 제1 대응홈을 포함하는 상기 제1 기판의 상면 상에 상기 제1 하부전극막을 형성하는 단계는,
    상기 제1 하부전극막의 상면에 상기 제1 환형홈의 위치에 대응하는 제2 대응홈이 형성되는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  14. 제9항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 제1 단위구조물의 상부에 상기 제2 단위구조물을 적층하여 적층구조물부를 형성하는 단계 이후에,
    상기 적층구조물부의 일면에 제1 외부전극부를 형성하고 상기 적층구조물부의 타면에 제2 외부전극부를 형성되는 단계를 포함하여, 상기 제1 단위구조물과 상기 제2 단위구조물을 전기적으로 연결하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  15. 제14항에 있어서,
    상기 제1 외부전극부는,
    상기 제1 하부전극막과 상기 제2 하부전극막을 전기적으로 연결하고,
    상기 제2 외부전극부는,
    상기 제1 상부전극막과 상기 제2 상부전극막을 전기적으로 연결하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  16. 제14항에 있어서,
    상기 제1 단위구조물을 형성하는 단계는,
    상기 제1 유전체막의 상부에 제1 상부전극막을 형성하는 단계 이후에,
    상기 제1 상부전극막 상에 제1 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
  17. 제14항에 있어서,
    상기 적층구조물부를 형성하는 단계 이후에,
    적층되는 상기 제1 단위구조물과 상기 제2 단위구조물 사이에 접착층을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 적층형 캐패시터 제조 방법.
KR1020140077631A 2014-06-24 2014-06-24 적층형 캐패시터 및 그 제조 방법 KR101642570B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140077631A KR101642570B1 (ko) 2014-06-24 2014-06-24 적층형 캐패시터 및 그 제조 방법
US14/667,207 US20150371779A1 (en) 2014-06-24 2015-03-24 Multi-layered capacitor and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140077631A KR101642570B1 (ko) 2014-06-24 2014-06-24 적층형 캐패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160000353A KR20160000353A (ko) 2016-01-04
KR101642570B1 true KR101642570B1 (ko) 2016-07-29

Family

ID=54870276

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140077631A KR101642570B1 (ko) 2014-06-24 2014-06-24 적층형 캐패시터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20150371779A1 (ko)
KR (1) KR101642570B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019171470A1 (ja) * 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3582437B2 (ja) 1999-12-24 2004-10-27 株式会社村田製作所 薄膜製造方法及びそれに用いる薄膜製造装置
KR100957763B1 (ko) * 2006-11-13 2010-05-12 재단법인서울대학교산학협력재단 박막형 다층 세라믹 커패시터 및 그 제조 방법
US20090141426A1 (en) * 2007-11-29 2009-06-04 Cheol-Seong Hwang Thin film multi-layered ceramic capacitor and method of fabricating the same
KR101422923B1 (ko) * 2012-09-28 2014-07-23 삼성전기주식회사 커패시터 및 이의 제조 방법

Also Published As

Publication number Publication date
US20150371779A1 (en) 2015-12-24
KR20160000353A (ko) 2016-01-04

Similar Documents

Publication Publication Date Title
JP6852253B2 (ja) 積層セラミック電子部品及びその製造方法
KR101452048B1 (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
JP2006041474A (ja) 薄膜型多層セラミックキャパシター及びその製造方法
US20090141426A1 (en) Thin film multi-layered ceramic capacitor and method of fabricating the same
JP7044534B2 (ja) 積層セラミック電子部品及びその製造方法
CN108695065B (zh) 多层电容器及其制造方法
US11335503B2 (en) Ceramic capacitor having metal or metal oxide in side margin portions, and method of manufacturing the same
US11024460B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR100957763B1 (ko) 박막형 다층 세라믹 커패시터 및 그 제조 방법
CN113035569A (zh) 多层陶瓷电容器及其制造方法
JP5023999B2 (ja) 薄膜コンデンサ及びその製造方法
US20240145171A1 (en) Capacitor component
KR20180027269A (ko) 박막 커패시터
KR101642570B1 (ko) 적층형 캐패시터 및 그 제조 방법
KR101661141B1 (ko) 접철형 커패시터
JP6626966B2 (ja) 積層型コンデンサ
KR101872613B1 (ko) 다층 박막 커패시터
US20030034546A1 (en) Multilayer microstructure macrocapacitor
KR20160000613A (ko) 박막 커패시터
KR20160016222A (ko) 산화알루미늄층을 포함하는 접철형 커패시터
KR102057915B1 (ko) 적층 커패시터
KR102107031B1 (ko) 박막 커패시터
KR20190006060A (ko) 적층형 커패시터
KR20190073737A (ko) 이중 적층형 커패시터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 4