KR20190073737A - 이중 적층형 커패시터 - Google Patents

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KR20190073737A
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electrodes
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변만수
김휘대
안영규
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삼성전기주식회사
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Abstract

본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 유전체층을 상기 유전체층에 수직한 방향으로 관통하며 서로 이격되어 상기 유전체층에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극을 포함하는 바디; 상기 바디에 배치되고, 상기 제1 및 제3 내부 전극과 연결되는 제1 외부 전극; 및 상기 바디에 배치되고, 상기 제2 및 제4 내부 전극과 연결되는 제2 외부 전극;을 포함하는 이중 적층형 커패시터를 제공한다.

Description

이중 적층형 커패시터{DOUBLE MULTILAYERED CAPACITOR}
본 발명은 이중 적층형 커패시터에 관한 것이다.
커패시터 중 적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.
이동통신기기 및 전자기기의 소형화에 따라, 이에 적용되는 부품인 커패시터도 소형화 및 박막화가 요구되고 있다.
그러나, 종래의 적층 세라믹 커패시터의 구조로는 용량 증가에 한계가 있었다.
일본 공개특허공보 제2013-135179호
본 발명의 일 목적 중 하나는, 동일 체적 내에서 구현되는 정전 용량을 현저히 향상시킬 수 있는 새로운 구조를 가지는 이중 적층형 커패시터를 제공하기 위함이다.
본 발명의 일 측면은, 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 상기 유전체층을 상기 유전체층에 수직한 방향으로 관통하며 서로 이격되어 상기 유전체층에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극을 포함하는 바디; 상기 바디에 배치되고, 상기 제1 및 제3 내부 전극과 연결되는 제1 외부 전극; 및 상기 바디에 배치되고, 상기 제2 및 제4 내부 전극과 연결되는 제2 외부 전극;을 포함하는 이중 적층형 커패시터를 제공한다.
본 발명의 일 측면에 따른 이중 적층형 커패시터는 종래 적층 세라믹 커패시터와 달리, 내부 전극의 적층 방향의 차원을 늘림으로써 동일 체적 내에서 구현되는 정전 용량을 현저히 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이중 적층형 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II`의 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 이중 적층형 커패시터의 제조에 이용되는 세라믹 그린시트를 개략적으로 도시한 것이다.
도 5는 제1 내부 전극을 인쇄한 도 4의 세라믹 그린 시트를 개략적으로 도시한 것이다.
도 6은 제2 내부 전극을 인쇄한 도 4의 세라믹 그린 시트를 개략적으로 도시한 것이다.
도 7은 도 1의 이중 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다.
도 8은 도 7에 따라 적층한 바디를 나타낸 사시도를 개략적으로 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
이중 적층형 커패시터
도 1은 본 발명의 일 실시예에 따른 이중 적층형 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 도 1의 II-II`의 단면도를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 이중 적층형 커패시터(100)에 대해 설명하도록 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 바디(110), 바디(110)에 배치되는 제1 및 제2 외부 전극(141, 142)을 포함한다.
바디(110)는 유전체층(111)과 제1 내지 제4 내부 전극(121, 122, 131, 132)을 포함한다.
바디(110)는 복수의 유전체층(111)을 두께 방향(Z)으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112, 113)을 포함할 수 있다. 커버층(112, 113)은 외부 충격에 대해 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.
본 발명의 일 실시 형태에서, 바디(110)의 형상은 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
또한, 바디(110)는, 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. 이때, 제1 면은 실장 방향을 향하는 면이 될 수 있다.
도 2 및 도 3을 참조하면, 바디(110)는 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하고, 유전체층(111)을 유전체층(111)에 수직한 방향으로 관통하며 서로 이격되어 유전체층(111)에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극(131, 132)을 포함한다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되고, Z 방향으로 번갈아 배치된다. 이에 따라, 제1 및 제2 내부 전극 사이(121, 122)에 전하가 축적되고, 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하는 정전 용량이 형성된다.
제3 및 제4 내부 전극(131, 132)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되고, Y 방향으로 번갈아 배치된다. 이에 따라, 제3 및 제4 내부 전극(131, 132) 사이에 전하가 축적되고, 제3 및 제4 내부 전극(131, 132)의 서로 중첩되는 영역의 면적과 비례하는 정전 용량이 형성된다.
따라서, 본 발명의 일 실시예에 따른 이중 적층형 커패시터는 X 방향뿐만 아니라, Y 방향으로도 정전 용량이 형성되게 된다.
즉, 종래의 적층형 세라믹 커패시터는 적층 방향(X 방향)으로만 정전 용량이 형성되었으나, 본원 발명은 유전체층(111)에 수직한 방향으로 관통하며 서로 이격되어 유전체층(111)에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극(131, 132)을 포함함으로써 Y 방향으로도 정전 용량이 형성되는 것이다.
이에 따라, 본 발명의 일 실시예에 따른 이중 적층형 커패시터(100)는 동일 체적 내에서 구현되는 정전 용량을 현저히 향상시킬 수 있다.
도 3을 참조하면, 제3 내부 전극(131)은 제1 내부 전극(121)과 연결되고, 제4 내부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다.
또한, 제1 및 제3 내부 전극(121, 131)의 일단이 바디의 제3 면(3)을 통해 노출되고, 제2 및 제4 내부 전극(122, 132)의 일단이 바디의 제4 면(4)을 통해 노출될 수 있다. 이에 따라, 제1 및 제3 내부 전극(121, 131)은 바디(110)의 외측에 배치되는 제1 외부 전극(141)과 연결되고, 제2 및 제4 내부 전극(122, 132)은 바디(110)의 외측에 배치되는 제2 외부 전극(142)과 연결될 수 있다.
제1 내부 전극(121)은 제4 내부 전극(132)과 이격되어 전기적으로 절연되도록 제1 스페이스부(121a)가 형성되어 있고, 제2 내부 전극(122)은 제3 내부 전극(131)과 이격되어 전기적으로 절연되도록 제2 스페이스부(122a)가 형성되어 있을 수 있다.
또한, 제3 내부 전극(131)은 제2 스페이스부(122a) 및 제1 내부 전극을 관통하고, 제4 내부 전극(132)은 제1 스페이스부(121a) 및 제2 내부 전극(122)을 관통할 수 있다.
도 3 및 도 5를 참조하면, 제1 및 제2 스페이스부(121a, 122a)의 폭 방향 길이(w)는 제3 및 제4 내부 전극(131, 132)의 두께(t)의 1.5배 이상일 수 있다. 제1 및 제2 스페이스부(121a, 122a)의 폭 방향 길이(w)가 제3 및 제4 내부 전극(131, 132)의 두께(t)의 1.5배 미만인 경우에는 제조 공정의 오차에 따라 제1 및 제3 내부 전극(121, 131)이 제2 및 제4 내부 전극(122, 132)과 전기적으로 연결될 우려가 있기 때문이다.
제3 및 제4 내부 전극(131, 132)은 판형상을 가질 수 있다. 즉, 바디의 폭 방향 단면 관찰시, 직사각형 형태를 가질 수 있다. 판형상을 가짐으로써 제3 및 제4 내부 전극(131, 132)의 서로 중첩되는 영역의 면적을 증가시켜 정전 용량을 향상시킬 수 있다.
제1 내지 제4 내부 전극(121, 122, 131, 132)의 두께는 용도에 따라 결정될 수 있다.
예를 들어, 제1 내지 제4 내부 전극(121, 122, 131, 132)의 두께는 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다.
다만, 제3 및 제4 내부 전극(131, 132)의 두께(t)가 두꺼워지면 제1 및 제2 스페이스부(121a, 122a)가 커져야 하므로, 제1 및 제2 내부 전극(121, 122)이 중첩되는 영역의 면적이 줄어듬에 따라 정전 용량이 줄어들 수 있다. 따라서, 제3 및 제4 내부 전극(131, 132)의 두께(t)를 제1 및 제2 내부 전극(121, 122)의 두께보다 얇게 설정할 수 있다. 예를 들어, 제1 및 제2 내부 전극(121, 122)의 두께를 0.8㎛, 제3 및 제4 내부 전극(131, 132)의 두께(t)를 0.4㎛로 할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 내지 제4 내부 전극(121, 122, 131, 132)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.
제1 및 제2 외부 전극(141, 142)은 바디(110)에 배치되며, 제1 외부 전극(141)은 제1 및 제3 내부 전극(121, 131)과 연결되고, 제2 외부 전극(142)은 제2 및 제4 내부 전극(122, 132)과 연결된다.
이때, 제1 및 제2 외부 전극(141, 142)은 각각 제3 및 제4 면(3, 4)에 배치되어, 제1 외부 전극(141)은 제3 면(3)으로 노출된 제1 및 제3 내부 전극(121, 131)의 일단과 연결되고, 제2 외부 전극(142)은 제4 면(4)으로 노출된 제2 및 제4 내부 전극(122, 132)의 일단과 접촉되어 연결될 수 있다.
또한, 제1 및 제2 외부 전극(141, 142)은 바디(110)에 배치되는 전극층, 전극층 상에 형성된 제1 도금층 및 제1 도금층 상에 형성된 제2 도금층을 포함할 수 있다.
예를 들어, 전극층은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.
제1 도금층은 예를 들어 Ni 도금층일 수 있고 제2 도금층은 Sn 도금층일 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 발명의 일 실시예에 따른 이중 적층형 커패시터를 제조하는 방법은 특별히 제한할 필요는 없으나, 바람직한 제조 방법을 도 4 내지 도 8을 참조하여 설명한다.
도 4는 도 1의 이중 적층형 커패시터의 제조에 이용되는 세라믹 그린시트를 개략적으로 도시한 것이다. 도 5는 제1 내부 전극을 인쇄한 도 4의 세라믹 그린 시트를 개략적으로 도시한 것이다. 도 6은 제2 내부 전극을 인쇄한 도 4의 세라믹 그린 시트를 개략적으로 도시한 것이다. 도 7은 도 1의 이중 적층형 커패시터를 제조하기 위한 적층 과정을 나타낸 도면이다. 도 8은 도 7에 따라 적층한 바디를 나타낸 사시도를 개략적으로 도시한 것이다.
도 4를 참조하면, 유전체층(111)에 수직한 방향으로 관통하며 서로 이격되어 유전체층(111)에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극(131, 132)이 형성되어 있는 세라믹 그린 시트를 준비한다.
이어서, 도 4의 세라믹 그린 시트에 도 5 및 도 6와 같이 홈 형태(121b, 122b)의 스페이스부(122a, 122a)가 형성된 제1 및 제2 내부 전극(121, 122)을 도전성 페이스트를 이용하여 인쇄한다.
이어서, 도 7을 참조하면, 도 5 및 도 6의 세라믹 그린시트를 번갈아 적층한 후 소성하여 도 8의 바디를 완성한다. 도 8을 참조하면, 바디의 제3 면에는 제1 및 제3 내부 전극(121, 131)의 일단이 노출되어 있는 것을 확인할 수 있다.
이때, 바디의 상하부에는 도 4의 세라믹 그린 시트를 적층할 수 있으며, 내부 전극이 포함되지 않은 세라믹 그린시트를 적층하여 커버층(112, 113)을 형성할 수 있다.
이어서, 외부 전극(141, 142)을 형성함으로써 본 발명의 일 실시예에 따른 이중 적층형 커패시터(100)를 완성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
111: 유전체층
112, 113: 커버층
121, 122: 제1 및 제2 내부 전극
121a, 122a: 제1 및 제2 스페이스부
131, 132: 제3 및 제4 내부 전극
141, 142: 제1 및 제2 외부 전극

Claims (7)

  1. 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고,
    상기 유전체층을 상기 유전체층에 수직한 방향으로 관통하며 서로 이격되어 상기 유전체층에 평행한 방향으로 번갈아 배치되는 복수의 제3 및 제4 내부 전극을 포함하는 바디;
    상기 바디에 배치되고, 상기 제1 및 제3 내부 전극과 연결되는 제1 외부 전극; 및
    상기 바디에 배치되고, 상기 제2 및 제4 내부 전극과 연결되는 제2 외부 전극;을 포함하는
    이중 적층형 커패시터.
  2. 제1항에 있어서,
    상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 및 제3 내부 전극의 일단이 상기 제3 면을 통해 노출되고,
    상기 제2 및 제4 내부 전극의 일단이 상기 제4 면을 통해 노출되는
    이중 적층형 커패시터.
  3. 제2항에 있어서,
    상기 제1 및 제2 외부 전극은 각각 상기 제3 및 제4 면에 배치되는
    이중 적층형 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극은 상기 제4 내부 전극과 이격되도록 제1 스페이스부가 형성되어 있고,
    상기 제2 내부 전극은 상기 제3 내부 전극과 이격되도록 제2 스페이스부가 형성되어 있는
    이중 적층형 커패시터.
  5. 제4항에 있어서,
    상기 제3 내부 전극은 상기 제2 스페이스부 및 상기 제1 내부 전극을 관통하고,
    상기 제4 내부 전극은 상기 제1 스페이스부 및 상기 제2 내부 전극을 관통하는
    이중 적층형 커패시터.
  6. 제4항에 있어서,
    상기 제3 및 제4 내부 전극의 두께는 상기 제1 및 제2 스페이스부의 폭 방향 길이의 1/2 이하인
    이중 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제3 및 제4 내부 전극은 판형상을 가지는 전극인
    이중 적층형 커패시터.
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