KR102653215B1 - 적층 세라믹 전자부품 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 세라믹 바디는 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치되고 보호층 더미전극을 포함하는 보호층을 더 포함하고, 보호층 더미전극은 제1 및 제2 내부전극 각각의 두께의 1배 초과 1.2배 이하의 두께를 가질 수 있다.
Description
본 발명은 적층 세라믹 전자부품에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
최근 적층 세라믹 전자부품이 전장부품에 많이 사용됨에 따라, 적층 세라믹 전자부품의 휨강도 및 인장강도는 더욱 중요해지고 있다.
본 발명은 휨강도 및/또는 인장강도가 개선된 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 세라믹 바디는 상기 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치되고 보호층 더미전극을 포함하는 보호층을 더 포함하고, 상기 보호층 더미전극은 상기 제1 및 제2 내부전극 각각의 두께의 1배 초과 1.2배 이하의 두께를 가진다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및 각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고, 상기 세라믹 바디는 상기 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치된 복수의 보호층 더미전극을 포함하는 보호층을 더 포함하고, 상기 복수의 보호층 더미전극의 두께방향 단위 길이 당 적층수는 상기 제1 및 제2 내부전극의 두께방향 단위 길이 당 적층수보다 크고, 상기 복수의 보호층 더미전극 각각은 상기 제1 및 제2 내부전극 각각의 두께의 0배 초과 0.6배 이하의 두께를 가진다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 실질적인 부피 증가 없이도 더욱 개선된 휨강도 및/또는 인장강도를 가질 수 있으며, 디라미네이션(delamination) 발생을 억제할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 두꺼운 보호층 더미전극을 나타낸 측면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 얇은 보호층 더미전극을 나타낸 측면도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 예시한 사시도이다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 두꺼운 보호층 더미전극을 나타낸 측면도이다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 얇은 보호층 더미전극을 나타낸 측면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품과 그 실장을 나타낸 사시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품(100)은 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함할 수 있으며, 기판(210) 상의 제1 및 제2 전극패드(221, 222) 상에 실장(200)될 수 있다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 제1 및 제2 솔더(230)를 통해 제1 및 제2 전극패드(221, 222)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 솔더(230)는 리플로우(reflow) 과정에 따라 제1 및 제2 외부전극(131, 132)에 더욱 긴밀히 결합될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 내부전극의 형태를 나타낸 사시도이다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함하고, 제1 및 제2 내부전극(121, 122)의 사이에 배치된 유전체층을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층(111)의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 두꺼운 더미전극을 나타낸 측면도이다.
도 3을 참조하면, 제1 및 제2 내부전극(121, 122)의 길이는 Li이고, 세라믹 바디(110)의 길이는 Li+Lm이고, 제1 및 제2 내부전극(121, 122)의 오버랩 영역의 길이는 Lo이다.
세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)의 상부와 하부 중 적어도 하나에 배치된 보호층을 더 포함한다. 이에 따라, 세라믹 바디(110)는 외부충격(휨, 인장 등)에 대한 내구성을 향상시킬 수 있다.
상기 보호층은 상부와 하부 중 하나에만 배치될 경우 (Lb+Lc)의 두께를 가지고, 상부와 하부 모두에 배치될 경우 2*(Lb+Lc)의 두께를 가진다. 세라믹 바디(110)의 두께는 2*(Lb+Lc)+La이다.
상기 보호층은 제1 및 제2 내부전극(121, 122)의 상부에 배치된 상부 보호층 더미전극(125)과, 제1 및 제2 내부전극(121, 122)의 하부에 배치된 하부 보호층 더미전극(126) 중 적어도 하나를 포함한다.
상부 및 하부 보호층 더미전극(125, 126)은 제1 및 제2 내부전극(121, 122)과 동일한 재료를 포함하고 제1 및 제2 내부전극(121, 122)과 유사한 형태를 가지고 동일한 공정으로 적층될 수 있으나, 이에 한정되지 않는다.
일반적인 세라믹은 취성재료이므로 강한 인장응력이 가해질 경우 크랙(crack)을 유발하거나 파괴될 수 있다.
상부 및 하부 보호층 더미전극(125, 126)에 포함된 도전성 재료는 일반적인 세라믹보다 더욱 강한 강도를 가지므로, 상부 및/또는 하부 보호층 더미전극(125, 126)이 포함된 보호층은 외부충격(휨, 인장 등)에 대한 내구성을 더욱 향상시킬 수 있다.
상부 및 하부 보호층 더미전극(125, 126)은 제1 및 제2 내부전극(121, 122)과 달리 적층 세라믹 전자부품의 캐패시턴스에 별다른 기여를 하지 않고 세라믹 바디(110)의 내구성을 강화하거나 디라미네이션(delamination)을 억제하는데 중점을 두어 설계될 수 있다.
따라서, 상부 및 하부 보호층 더미전극(125, 126)의 두께는 제1 및 제2 내부전극(121, 122)에 비해 보다 자유롭게 설계될 수 있다.
상부 및/또는 하부 보호층 더미전극(125, 126)은 두꺼운 두께를 가질수록 외부충격(휨, 인장 등)에 대해 더욱 강한 강도를 가질 수 있다.
그러나, 상부 및/또는 하부 보호층 더미전극(125, 126)의 두께가 너무 두꺼울 경우, 상부 및/또는 하부 보호층 더미전극(125, 126)과 유전체층(111), 제1 및 제2 내부전극(121, 122) 사이의 단차는 더욱 커질 수 있다. 상기 단차가 한계치를 넘을 경우, 세라믹 바디(110) 내에서의 디라미네이션이 유발될 수 있다.
하기의 표 1은 T11 대비 T21 및 T22의 비율(두께비)에 따른 휨강도 측정결과 및 디라미네이션 측정결과를 나타낸다. 여기서, 제1 및 제2 내부전극(121, 122)의 총 적층수는 94개이며, 세라믹 바디(110)의 두께는 모든 케이스에서 동일하다.
| 두께비 | 더미전극 적층수(상/하) |
6mm 휨 응력에 따른 크랙 발생 빈도 | 디라미네이션 | ||
| 폭방향 | 두께방향 | 합계 | |||
| 0.8 | 54/54 | 3/30 | 1/30 | 4/60 | OK |
| 1.0 | 53/53 | 3/30 | 2/30 | 5/60 | OK |
| 1.2 | 52/52 | 2/30 | 0/30 | 2/60 | OK |
| 1.4 | 48/48 | 1/30 | 0/30 | 1/60 | NG |
표 1을 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 내부전극(121, 122) 각각의 두께(T11)의 1배 초과 1.2배 이하의 두께(T21, T22)를 가지는 상부 및/또는 하부 보호층 더미전극(125, 126)을 포함함으로써, 외부충격(휨, 인장 등)에 대해 강한 강도를 가지면서 세라믹 바디(110) 내에서의 디라미네이션을 억제할 수 있다.
세라믹 바디(110)의 실질적 사이즈 증가가 없도록, 상부 및/또는 하부 보호층 더미전극(125, 126)의 적층수는 두께가 두꺼울수록 작아질 수 있다.
즉, 상부 및/또는 하부 보호층 더미전극(125, 126)의 두께방향 단위 길이 당 적층수는 제1 및 제2 내부전극(121, 122)의 두께방향 단위 길이 당 적층수보다 작을 수 있다.
한편, 도 3을 참조하면, 세라믹 바디(110)는 각각 제1 및 제2 내부전극(121, 122)으로부터 길이방향으로 이격되어 배치된 제1 및 제2 더미전극(123, 124)을 더 포함할 수 있다. 제1 및 제2 내부전극(121, 122)과 제1 및 제2 더미전극(123, 124) 간의 길이방향 이격거리는 Lg이고, 제1 및 제2 더미전극(123, 124)의 길이는 Ld이며, 제1 및 제2 외부전극(131, 132)의 길이방향 연장길이(Le)보다 길 수 있다.
상부 및/또는 하부 보호층 더미전극(125, 126)의 적어도 일부분은 두께방향으로 볼 때 제1 및 제2 더미전극(123, 124)을 오버랩할 수 있다.
이에 따라, 제1 및 제2 내부전극(121, 122)의 단차에 따른 디라미네이션은 억제될 수 있다.
상부 보호층 더미전극(125)은 제2 외부전극(132)에 연결되고 제1 내부전극(121)과 제1 더미전극(123)의 사이공간을 오버랩할 수 있다.
하부 보호층 더미전극(126)은 제1 외부전극(131)에 연결되고 제2 내부전극(122)과 제2 더미전극(124)의 사이공간을 오버랩할 수 있다.
이에 따라, 세라믹 바디(110)에서 길이방향 기준으로 도전성 재료의 분포는 더욱 균형적일 수 있으므로, 세라믹 바디(110)는 외부충격(휨, 인장 등)에 대해 더욱 안정적인 강도를 가질 수 있다.
상부 및/또는 하부 보호층 더미전극(125, 126)은 제1 및 제2 더미전극(123, 124) 각각의 두께(T12)의 1배 초과 1.2배 이하의 두께(T21, T22)를 가질 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 외부충격(휨, 인장 등)에 대해 강한 강도를 가지면서 세라믹 바디(110) 내에서의 디라미네이션을 억제할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 얇은 더미전극을 나타낸 측면도이다.
도 4를 참조하면, 상부 및/또는 하부 보호층 더미전극(125, 126)은 제1 및 제2 내부전극(121, 122)의 두께(T11)보다 작은 두께(T23, T24)를 가질 수 있다.
따라서, 상부 및/또는 하부 보호층 더미전극(125, 126)의 두께방향 단위 길이 당 적층수는 제1 및 제2 내부전극(121, 122)의 두께방향 단위 길이 당 적층수보다 많아질 수 있다.
이에 따라, 상부 및/또는 하부 보호층 더미전극(125, 126)은 외부충격(휨, 인장 등)에 대해 더욱 강한 강도를 가질 수 있다.
하기의 표 2는 T11 대비 T23 및 T24의 비율(두께비)에 따른 휨강도 측정결과 및 디라미네이션 측정결과를 나타낸다. 여기서, 제1 및 제2 내부전극(121, 122)의 총 적층수는 94개이며, 세라믹 바디(110)의 두께는 모든 케이스에서 동일하다.
| 두께비 | 더미전극 적층수(상/하) |
6mm 휨 응력에 따른 크랙 발생 빈도 | 디라미네이션 | ||
| 폭방향 | 두께방향 | 합계 | |||
| 0.4 | 60/60 | 0/30 | 0/30 | 0/60 | OK |
| 0.6 | 57/57 | 0/30 | 0/30 | 0/60 | OK |
| 0.8 | 54/54 | 3/30 | 1/30 | 4/60 | OK |
| 1.0 | 53/53 | 3/30 | 2/30 | 5/60 | OK |
표 2를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 제1 및 제2 내부전극(121, 122) 각각의 두께(T11)의 0배 초과 0.6배 이하의 두께(T23, T24)를 가지는 상부 및/또는 하부 보호층 더미전극(125, 126)을 포함함으로써, 외부충격(휨, 인장 등)에 대해 강한 강도를 가지면서 세라믹 바디(110) 내에서의 디라미네이션을 억제할 수 있다.
복수의 상부 또는 하부 보호층 더미전극(125, 126)의 최상위 층부터 최하위층까지의 부피비율(예: (Lb-T23*(더미전극 적층수))/Lb)은 제1 및 제2 내부전극(121, 122) 중 최상위층부터 최하위층까지의 제1 및 제2 내부전극의 부피비율(예: (La-T11*(내부전극 적층수))/La)보다 클 수 있다.
이에 따라, 보호층의 도전성 재료 비율은 제1 및 제2 내부전극(121, 122)이 배치된 영역의 도전성 재료 비율보다 높으므로, 상대적으로 강한 강도를 가질 수 있다.
예를 들어, 상부 및/또는 하부 보호층 더미전극(125, 126)은 제1 및 제2 내부전극(121, 122) 각각의 두께(T11)의 0.4배 이상 0.6배 이하의 두께(T23, T24)를 가질 경우에 상부 및/또는 하부 보호층 더미전극(125, 126)의 과도한 적층수 증가 없이도 강한 강도를 가질 수 있다.
여기서, 상부 및/또는 하부 보호층 더미전극(125, 126)은 제1 및 제2 더미전극(123, 124) 각각의 두께(T12)의 0.4배 이상 0.6배 이하의 두께(T23, T24)를 가질 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
123, 124 : 제 1 및 제 2 더미전극
125: 상부 보호층 더미전극
126: 하부 보호층 더미전극
131, 132 : 제 1 및 제 2 외부전극
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
123, 124 : 제 1 및 제 2 더미전극
125: 상부 보호층 더미전극
126: 하부 보호층 더미전극
131, 132 : 제 1 및 제 2 외부전극
210 : 기판
221, 222 : 제1 및 제2 전극패드
230 : 솔더
Claims (10)
- 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
상기 세라믹 바디는, 상기 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치되고 보호층 더미전극을 포함하는 보호층을 더 포함하고,
상기 보호층 더미전극은 상기 제1 및 제2 내부전극의 상부에 배치된 상부 보호층 더미전극과, 상기 제1 및 제2 내부전극의 하부에 배치된 하부 보호층 더미전극을 포함하고,
상기 상부 보호층 더미전극의 일부는 상기 제1 외부전극에 연결되고, 상기 상부 보호층 더미전극의 다른 일부는 상기 제2 외부전극에 연결되고, 상기 상부 보호층 더미전극의 일부와 다른 일부는 서로 이격되고,
상기 하부 보호층 더미전극의 일부는 상기 제1 외부전극에 연결되고, 상기 하부 보호층 더미전극의 다른 일부는 상기 제2 외부전극에 연결되고, 상기 하부 보호층 더미전극의 일부와 다른 일부는 서로 이격되고,
상기 상부 보호층 더미전극의 일부와 다른 일부의 사이 공간과, 상기 하부 보호층 더미전극의 일부와 다른 일부의 사이 공간은 서로 두께방향으로 오버랩되지 않고,
상기 보호층 더미전극은 상기 제1 및 제2 내부전극 각각의 두께의 1배 초과 1.2배 이하의 두께를 가지는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 보호층 더미전극의 적층수는 복수이고,
상기 보호층 더미전극의 두께방향 단위 길이 당 적층수는 상기 제1 및 제2 내부전극의 두께방향 단위 길이 당 적층수보다 작은 적층 세라믹 전자부품.
- 제2항에 있어서,
상기 세라믹 바디는 각각 상기 제1 및 제2 내부전극으로부터 길이방향으로 이격되어 배치된 제1 및 제2 더미전극을 더 포함하고,
상기 보호층 더미전극의 적어도 일부분은 두께방향으로 볼 때 상기 제1 및 제2 더미전극을 오버랩하는 적층 세라믹 전자부품.
- 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
상기 세라믹 바디는, 상기 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치되고 보호층 더미전극을 포함하는 보호층을 더 포함하고,
상기 보호층 더미전극의 적층수는 복수이고,
상기 보호층 더미전극의 두께방향 단위 길이 당 적층수는 상기 제1 및 제2 내부전극의 두께방향 단위 길이 당 적층수보다 작고,
상기 세라믹 바디는 각각 상기 제1 및 제2 내부전극으로부터 길이방향으로 이격되어 배치된 제1 및 제2 더미전극을 더 포함하고,
상기 보호층 더미전극의 적어도 일부분은 두께방향으로 볼 때 상기 제1 및 제2 더미전극을 오버랩하고,
상기 보호층 더미전극은 상기 제1 및 제2 내부전극의 상부에 배치된 상부 보호층 더미전극과, 상기 제1 및 제2 내부전극의 하부에 배치된 하부 보호층 더미전극을 포함하고,
상기 상부 및 하부 보호층 더미전극 중 하나는 상기 제2 외부전극에 연결되고 상기 제1 내부전극과 상기 제1 더미전극의 사이공간을 오버랩하고,
상기 상부 및 하부 보호층 더미전극 중 다른 하나는 상기 제1 외부전극에 연결되고 상기 제2 내부전극과 상기 제2 더미전극의 사이공간을 오버랩하고,
상기 보호층 더미전극은 상기 제1 및 제2 내부전극 각각의 두께의 1배 초과 1.2배 이하의 두께를 가지는 적층 세라믹 전자부품.
- 제4항에 있어서,
상기 보호층 더미전극은 상기 제1 및 제2 더미전극 각각의 두께의 1배 초과 1.2배 이하의 두께를 가지는 적층 세라믹 전자부품.
- 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 및
각각 상기 제1 및 제2 내부전극 중 대응되는 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 을 포함하고,
상기 세라믹 바디는 상기 제1 및 제2 내부전극의 상부와 하부 중 적어도 하나에 배치된 복수의 보호층 더미전극을 포함하는 보호층을 더 포함하고,
상기 복수의 보호층 더미전극의 두께방향 단위 길이 당 적층수는 상기 제1 및 제2 내부전극의 두께방향 단위 길이 당 적층수보다 크고,
상기 복수의 보호층 더미전극 각각은 상기 제1 및 제2 내부전극 각각의 두께의 0배 초과 0.6배 이하의 두께를 가지는 적층 세라믹 전자부품.
- 제6항에 있어서,
상기 세라믹 바디는 각각 상기 제1 및 제2 외부전극으로부터 길이방향으로 이격되어 배치된 제1 및 제2 더미전극을 더 포함하고,
상기 복수의 보호층 더미전극의 적어도 일부분은 두께방향으로 볼 때 상기 제1 및 제2 더미전극을 오버랩하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 복수의 보호층 더미전극은 상기 제1 및 제2 내부전극의 상부에 배치된 복수의 상부 보호층 더미전극과, 상기 제1 및 제2 내부전극의 하부에 배치된 복수의 하부 보호층 더미전극을 포함하고,
상기 복수의 상부 및 하부 보호층 더미전극 중 하나는 상기 제2 외부전극에 연결되고 상기 제1 내부전극과 상기 제1 더미전극의 사이공간을 오버랩하고,
상기 복수의 상부 및 하부 보호층 더미전극 중 다른 하나는 상기 제1 외부전극에 연결되고 상기 제2 내부전극과 상기 제2 더미전극의 사이공간을 오버랩하는 적층 세라믹 전자부품.
- 제8항에 있어서,
상기 복수의 상부 또는 하부 보호층 더미전극의 최상위 층부터 최하위층까지의 부피비율은 상기 제1 및 제2 내부전극 중 최상위층부터 최하위층까지의 상기 제1 및 제2 내부전극의 부피비율보다 큰 적층 세라믹 전자부품.
- 제9항에 있어서,
상기 복수의 보호층 더미전극 각각은 상기 제1 및 제2 내부전극 각각의 두께의 0.4배 이상 0.6배 이하의 두께를 가지고, 상기 제1 및 제2 더미전극 각각의 두께의 0.4배 이상 0.6배 이하의 두께를 가지는 적층 세라믹 전자부품.
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