KR102584974B1 - 적층 세라믹 전자부품 및 그에 포함된 인터포저 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 및 세라믹 바디의 하측에 배치된 절연 바디와, 각각 일부분이 제1 및 제2 외부전극과 절연 바디의 사이에 배치되고 다른 일부분이 절연 바디의 하측에 배치된 제1 및 제2 단자전극을 포함하는 인터포저; 를 포함하고, 제1 및 제2 단자전극 각각의 절연 바디보다 상측의 두께가 B1이고 절연 바디보다 하층의 두께가 B2이고 인터포저의 두께가 C일 때, [(B1+B2)/2]는 10μm 이상 C/2 미만이고, C는 (B1+B2) 초과 80μm 이하일 수 있다.
Description
본 발명은 적층 세라믹 전자부품 및 그에 포함된 인터포저에 관한 것이다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 IT부품으로서 널리 사용되고 있으며, 고신뢰성, 고강도 특성을 가져서 전장부품으로서도 널리 사용되고 있다.
적층 세라믹 전자부품은 내부의 압전현상에 의해 어쿠스틱 노이즈(acoustic noise)를 발생시킬 수 있다. 이러한 어쿠스틱 노이즈는 기판으로 전파되어 사람이 인지할 수 있는 소음을 유발할 수 있으며, 근처 센서의 오작동을 유발할 수도 있다.
또한, 최근 적층 세라믹 전자부품은 웨어러블(wearable) 전자기기나 초소형 전자기기에도 사용됨에 따라 박막화를 고려한 구조도 요구되고 있다.
본 발명은 어쿠스틱 노이즈를 저감하는 적층 세라믹 전자부품 및 그에 포함된 인터포저를 제공한다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디; 각각 상기 제1 및 제2 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 및 상기 세라믹 바디의 하측에 배치된 절연 바디와, 각각 일부분이 상기 제1 및 제2 외부전극과 상기 절연 바디의 사이에 배치되고 다른 일부분이 상기 절연 바디의 하측에 배치된 제1 및 제2 단자전극을 포함하는 인터포저; 를 포함하고, 상기 제1 및 제2 단자전극 각각의 상기 절연 바디보다 상측의 두께가 B1이고 상기 절연 바디보다 하층의 두께가 B2이고 상기 인터포저의 두께가 C일 때, [(B1+B2)/2]는 10μm 이상 C/2 미만이고, C는 (B1+B2) 초과 80μm 이하일 수 있다.
본 발명의 일 실시 예에 따른 인터포저는, 절연 바디; 상기 절연 바디의 상측에 배치된 제1 및 제2 상부전극; 및 상기 절연 바디의 하측에 배치된 제1 및 제2 하부전극; 을 포함하고, 상기 절연 바디의 두께가 A이고, 상기 절연 바디의 두께가 A이고, 상기 제1 및 제2 상부전극 각각의 두께가 B1이고 상기 제1 및 제2 하부전극 각각의 두께가 B2일 때, B는 [(B1+B2)/2]이고 10μm 이상 20μm 이하이고, A는 15μm 이상 60μm 이하일 수 있다.
본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 및 그에 포함된 인터포저는, 어쿠스틱 노이즈를 저감할 수 있으며, 설계에 따라 쉽게 소형화 및/또는 박형화될 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 사시도이다.
도 1b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 단자전극의 변형 구조를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 세라믹 바디의 내부를 나타내는 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 측면도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 치수를 나타내는 측면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 인터포저의 다양한 형태를 예시한 평면도이다.
도 1b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 단자전극의 변형 구조를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 세라믹 바디의 내부를 나타내는 사시도이다.
도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 측면도이다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 치수를 나타내는 측면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 인터포저의 다양한 형태를 예시한 평면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 실시형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 캐패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 사시도이고, 도 1b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 단자전극의 변형 구조를 나타내는 사시도이고, 도 2는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 세라믹 바디의 내부를 나타내는 사시도이고, 도 3a는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품을 나타내는 측면도이다.
도 1a 및 도 3a를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 적층 세라믹 캐패시터를 포함하고, 적층 세라믹 캐패시터는 세라믹 바디(110), 제1 및 제2 외부전극(131, 132)를 포함한다.
세라믹 바디(110)는 길이 방향(L)의 양 측면, 폭 방향(W)의 양 측면 및 두께 방향(T)의 양 측면을 갖는 육면체로 형성될 수 있다. 이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수(1개 이상)가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
세라믹 바디(110)에 배치된 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
예를 들어, 세라믹 바디(110)는 육면체에서 8개 코너가 둥근 형태를 가질 수 있다. 이에 따라, 세라믹 바디(110)의 내구성, 신뢰성은 향상될 수 있으며, 상기 코너에서의 제1 및 제2 외부전극(131, 132)의 구조적 신뢰성을 향상시킬 수 있다.
유전체층(111)은 그 두께를 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 세라믹 분말에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다. 이에 따라, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 내부전극에 연결되도록 세라믹 바디(110)의 제1 및 제2 외측(예: 길이방향 일측 및 타측)에 배치될 수 있으며, 제1 및 제2 내부전극과 기판 사이를 전기적으로 연결시키도록 구성될 수 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들의 합금으로 구현될 수도 있다.
예를 들어, 제1 및 제2 외부전극(131, 132)은, Cu 또는 Ni을 포함하는 제1 및 제2 전극층과, 제1 및 제2 전극층 상에 배치되고 Ni 또는 Sn을 포함하는 제1 및 제2 도금층을 포함할 수 있다.
제1 및 제2 전극층은 금속 성분이 포함된 페이스트에 딥핑(dipping)하는 방법이나 세라믹 바디(110)의 두께 방향(T)의 적어도 일면 상에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하는 방법으로 형성될 수 있으며, 시트(Sheet) 전사, 패드(Pad) 전사 방식에 의해 형성될 수도 있다.
제1 및 제2 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
도 2를 참조하면, 세라믹 바디(110)는 제1 및 제2 내부전극(121, 122)을 포함한다.
제1 및 제2 내부전극(121, 122)은 서로 다른 극성을 갖도록 유전체층을 사이에 두고 제1 및 제2 외측(예: 길이방향 일측 및 타측)으로 교대로 노출되도록 적층된다.
상기 제1 내부전극(121)과 제2 내부전극(122)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층의 적층 방향을 따라 세라믹 바디(110)의 길이 방향(L)의 일 측면과 타 측면으로 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부전극(121, 122)은 세라믹 바디(110)의 길이 방향 양 측면으로 번갈아 노출되는 부분을 통해 세라믹 바디(110)의 길이 방향(L)의 양 측면에 형성된 제1 및 제2 외부전극(131, 132)과 각각 전기적으로 연결될 수 있다.
예를 들어, 제1 및 제2 내부전극(121, 122)은 입자 평균 크기가 0.1 내지 0.2 ㎛이고 40 내지 50 중량%의 도전성 금속 분말을 포함하는 내부전극용 도전성 페이스트에 의해 형성될 수 있으나, 이에 한정되지 않는다.
상기 세라믹 시트 상에 상기 내부전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 200 내지 300층 적층하고, 압착, 소성하여 세라믹 바디(110)를 제작할 수 있다.
따라서, 제1 및 제2 외부 전극에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 전자부품(100)의 정전 용량은 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.
즉, 제1 및 제2 내부전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 캐패시터라도 정전 용량은 극대화될 수 있다.
이러한 제1 및 제2 내부전극(121, 122)의 폭은 용도에 따라 결정될 수 있는데, 예를 들어 0.4㎛ 이하일 수 있다. 또한, 제1 및 제2 내부전극(121, 122)의 층수는 400층 이상일 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 IT부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
유전체층의 두께는 제1 및 제2 내부전극(121, 122) 사이의 간격에 대응되므로, 적층 세라믹 전자부품(100)의 정전 용량은 유전체층의 두께가 짧을수록 클 수 있다.
제1 및 제2 내부전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
세라믹 바디(110)의 내전압 특성은 제1 및 제2 내부전극(121, 122)의 간격이 길수록 향상될 수 있다.
만약 적층 세라믹 전자부품(100)이 전장부품과 같이 높은 내전압 특성이 요구될 경우, 적층 세라믹 전자부품(100)은 유전체층의 평균두께가 제1 및 제2 내부전극(121, 122)의 평균두께의 2배를 초과하도록 설계될 수 있다. 이에 따라, 적층 세라믹 전자부품(100)은 높은 내전압 특성을 가져서 전장부품으로 사용될 수 있다.
또한, 세라믹 바디(110)의 내구성(예: 휨강도)은 세라믹 바디(110)의 폭이 두께의 0.5배를 초과할 경우에 높은 신뢰도를 가질 수 있다.
한편, 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 인터포저(200a, 200b)를 포함하고, 기판(300), 기판(300)과 인터포저(200a, 200b) 사이에 배치된 제1 및 제2 전극패드(321, 322)를 더 포함할 수 있다. 기판(300)은 베이스 부재(310)를 포함할 수 있다.
인터포저(200a, 200b)는 절연 바디(210), 제1 및 제2 단자전극(221, 222)을 포함하며, 세라믹 바디(110)에서 발생할 수 있는 어쿠스틱 노이즈(acoustic noise)가 인터포저(200a, 200b) 하측의 기판(300)으로 전달되는 것을 억제하면서 어쿠스틱 노이즈를 감쇄시킬 수 있다. 이에 따라, 어쿠스틱 노이즈는 저감될 수 있다.
절연 바디(210)는 세라믹 바디(110)의 하측에 배치된다. 예를 들어, 절연 바디(210)는 인쇄회로기판(PCB)의 절연층과 동일한 재료로 구현될 수 있으며, 알루미나와 같은 상대적 고강성(high Young's modulus)으로 구현됨으로써, 세라믹 바디(110)의 어쿠스틱 노이즈를 효율적으로 저감시킬 수 있다.
제1 및 제2 단자전극(221, 222)은 각각 일부분이 제1 및 제2 외부전극(131, 132)과 절연 바디(210)의 사이에 배치되고 다른 일부분이 절연 바디(210)의 하측에 배치된다.
도 1b를 참조하면, 제1 및 제2 단자전극(221, 222)은 각각 단일 단자전극으로 설계될 수 있다. 즉, 제1 및 제2 단자전극(221, 222)은 각각 절연 바디(210)의 길이방향 일측 및 타측을 커버할 수 있다.
도 1a를 참조하면, 제1 및 제2 단자전극(221, 222)은, 제1 및 제2 외부전극(131, 132)과 절연 바디(210)의 사이에 배치된 제1 및 제2 상부전극(221a, 222a)과, 절연 바디(210)의 하부에 배치되고 각각 제1 및 제2 상부전극(221a, 222a)에 전기적으로 연결된 제1 및 제2 하부전극(221b, 222b)을 각각 포함할 수 있다.
여기서, 절연 바디(210)의 길이방향 일측 및 타측은 제1 및 제2 단자전극(221, 222)에 의해 커버되지 않을 수 있으나, 이에 한정되지 않는다. 즉, 제1 및 제2 상부전극(221a, 222a)과 제1 및 제2 하부전극(221b, 222b)은 절연 바디(210)의 길이방향 일측 및 타측을 통해 서로 연결될 수 있다.
한편, 도 3a를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은 적어도 일부분이 제1 상부전극(221a)과 제1 외부전극(131)의 사이에 배치된 제1 솔더(141)와, 적어도 일부분이 제2 상부전극(222a)과 제2 외부전극(132)의 사이에 배치된 제2 솔더(142)를 더 포함할 수 있다.
적층 세라믹 전자부품은 실장 시 절연 바디(210)의 길이방향 일측 및 타측에 배치된 실장 솔더에 의해 실장될 수 있는데, 실장 솔더는 세라믹 바디(110)에서 발생된 어쿠스틱 노이즈가 기판까지 이동하는 경로로 작용할 수 있다.
제1 및 제2 솔더(141, 142)의 적어도 일부분이 외부전극과 상부전극 사이에 배치될 경우, 세라믹 바디(110)에서 발생된 어쿠스틱 노이즈는 더욱 인터포저로 집중될 수 있다. 이에 따라, 어쿠스틱 노이즈는 더욱 저감될 수 있다.
도 3b는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 치수를 나타내는 측면도이다.
도 3b를 참조하면, 제1 및 제2 단자전극(221, 222)은 하측 두께(D1)과 길이방향 두께(D2)를 가질 수 있으며, 제1 및 제2 단자전극(221, 222)은 상측 두께(B1)과 하측 두께(B2)를 가질 수 있다. [(B1+B2)/2]는 B로 정의될 수 있다.
절연 바디(210)는 일반적 절연 재료를 포함할 수 있으며, 제1 및 제2 단자전극(221, 222)은 전술한 제1 및 제2 외부전극(131, 132)과 동일한 재료를 포함할 수 있다. 일반적 절연 재료는 제1 및 제2 단자전극(221, 222)보다 낮은 영률(modulus)을 가질 수 있다.
인터포저(200a, 200b)는 높은 유효 영률을 가질수록 세라믹 바디(110)의 어쿠스틱 노이즈를 더 크게 저감시킬 수 있다.
따라서, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 상대적으로 큰 상측 두께(B1) 및/또는 상대적으로 큰 하측 두께(B2)를 가지는 제1 및 제2 단자전극(221, 222)을 포함하고, 상대적으로 작은 두께(A)를 가지는 절연 바디(210)를 포함하거나 상대적으로 작은 두께(C)를 가지는 인터포저(200)를 포함할 수 있다.
구체적으로, 제1 및 제2 단자전극(221, 222) 각각의 절연 바디(210)보다 상측의 두께가 B1이고 절연 바디(210)보다 하층의 두께가 B2이고 인터포저(200a, 200b)의 두께가 C일 때, [(B1+B2)/2]는 10μm 이상 C/2 미만이고, C는 (B1+B2) 초과 80μm 이하이고, A는 60μm 이하일 수 있다.
이에 따라, 인터포저(200a, 200b)의 유효 영률은 높아질 수 있으며, 세라믹 바디(110)의 어쿠스틱 노이즈는 저감할 수 있다.
예를 들어, [(B1+B2)/2]가 B일 때, B는 10μm 이상 20μm 이하이고, C는 55μm 이상 80μm 이하이고, A는 15μm 이상 60μm 이하일 수 있다.
즉, 절연 바디(210)의 두께(A)가 너무 작아지거나 인터포저(200a, 200b)의 두께(C)가 너무 작아짐에 따른 인터포저(200a, 200b) 강도저하는 방지될 수 있으며, 이에 따른 어쿠스틱 노이즈가 저하될 수 있다.
또한, 적층 세라믹 전자부품의 전체 두께(E)는 제1 및 제2 단자전극(221, 222)의 상측 및 하측 두께(B1, B2)의 두꺼운 두께에도 불구하고 크지 않을 수 있으며, 적층 세라믹 전자부품의 박형화 및/또는 소형화는 쉽게 구현될 수 있다.
따라서, 제1 및 제2 단자전극(221, 222)의 두께(B1, B2)와 절연 바디(210)의 두께(A)가 하기의 표 1 내지 표 3에 기반하여 최적화됨에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 어쿠스틱 노이즈를 더욱 크게 저감시킬 수 있다. 여기서, 절연 바디(210)는 에폭시(epoxy)를 가장 많이 함유하고, 제1 및 제2 단자전극(221, 222)은 Cu를 가장 많이 함유한다.
표 1은 상부전극 두께(B1)과 하부전극 두께(B2)의 평균두께(B)가 10μm인 경우에 절연 바디 두께(A)와 인터포저 두께(C)에 따른 어쿠스틱 노이즈(AN)를 나타낸다.
| A (μm) | AN (dB) | C (μm) | 비고 |
| 40 | 37.8 | 60 | A = 100μm - (60/10)*B |
| 50 | 31.3 | 70 | A = 100μm - (50/10)*B |
| 55 | 24.9 | 75 | A = 100μm - (45/10)*B |
| 60 | 24.1 | 80 | A = 100μm - (40/10)*B |
| 70 | 32.5 | 90 | A = 100μm - (30/10)*B |
| 80 | 37.6 | 100 | A = 100μm - (20/10)*B |
표 2는 상부전극 두께(B1)과 하부전극 두께(B2)의 평균두께(B)가 15μm인 경우에 절연 바디 두께(A)와 인터포저 두께(C)에 따른 어쿠스틱 노이즈(AN)를 나타낸다.
| A (μm) | AN (dB) | C (μm) | 비고 |
| 20 | 34.9 | 50 | A = 100μm - (80/15)*B |
| 30 | 28.9 | 60 | A = 100μm - (70/15)*B |
| 35 | 22.2 | 65 | A = 100μm - (65/15)*B |
| 40 | 21.8 | 70 | A = 100μm - (60/15)*B |
| 50 | 29.3 | 80 | A = 100μm - (50/15)*B |
| 60 | 34.3 | 90 | A = 100μm - (40/15)*B |
표 3은 상부전극 두께(B1)과 하부전극 두께(B2)의 평균두께(B)가 20μm인 경우에 절연 바디 두께(A)와 인터포저 두께(C)에 따른 어쿠스틱 노이즈(AN)를 나타낸다.
| A (μm) | AN (dB) | C (μm) | 비고 |
| 10 | 27.9 | 50 | A = 100μm - (90/20)*B |
| 15 | 21.7 | 55 | A = 100μm - (85/20)*B |
| 20 | 19.4 | 60 | A = 100μm - (80/20)*B |
| 30 | 23.5 | 70 | A = 100μm - (70/20)*B |
| 40 | 28.5 | 80 | A = 100μm - (60/20)*B |
| 60 | 35.1 | 100 | A = 100μm - (40/20)*B |
표 1을 참조하면, B가 10μm일 때, 어쿠스틱 노이즈(AN)는 A가 60μm일 경우에 가장 크게 저감될 수 있다.
표 2를 참조하면, B가 15μm일 때, 어쿠스틱 노이즈(AN)는 A가 40μm일 경우에 가장 크게 저감될 수 있다.
표 3을 참조하면, B가 20μm일 때, 어쿠스틱 노이즈(AN)는 A가 20μm일 경우에 가장 크게 저감될 수 있다.
즉, B가 10μm 이상 20μm 이하일 때, 어쿠스틱 노이즈(AN) 최적 포인트 분포 추세는 B의 5μm 증가/감소에 따른 A의 20μm 감소/증가로 표현될 수 있다.
따라서, 상기 최적 포인트 분포 추세에서, (4*B+A)는 상수일 수 있다.
여기서, 상기 최적 포인트 분포 추세에서 B가 0일 때 A가 약 100μm일 수 있으므로, 상기 상수는 약 100μm일 수 있다.
따라서, 상기 최적 포인트 분포 추세는 [(4*B+A)=100μm]과 유사할 수 있다. 여기서, B의 계수는 4보다 약간 작거나 약간 클 수 있다.
즉, B가 10μm 이상 20μm 이하일 때, A는 (100μm - 4.5B) 이상 (100μm - 3.5B) 이하일 수 있다. 이에 따라, 어쿠스틱 노이즈(AN)는 크게 저감될 수 있다.
표 1 및 표 2를 참조하면, B가 10μm이고, A가 (100μm - 4.5B) 미만인 50μm일 때, 어쿠스틱 노이즈(AN)는 A가 (100μm - 4.5B)인 55μm일 때보다 크게 증가할 수 있다. B가 15μm이고, A가 (100μm - 4B) 초과인 50μm일 때, 어쿠스틱 노이즈(AN)는 A가 (100μm - 4B)인 40μm일 때보다 크게 증가할 수 있다.
따라서, B가 10μm 이상 15μm 이하이고, A가 (100μm - 4.5B) 이상 (100μm - 4B) 이하를 만족할 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 및 인터포저는 전체 두께(E)를 줄이면서 어쿠스틱 노이즈(AN)를 크게 감소시킬 수 있다.
표 2 및 표 3을 참조하면, B가 15μm이고, A가 (100μm - 13B/3) 미만인 30μm일 때, 어쿠스틱 노이즈(AN)는 A가 (100μm - 13B/3)인 35μm일 때보다 크게 증가할 수 있다. B가 20μm이고, A가 (100μm - 3.5B) 초과인 40μm일 때, 어쿠스틱 노이즈(AN)는 A가 (100μm - 3.5B)인 30μm일 때보다 크게 증가할 수 있다.
따라서, B가 15μm 이상 20μm 이하이고, A가 (100μm - 13B/3) 이상 (100μm - 3.5B) 이하를 만족할 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 및 인터포저는 전체 두께(E)를 줄이면서 어쿠스틱 노이즈(AN)를 크게 감소시킬 수 있다.
한편, 표 1 내지 표 3을 참조하면, B가 A의 1/6배 이상 4/3배 이하일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 및 인터포저는 전체 두께(E)를 줄이면서 어쿠스틱 노이즈(AN)를 크게 감소시킬 수 있다.
한편, 표 1 내지 표 3을 참조하면, A가 인터포저 두께(C)의 3/11배 이상이고 11/15배 이하일 경우, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품 및 인터포저는 전체 두께(E)를 줄이면서 어쿠스틱 노이즈(AN)를 크게 감소시킬 수 있다.
한편 설계에 따라, 제1 및 제2 단자전극(221, 222) 각각의 절연 바디(210)보다 상측의 두께(B1)와 하측의 두께(B2)의 평균값 [(B1+B2)/2]는 제1 및 제2 외부전극(131, 132) 각각의 세라믹 바디(110)보다 하측의 두께(D1)보다 두꺼울 수 있다.
세라믹 바디(110)에서 발생한 어쿠스틱 노이즈는 제1 및 제2 외부전극(131, 132)의 하측을 통해 제1 및 제2 단자전극(221, 222)으로 전파될 수 있다.
이때, 제1 및 제2 단자전극(221, 222)이 제1 및 제2 외부전극(131, 132)보다 두꺼운 두께를 가지므로, 제1 및 제2 단자전극(221, 222)은 제1 및 제2 외부전극(131, 132)의 관점에서 상대적 고강성 구조로써 작용할 수 있다.
따라서, 인터포저(200a, 200b)는 제1 및 제2 단자전극(221, 222)의 높은 영률을 효율적으로 사용하여 어쿠스틱 노이즈를 크게 감쇄시킬 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품은, 인터포저(200a, 200b)의 유효 영률을 높여서 세라믹 바디(110)의 어쿠스틱 노이즈를 크게 저감시킬 수 있다.
한편, 도 3b를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품의 전체 두께(E)는 적층 세라믹 캐패시터의 전체 두께(T)와 솔더의 두께와 인터포저의 두께(C)의 합일 수 있으나, 설계에 따라 달라질 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 인터포저의 다양한 형태를 예시한 평면도이다.
도 4a 내지 도 4c를 참조하면, 본 발명의 일 실시 예에 따른 적층 세라믹 전자부품에 포함된 인터포저(200c, 200d, 200e)는 제1 상부전극과 제1 하부전극의 사이를 전기적으로 연결시키는 제1 비아(211a, 211b, 211c)와, 제2 상부전극과 제2 하부전극의 사이를 전기적으로 연결시키는 제2 비아(212a, 212b, 212c)를 더 포함할 수 있다.
도 4a를 참조하면, 제1 및 제2 비아(211a, 212a)는 절연 바디(210) 내부에 원형의 관통홀 형태로 위치할 수 있다.
도 4b를 참조하면, 제1 및 제2 비아(211b, 212b)는 절연 바디(210)의 길이방향 일단 및 타단에 반원 형태로 위치할 수 있다.
도 4c를 참조하면, 제1 및 제2 비아(211c, 212c)는 절연 바디(210)의 코너에 1/4등분 원형으로 위치할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 세라믹 전자부품
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
141, 142: 제1 및 제2 솔더
200: 인터포저
210: 절연 바디
211, 212: 제1 및 제2 비아
221, 222: 제1 및 제2 단자전극
221a, 222a: 제1 및 제2 상부전극
221b, 222b: 제1 및 제2 하부전극
300: 기판
321, 322: 제1 및 제2 전극패드
110 : 세라믹 바디
111 : 유전체층
121, 122 : 제 1 및 제 2 내부전극
131, 132 : 제 1 및 제 2 외부전극
141, 142: 제1 및 제2 솔더
200: 인터포저
210: 절연 바디
211, 212: 제1 및 제2 비아
221, 222: 제1 및 제2 단자전극
221a, 222a: 제1 및 제2 상부전극
221b, 222b: 제1 및 제2 하부전극
300: 기판
321, 322: 제1 및 제2 전극패드
Claims (13)
- 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 외측으로 교대로 노출되도록 적층된 제1 및 제2 내부전극을 포함하는 세라믹 바디;
각각 상기 제1 및 제2 내부전극에 연결되도록 상기 세라믹 바디의 제1 및 제2 외측에 배치된 제1 및 제2 외부전극; 및
상기 세라믹 바디의 하측에 배치된 절연 바디와, 각각 일부분이 상기 제1 및 제2 외부전극과 상기 절연 바디의 사이에 배치되고 다른 일부분이 상기 절연 바디의 하측에 배치된 제1 및 제2 단자전극을 포함하는 인터포저; 를 포함하고,
상기 제1 및 제2 단자전극 각각의 상기 절연 바디보다 상측의 두께가 B1이고 상기 절연 바디보다 하층의 두께가 B2이고 상기 인터포저의 두께가 C일 때, [(B1+B2)/2]는 10μm 이상 C/2 미만이고, C는 (B1+B2) 초과 80μm 이하이고,
상기 [(B1+B2)/2]가 B일 때, B는 10μm 이상 20μm 이하이고,
상기 절연 바디의 두께가 A일 때, A는 (100μm - 4.5B) 이상 (100μm - 3.5B) 이하인 적층 세라믹 전자부품.
- 제1항에 있어서,
C는 55μm 이상 80μm 이하인 적층 세라믹 전자부품.
- 삭제
- 제2항에 있어서,
B는 10μm 이상 15μm 이하이고,
A는 (100μm - 4.5B) 이상 (100μm - 4B) 이하인 적층 세라믹 전자부품.
- 제2항에 있어서,
B는 15μm 이상 20μm 이하이고,
A는 (100μm - 13B/3) 이상 (100μm - 3.5B) 이하인 적층 세라믹 전자부품.
- 제2항에 있어서, 상기 제1 및 제2 단자전극은,
상기 제1 및 제2 외부전극과 상기 절연 바디의 사이에 배치된 제1 및 제2 상부전극; 및
상기 절연 바디의 하부에 배치되고 각각 상기 제1 및 제2 상부전극에 전기적으로 연결된 제1 및 제2 하부전극; 을 각각 포함하는 적층 세라믹 전자부품.
- 제6항에 있어서,
적어도 일부분이 상기 제1 상부전극과 상기 제1 외부전극의 사이에 배치된 제1 솔더; 및
적어도 일부분이 상기 제2 상부전극과 상기 제2 외부전극의 사이에 배치된 제2 솔더; 를 더 포함하는 적층 세라믹 전자부품.
- 제7항에 있어서,
상기 절연 바디는 에폭시(epoxy)를 가장 많이 함유하고,
상기 제1 및 제2 상부전극은 Cu를 가장 많이 함유하고,
상기 제1 및 제2 하부전극은 Cu를 가장 많이 함유하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 [(B1+B2)/2]가 B일 때, B는 상기 제1 및 제2 외부전극 각각에서 상기 세라믹 바디보다 하측에 위치하는 부분의 두께인 D1보다 두꺼운 적층 세라믹 전자부품.
- 절연 바디;
상기 절연 바디의 상측에 배치된 제1 및 제2 상부전극; 및
상기 절연 바디의 하측에 배치된 제1 및 제2 하부전극; 을 포함하고,
상기 절연 바디의 두께가 A이고, 상기 제1 및 제2 상부전극 각각의 두께가 B1이고 상기 제1 및 제2 하부전극 각각의 두께가 B2일 때, B는 [(B1+B2)/2]이고 10μm 이상 20μm 이하이고, A는 15μm 이상 60μm 이하이고,
A는 (100μm - 4.5B) 이상 (100μm - 3.5B) 이하인 인터포저.
- 제10항에 있어서,
상기 [(B1+B2)/2]가 B일 때, B는 10μm 이상 15μm 이하이고,
A는 (100μm - 4.5B) 이상 (100μm - 4B) 이하를 만족하는 인터포저.
- 제10항에 있어서,
상기 [(B1+B2)/2]가 B일 때, B는 15μm 이상 20μm 이하이고,
A는 (100μm - 13B/3) 이상 (100μm - 3.5B) 이하를 만족하는 인터포저.
- 제11항 또는 제12항에 있어서,
상기 절연 바디는 에폭시(epoxy)를 가장 많이 함유하고,
상기 제1 및 제2 상부전극은 Cu를 가장 많이 함유하고,
상기 제1 및 제2 하부전극은 Cu를 가장 많이 함유하는 인터포저.
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